KR100636665B1 - Transistor with recess gate and forming method thereof - Google Patents
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Abstract
본 발명은 리세스 게이트 구조의 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 트랜지스터의 정션과 게이트가 오버랩되는 부분에서 발생하는 GIDL에 의한 누설전류를 억제하고 기생 캐패시턴스를 감소시키는 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor having a recess gate structure and a method of manufacturing the same. More particularly, the present invention relates to a transistor having a recess gate structure. A transistor and a method of manufacturing the same.
본 발명에 따른 리세스 게이트를 갖는 트랜지스터는 소자분리막과 트렌치가 형성된 실리콘 기판과, 상기 트렌치 상에 형성된 게이트 산화막과, 상기 트렌치를 매립하여 상기 트렌치 상에 형성된 복수의 게이트 전극 및 상기 소자분리막 상에 형성된 복수의 게이트 전극과, 상기 복수의 게이트 전극 상에 형성된 게이트 금속층과, 상기 복수의 게이트 전극 양측 하부 실리콘 기판에 형성된 소스/드레인을 포함하여 이루어지는 리세스 게이트를 갖는 트랜지스터에 있어서, 상기 게이트 산화막이 상기 실리콘 기판으로부터 제 1 깊이까지는 제 1 두께로 형성되고, 상기 제 1 깊이로부터 제 2 깊이까지는 제 2 두께로 형성되되; 상기 제 1 두께는 제 2 두께보다 더욱 두껍게 형성되는 것을 특징으로 한다.A transistor having a recess gate according to the present invention includes a silicon substrate having an isolation layer and a trench formed therein, a gate oxide layer formed on the trench, a plurality of gate electrodes formed on the trench by filling the trench, and on the isolation layer. In a transistor having a plurality of gate electrodes formed, a gate metal layer formed on the plurality of gate electrodes, and a recess gate including a source / drain formed on lower silicon substrates on both sides of the plurality of gate electrodes, the gate oxide layer is formed. A first thickness from the silicon substrate to a first depth and a second thickness from the first depth to a second depth; The first thickness is characterized in that it is formed thicker than the second thickness.
리세스 게이트, 트렌치, 게이트 산화막,GIDL, 누설전류Recess gate, trench, gate oxide, GIDL, leakage current
Description
도 1의 (a)와 (b)는 종래 기술에 의한 리세스 게이트를 갖는 트랜지스터의 구조를 나타낸 단면도.1A and 1B are sectional views showing the structure of a transistor having a recess gate according to the prior art.
도 2의 (a)와 (b)는 본 발명에 의한 리세스 게이트를 갖는 트랜지스터의 구조를 나타낸 단면도.2 (a) and 2 (b) are cross-sectional views showing the structure of a transistor having a recess gate according to the present invention.
도 3a 내지 도 3e는 본 발명에 의한 리세스 게이트를 갖는 트랜지스터의 제조 방법을 나타낸 공정단면도들.3A through 3E are cross-sectional views illustrating a method of manufacturing a transistor having a recess gate according to the present invention.
- 도면의 주요 부분에 대한 설명 -Description of the main parts of the drawing-
10, 110, 210 : 실리콘 기판 15, 115 : 소자분리막10, 110, 210:
20, 120 : 게이트 산화막 25, 125 : 게이트 전극20, 120:
30, 130 : 텅스텐막 35, 135 : 희생질화막30, 130:
40, 140 : 게이트 스페이서 45, 145 : 소스/드레인40, 140:
215 : 버퍼 산화막 220 : 하드마스크215: buffer oxide film 220: hard mask
225 : 제 1트렌치 230, 230' : 제 1산화막225:
235 : 제 2트렌치 240 : 제 2산화막235: second trench 240: second oxide film
본 발명은 리세스 게이트 구조의 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 트랜지스터의 정션과 게이트가 오버랩되는 부분에서 발생하는 GIDL에 의한 누설전류를 억제하고 기생 캐패시턴스를 감소시키는 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor having a recess gate structure and a method of manufacturing the same. More particularly, the present invention relates to a transistor having a recess gate structure. A transistor and a method of manufacturing the same.
근래에 들어 디램이 고집적화되고, 회로 최소선폭이 감소함에 따라 트랜지스터의 채널 길이(length)가 감소되어 리프레쉬(refresh) 특성의 마진이 점점 감소되었다.In recent years, as DRAMs are highly integrated and circuit minimum line widths are reduced, the channel length of transistors is reduced, thereby reducing the margin of refresh characteristics.
따라서, 이를 해결하기 위한 방안으로 리세스 게이트를 갖는 트랜지스터에 대한 연구가 집중되고 있다.Therefore, researches on transistors having recess gates have been concentrated as a way to solve this problem.
종래의 리세스 게이트를 갖는 트랜지스터의 구조는 도 1의 (a) 및 (b)에서 보는 바와 같다.The structure of a transistor having a conventional recess gate is as shown in Figs. 1A and 1B.
먼저 도 1의 (a)에서와 같이 상기 종래의 리세스 게이트를 갖는 트랜지스터는 소자분리막(15)과 트렌치(Trench)가 형성된 실리콘 기판(10)과, 상기 트렌치 상에 균일한 두께로 형성된 게이트 산화막(20)과, 상기 게이트 산화막 상에 트렌치를 매립하여 형성된 게이트 전극(25) 및 실리콘 기판(10) 상에 형성된 게이트 전극(25)과, 상기 게이트 전극(25) 상에 형성된 텅스텐막(30)과, 상기 텅스텐막(30) 상에 형성된 희생질화막(35)과, 상기 게이트 전극(25)과 텅스텐막(30) 및 희생질화막(35)을 둘러싸고 형성된 게이트 스페이서(40)와, 상기 게이트 전극(25) 양측 하부 실리콘 기판(10)에 형성된 소스/드레인(45)을 포함하여 이루어진 것을 특징으로 한다.First, as shown in FIG. 1A, the transistor having the conventional recess gate includes a
도 1의 (b)는 상기 종래의 리세스 게이트를 갖는 트랜지스터의 특징을 더욱 부각시키기 위한 단면도로써, 상기 실리콘 기판(10)의 트렌치에 형성되는 리세스 게이트의 게이트 산화막(20)이 상기 트렌치 내에서 일정한 두께로 형성된 것을 보여준다.FIG. 1B is a cross-sectional view for further highlighting the characteristics of the transistor having the conventional recess gate, in which the
그러나, 종래의 리세스 게이트를 갖는 트랜지스터는 게이트 산화막의 두께가 균일하게 형성되므로 정션과 게이트가 오버랩되는 영역에서 발생하는 GIDL(Gate Induced Drain Leakage)등의 문제가 발생하게 되고 이로 인해 신뢰성 저하가 발생하는 문제점이 있다.However, in the conventional transistor having a recess gate, the gate oxide film is formed to have a uniform thickness, such as a GIDL (Gate Induced Drain Leakage) occurring in a region where the junction and the gate overlap, resulting in a decrease in reliability. There is a problem.
따라서, 본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 정션과 게이트가 오버랩되는 부분에서 발생하는 GIDL에 의한 누설전류를 억제하고 기생 캐패시턴스를 감소시키는 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a transistor having a recess gate that suppresses leakage current caused by GIDL generated at a portion where the junction of the transistor overlaps the gate and reduces parasitic capacitance, and a method of manufacturing the same. .
상기 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막과 트렌치가 형성된 실리콘 기판과, 상기 트렌치 상에 형성된 게이트 산화막과, 상기 트렌치를 매립하여 상기 트렌치 상에 형성된 복수의 게이트 전극 및 상기 소자분리막 상에 형성된 복수의 게이트 전극과, 상기 복수의 게이트 전극 상에 형성된 게이트 금속층과, 상기 복수의 게이트 전극 양측 하부 실리콘 기판에 형성된 소스/드레인을 포함하여 이루어지는 리세스 게이트를 갖는 트랜지스터에 있어서, 상기 트랜치는 제 1 깊이로 형성되는 제 1 트랜치와 상기 제 1 트랜치 내에서 상기 제 1 트랜치보다 작은 폭이면서 더 깊은 제 2 트랜치로 형성하고, 상기 게이트 산화막은 상기 실리콘 기판으로부터 제 1 깊이까지는 제 1 두께로 형성하고, 상기 제 1 깊이로부터 제 2 깊이까지는 제 2 두께로 형성하되; 상기 제 1 두께는 제 2 두께보다 더욱 두껍게 형성되는 것을 특징으로 하는 리세스 게이트를 갖는 트랜지스터를 제공한다.In order to achieve the above technical problem, the present invention provides a silicon substrate on which a device isolation film and a trench are formed, a gate oxide film formed on the trench, a plurality of gate electrodes formed on the trench by filling the trench, and on the device isolation film. In the transistor having a plurality of gate electrodes formed, a gate metal layer formed on the plurality of gate electrodes, and a recess gate formed on the lower silicon substrate on both sides of the plurality of gate electrodes, the trench comprises: A first trench formed to a first depth and a second trench smaller in width and deeper than the first trench in the first trench, wherein the gate oxide is formed to a first thickness from the silicon substrate to a first depth; , The second depth from the first depth to the second depth But; The first thickness is provided with a transistor having a recess gate, characterized in that formed thicker than the second thickness.
또한, 상기 기술적 과제를 달성하기 위한 본 발명은 소자분리막이 형성된 실리콘 기판 상에 버퍼산화막 및 하드마스크를 증착하는 단계와, 상기 결과물을 1차 식각하여 상기 실리콘 기판 내에 제 1 깊이의 제 1트렌치를 형성하는 단계와, 상기 제 1트렌치 내에 제 1 두께의 제 1산화막을 형성하는 단계와, 상기 결과물을 2차 식각하여 상기 제 1 트랜치 내에 제 1 깊이보다 깊은 제 2 깊이의 제 2트렌치를 형성하는 단계와, 상기 제 2트렌치 내에 제 1 두께보다 얇은 제 2 두께의 제 2산화막을 형성하는 단계를 포함하여 이루어지는 리세스 게이트를 갖는 트랜지스터의 제조 방법을 제공한다.In addition, the present invention for achieving the technical problem is a step of depositing a buffer oxide film and a hard mask on the silicon substrate on which the device isolation film is formed, and first etching the resultant to the first trench of the first depth in the silicon substrate Forming a first oxide layer having a first thickness in the first trench, and second etching the resultant to form a second trench having a second depth deeper than the first depth in the first trench. And forming a second oxide film having a second thickness thinner than the first thickness in the second trench.
본 발명의 리세스 게이트를 갖는 트랜지스터의 제조 방법에 있어서, 상기 하 드마스크는 나이트라이드막으로 하는 것이 바람직하다.In the method of manufacturing a transistor having a recess gate of the present invention, the hard mask is preferably a nitride film.
본 발명의 리세스 게이트를 갖는 트랜지스터의 제조 방법에 있어서, 상기 제 1트렌치의 제 1 깊이는 100~600Å으로 하는 것을 특징으로 한다.In the method of manufacturing a transistor having a recess gate of the present invention, the first depth of the first trench is set to 100 to 600 kV.
본 발명의 리세스 게이트를 갖는 트랜지스터의 제조 방법에 있어서, 상기 제 1산화막의 제 1 두께는 50~500Å으로 하는 것을 특징으로 한다.In the method of manufacturing a transistor having a recess gate of the present invention, the first thickness of the first oxide film is 50 to 500 kV.
본 발명의 리세스 게이트를 갖는 트랜지스터의 제조 방법에 있어서, 상기 1차 식각 및 2차 식각은 상기 하드마스크를 배리어로 하여 진행하는 것을 특징으로 한다.In the method of manufacturing a transistor having a recess gate of the present invention, the first and second etchings are performed using the hard mask as a barrier.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.
먼저, 도 2의 (a) 및 (b)를 통하여 본 발명에 따른 리세스 게이트를 갖는 트랜지스터의 구조를 설명하겠다.First, a structure of a transistor having a recess gate according to the present invention will be described with reference to FIGS. 2A and 2B.
먼저 도 2의 (a)에서와 같이 본 발명의 리세스 게이트를 갖는 트랜지스터는 소자분리막(115)과 트렌치(Trench)가 형성된 실리콘 기판(110)과, 상기 트렌치의 깊이에 따라 두께를 달리하여 트렌치 상에 형성된 게이트 산화막(120)과, 상기 게이트 산화막(120) 상에 상기 트렌치를 매립하여 형성된 게이트 전극(125) 및 상기 실리콘 기판(110) 상에 형성된 게이트 전극(125)과, 상기 게이트 전극(125) 상에 형성된 텅스텐막(130)과, 상기 텅스텐막(130) 상에 형성된 희생질화막(135)과, 상 기 게이트 전극(125)과 텅스텐막(130) 및 희생질화막(135)을 둘러싸고 형성된 게이트 스페이서(140)와, 상기 게이트 전극(125) 양측 하부 실리콘 기판(110)에 형성된 소스/드레인(145)을 포함하여 이루어진 것을 특징으로 한다.First, as shown in FIG. 2A, a transistor having a recess gate according to an embodiment of the present invention includes a
도 2의 (b)는 상기 본 발명의 리세스 게이트를 갖는 트랜지스터의 특징을 더욱 부각시키기 위한 단면도로써, 상기 실리콘 기판(110)의 트렌치에 형성되는 리세스 게이트의 게이트 산화막(120)이 상기 실리콘 기판을 기준으로 트렌치의 제 1 깊이까지는 제 1 두께로 형성되고 상기 트렌치의 제 1 깊이에서 제 2 깊이까지는 제 2 두께로 형성되되, 상기 제 1 두께는 제 2 두께보다 두꺼운 것을 특징으로 한다.2B is a cross-sectional view for further highlighting the characteristics of the transistor having the recess gate of the present invention, wherein the
이하, 도 3a 내지 도 3e는 본 발명에 의한 리세스 게이트를 갖는 트랜지스터의 제조 방법을 나타낸 공정단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a transistor having a recess gate according to the present invention.
먼저 도 3a에 도시된 바와 같이, 실리콘 기판(210) 상에 버퍼 산화막(215) 및 하드마스크(220)를 증착한다. First, as shown in FIG. 3A, a
그리고 일정 패턴의 포토레지스트를 도포한 후 이를 통해 상기 하드마스크(220)를 식각한다.The
그 다음 도 3b에 도시된 바와 같이, 상기에서 식각된 하드마스크(220)를 배리어(barrier)로 하여 상기 버퍼 산화막(215) 및 실리콘 기판(210)을 1차 식각하여 일정 깊이의 얕은 제 1트렌치(225)를 형성한다.Next, as shown in FIG. 3B, the first oxide of the
이 때, 상기 제 1트렌치(225)의 일정 깊이는 100~600Å으로 하는 것이 바람직하다.At this time, the predetermined depth of the
그리고 도 3c에 도시된 바와 같이, 상기 제 1트렌치(225)가 형성된 결과물에 1차 산화공정을 진행하여 상기 제 1트렌치(225) 내에 소정의 두께로 제 1산화막(230)을 형성한다.As shown in FIG. 3C, a first oxidation process is performed on the resultant in which the
이 때, 상기 제 1산화막(230)의 소정 두께는 50~500Å으로 하는 것을 특징으로 한다.At this time, the predetermined thickness of the
즉, 본 발명은 상기와 같이 리세스 게이트를 제조 하는 데 있어, 상기 실리콘 기판(210) 내에 제 1 트렌치(225)를 형성한 후 그 제 1 트렌치(225) 상에 두꺼운 제 1산화막(230)을 형성하고 후속으로 이어지는 제 2 트렌치(235) 상에는 상기 제 1 산화막(230)보다 얇은 제 2산화막(240)을 형성함으로써, 트랜지스터의 정션과 게이트가 오버랩되는 부분을 두꺼운 제 1 산화막(230)으로 확실히 격리시킴에 따라 GIDL에 의한 누설전류를 억제할 수 있게 된다.That is, in the manufacturing of the recess gate as described above, the
이어서 도 3d에 도시된 바와 같이, 상기 제 1산화막(230) 및 실리콘 기판(210)을 2차 식각하여 상기 실리콘 기판(210) 내에 상기 제 1트렌치(225)보다 깊은 제 2트렌치(235)를 형성한다.Subsequently, as illustrated in FIG. 3D, the
이 때, 2차 식각은 상기 하드마스크(220)를 배리어로 하여 진행한다.At this time, the secondary etching proceeds using the
그 다음 도 3e에 도시된 바와 같이, 상기 제 2트렌치(235)가 형성된 결과물에 2차 산화공정을 진행하여 얇은 두께의 제 2산화막(240)을 상기 제 2트렌치(235) 상에 형성한 다음 상기 하드마스크(220)를 제거한다.Next, as shown in FIG. 3E, a second oxidation process is performed on the resultant in which the
요약하자면, 상기와 같은 본 발명은 두번의 트렌치 식각공정과 두번의 산화공정을 거쳐 상기 트렌치 상에 형성되는 게이트 산화막의 두께를 깊이에 따라 달리함으로써 GIDL에 의한 누설전류를 억제할 수 있는 이점이 있다.In summary, the present invention as described above has the advantage that the leakage current caused by GIDL can be suppressed by varying the thickness of the gate oxide film formed on the trench through two trench etching and two oxidation processes. .
이상 설명한 바와 같이, 본 발명에 따르면, 실리콘 기판에 형성된 트렌치의 일정 깊이까지는 두꺼운 게이트 산화막을 형성하고 상기 일정 깊이로부터 더욱 깊은 트렌치 상에는 얇은 게이트 산화막을 형성하여 트랜지스터의 정션과 게이트가 오버랩되는 부분에서 발생하는 GIDL에 의한 누설전류를 억제할 수 있고 기생 캐패시턴스를 감소시키는 이점이 있다.As described above, according to the present invention, a thick gate oxide film is formed up to a predetermined depth of the trench formed in the silicon substrate, and a thin gate oxide film is formed on the deeper trench from the predetermined depth, whereby the junction and the gate of the transistor overlap each other. The leakage current caused by GIDL can be suppressed and parasitic capacitance can be reduced.
따라서, 트랜지스터의 동작속도 향상에 따른 신뢰도 향상 및 소자의 수명 증가가 이뤄지는 효과가 있다. Therefore, there is an effect that the reliability and the life of the device is increased by the operation speed of the transistor.
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