KR100591124B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 위에 패드 산화막을 형성하는 단계, 패드 산화막 위에 다결정 규소막을 형성하는 단계, 다결정 규소막 위에 희생 산화막을 형성하는 단계, 희생 산화막 및 다결정 규소막을 선택적 사진 식각 공정으로 패터닝하여 캡층 및 게이트를 형성하는 단계, 기판이 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계, 게이트의 측면에 버퍼 산화막 및 스페이서를 형성하는 단계, 기판 위에 에피택셜층을 형성하는 단계, 기판의 소정 영역에 도전형 불순물 이온을 고농도로 도핑하여 고농도 도핑 영역을 형성하는 단계, 캡층을 제거하는 단계를 포함한다.
에피택셜, 브릿지
Description
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 제조 방법을 그 공정 순서대로 도시한 단면도이고,
도2 는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이고,
도3a 내지 도 3d 는 본 발명의 일 실시예에 따른 반도체 소자의 제조하는 방법을 그 공정 순서대로 도시한 단면도이다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로 특히, 엘리베이티드 접합 영역을 가지는 반도체 소자 및 그의 제조 방법에 관한 것이다.
최근 점점 고집적화되는 반도체 기술에 따라 단위 소자의 소스와 드레인 간의 거리인 채널 간격이 점점 작아지고 있다. 이에 따라 소스 영역에서 드레인 영역으로의 채널의 전위가 높아져 이들 사이에 강한 수평 전계가 걸리게 되어 채널 영역의 문턱 전압을 불안정하게 한다. 또한 펀치 쓰루 현상 등을 일으켜 반도체 장치의 특성을 저하시킨다. 이러한 현상을 단채널 현상이라고 한다.
일반적으로 이러한 현상을 줄이기 위해서 게이트 산화막의 두께를 감소시키는 방법, 채널 영역의 불순물 농도를 증대시키는 방법, 소스/드레인 영역의 깊이를 얕게하는 방법 또는 SOI(silicon on insulator) 기판에 디바이스를 형성하는 방법 등 다양한 형태의 방식이 제안되어 있다.
그 중 게이트 산화막의 두께를 감소시키는 방법과 채널 영역의 불순물 농도를 증가시키는 방법은 공정 변화에 민감하고 정확한 제어가 어렵다는 단점이 있다. 또한 소스/드레인 영역의 깊이를 얕게 형성하는 방법은 이후 정션 누설 전류가 등대되는 문제점이 있으며, SOI 기판에 제작하는 방법은 SOI 기판이 부유(floating)되어 있으므로 몸체 효과(floating body effect)가 발생될 수 있다.
이러한 문제점을 해결하기 위하여 소스 및 드레인 영역을 기판 표면 이상으로 자기 정렬(self-align) 방식으로 형성한 에피텍셜 실리콘층에 형성하는 엘리베이티드(elevated) 접합 방식이 제안되었다.
도 1a 내지 도 1d는 종래의 엘리베이티드 접합 구조를 가지는 반도체 소자를 제조하는 방법을 공정 순서대로 도시한 단면도이다.
먼저 도 1a에 도시한 바와 같이, 반도체 기판(10)의 소정 부분에 소자 분리 영역(12)을 형성한다. 그 후 반도체 기판(10) 위에 게이트 산화막(14)을 가지는 게이트(16)를 형성한다.
이후 도 1b에 도시한 바와 같이, 기판(10)의 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(18)을 형성한다. 그런 다음 게이트(16)의 측면에 스페이서(20)를 형성한다.
다음 도 1c에 도시한 바와 같이, 기판(10)에 선택적 에피택셜층(22)을 성장시킨다. 여기서 에피택셜층(22)은 게이트(16)의 양측의 반도체 기판(10) 표면으로부터 소정 높이만큼 에피택셜 성장되어 엘리베이트된다. 이러한 에피택셜층(22)은 실리콘층 상부에만 형성되며 그 외의 절연층, 예를 들어 스페이서(20), 소자 분리 영역(12) 등에는 성장되지 않는다.
다음 도 1d에 도시한 바와 같이, 기판의 소정 영역 및 에피택셜층(22)에 도전형 불순물 이온을 고농도로 도핑한 후 확산시켜 소스 및 드레인 영역(24)을 형성한다.
이러한 공정으로 형성한 엘리베이티드 접합을 가지는 반도체 소자는 반도체 기판의 소정 영역에만 선택적으로 에피택셜층을 성장시킨다. 그러나 게이트를 다결정 규소로 형성한 경우에는 게이트의 상부 표면이 노출되어 있기 때문에 게이트의 상부 표면에도 에피택셜층이 형성된다.
따라서 게이트와 소스 영역 및 드레인 영역 사이에 브릿지(bridge, B)가 형성되어 누설 전류(leakage)가 발생하여 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
상기한 문제점을 해결하기 위한 본 발명은 반도체 소자의 신뢰성을 확보할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명은 게이트 상부를 보호할 수 있는 캡층을 형성한다.
구체적으로 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 위에 패드 산화막을 형성하는 단계, 패드 산화막 위에 다결정 규소막을 형성하는 단계, 다결정 규소막 위에 희생 산화막을 형성하는 단계, 희생 산화막 및 다결정 규소막을 선택적 사진 식각 공정으로 패터닝하여 캡층 및 게이트를 형성하는 단계, 기판이 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계, 게이트의 측면에 버퍼 산화막 및 스페이서를 형성하는 단계, 기판 위에 에피택셜층을 형성하는 단계, 기판의 소정 영역에 도전형 불순물 이온을 고농도로 도핑하여 고농도 도핑 영역을 형성하는 단계, 캡층을 제거하는 단계를 포함한다.
여기서 희생 산화막은 도핑된 산화막으로 이루어지는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판, 기판 위에 형성되어 있는 게이트, 게이트의 측면에 형성되어 있는 스페이서, 기판 위에 형성되어 있는 에피택셜층, 에피택셜층 아래의 기판에 형성되어 있는 소스 영역 및 드레인 영역, 스페이서 아래의 기판에 형성되어 있는 저농도 도핑 영역을 포함하고, 게이트는 스페이서 보다 두께가 얇게 형성되어 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였 다.
도 2는 본 발명의 한 실시예에 따른 따른 반도체 장치의 단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(100)에 소자 분리 영역(102)에 의해 복수개의 활성 영역이 한정되어 있다. 그리고 각각의 활성 영역에는 웰(도시하지 않음)이 형성되어 있다.
각 웰에는 도전형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(110)이 형성되어 있다. 저농도 도핑 영역(110)은 진성 반도체(intrinsic semiconductor) 영역인 채널 영역을 한정한다. 그리고 채널 영역에는 트랜지스터의 문턱 전압을 조절하기 위한 문턱 전압 조절용 이온이 도핑되어 있다.
채널 영역과 대응하는 기판(100) 위에는 게이트(106)가 형성되어 있다. 게이트(106)와 기판(100) 사이에는 산화막(104)이 형성되어 있다.
그리고 게이트(106)의 측면에는 스페이서(114)가 형성되어 있으며 스페이서(114)는 저농도 도핑 영역(110)의 일부와 중첩한다. 스페이서(114)와 게이트(106) 사이 및 스페이서(114)와 기판(100) 사이에는 버퍼(buffer) 산화막(112)이 L자 형태로 형성되어 있다. 버퍼 산화막(112)은 게이트(106)와 스페이서(114) 사이의 스트레스를 감소시킨다. 여기서 게이트(106)는 스페이서(114)보다 두께가 얇게 형성되어 있다.
게이트(106)가 형성되지 않은 기판(100) 위에는 에피택셜층(116)이 형성되어 있으며 에피택셜층(116)은 도전형 불순물 이온이 고농도로 도핑되어 반도체 소자의 소스 영역 및 드레인 영역이 된다. 그리고 에펙택셜층(116) 아래의 기판에도 도전 형 불순물 이온이 고농도로 도핑되어 소스 영역 및 드레인 영역(118)을 이루며 저농도 도핑 영역(110)과 접합하고 있다. 여기서 에피택셜층(116)은 반원 형태로 형성되어 있다.
그럼 이상 설명한 본 발명에 따른 반도체 소자를 형성하는 방법을 도 3a 내지 도 3d를 참조하여 상세히 설명한다.
먼저 도 3a에 도시한 바와 같이, 반도체 기판(100)에 LOCOS 또는 STI 방식으로 소자 분리 영역(102)을 형성하여 활성 영역을 한정한다. 본 발명의 실시예에서는 STI 방식으로 형성한다.
그런 다음 기판을 열 산화(oxidation)하여 기판(100) 바로 위에 패드 산화막(104)을 형성한다. 그리고 패드 산화막(104) 위에 다결정 규소를 증착하여 다결정 규소막(106)을 형성한다. 다음 다결정 규소막(106) 위에 희생 절연막(108)을 형성한다.
희생 절연막(106)은 불순물이 도핑된 산화막으로 이루어진다. 도핑된 산화막은 도핑되지 않은 산화막에 비해서 제거 속도가 빠르기 때문에 공정 시간이 크게 증가하지 않는다. 그리고 도핑된 산화막(106)은 이후에 형성되는 게이트를 보호하기 위한 것으로 최대한 얇게 형성한다.
다음 도 3b에 도시한 바와 같이, 희생 절연막 및 다결정 규소막을 선택적 사진 식각 공정으로 패터닝하여 캡층(108) 및 게이트(106)를 형성한다.
그리고 기판(100)의 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(110)을 형성한다. 이때 도전형 불순물 이온은 P형 또는 N형 도전형 불순물로, P형 도전형 불순물로는 붕소(B), 갈륨(Ga) 등이 사용되고, N형 불순물로는 인(P), 비소(As) 등을 사용한다.
다음 도 3c에 도시한 바와 같이, 기판(100)을 산화하여 게이트(106)의 측면에 산화막(112)을 형성한다. 그런 다음 산화막(112) 위에 질화 규소 등을 화학적 기상 증착 등의 방법으로 증착하여 질화막(114)을 형성한다.
이후 마스크를 이용하지 않는 에치백(etch back) 등으로 질화막(114) 및 산화막(112)을 식각하여 게이트(106)의 측면에 버퍼 산화막(112) 및 스페이서(114)를 형성한다.
다음 도 3d에 도시한 바와 같이, 기판(100) 위에 에피택셜층(116)을 성장시킨다. 에피택셜층(116)은 규소로 이루어지는 반도체 기판(100) 위에만 선택적으로 형성된다.
따라서 본 발명의 실시예에서와 같이 게이트(106) 위에 캡층(108)을 형성하면 에피택셜층(116)이 게이트(106) 및 스페이서(114)가 형성되지 않은 기판(100) 위에만 형성되고, 게이트(106)의 상부에는 형성되지 않으므로 브릿지 등으로 인한 불량이 발생하지 않는다.
그런 다음 도전형 불순물 이온을 저농도 도핑 영역보다 고농도로 도핑한 후 열처리하여 소스 영역 및 드레인 영역(118)을 형성한다.
다음 도 2에 도시한 바와 같이, 게이트(106) 위에 형성되어 있는 캡층(108)을 제거한다. 그리고 기판(100) 위에 금속막을 형성한 다음 열처리하여 실리사이드(도시하지 않음)를 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
이상 설명한 바와 같이, 게이트의 상부에 캡층을 형성하면 에피택셜층이 게이트 상부에 형성되지 않아 브릿지 현상을 방지할 수 있다. 따라서 소자의 신뢰성이 향상된다.
Claims (3)
- 반도체 기판 위에 패드 산화막을 형성하는 단계,상기 패드 산화막 위에 다결정 규소막을 형성하는 단계,상기 다결정 규소막 위에 희생 산화막을 형성하는 단계,상기 희생 산화막 및 다결정 규소막을 선택적 사진 식각 공정으로 패터닝하여 캡층 및 게이트를 형성하는 단계,상기 기판이 소정 영역에 도전형 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계,상기 게이트의 측면에 버퍼 산화막 및 스페이서를 형성하는 단계,상기 기판 위에 에피택셜층을 형성하는 단계,상기 기판의 소정 영역에 도전형 불순물 이온을 고농도로 도핑하여 고농도 도핑 영역을 형성하는 단계,상기 캡층을 제거하는 단계를 포함하고,상기 희생 산화막은 도핑된 산화막으로 이루어지는 반도체 소자의 제조 방법.
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