KR100598246B1 - Method for fabricating damascene pattern of semiconductor - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 다마신 패턴 형성 공정을 단순화시키면서 반도체 소자 제조 공정에 대한 원가를 절감할 수 있는 반도체 소자의 다마신 패턴 형성 방법은 기판 상에 제 1층간 절연막, 식각 방지막 및 제 2층간 절연막을 형성하는 단계와, 상기 제 2층간 절연막 상에 금속 배선이 형성될 비아홀을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 맞추어 상기 제 2층간 절연막의 일부를 식각하는 단계와, 상기 식각 방지막을 식각 장벽으로 제 2층간 절연막의 측벽을 식각함과 함께 상기 식각 방지막의 일부가 드러나도록 상기 제 2층간 절연막을 식각하여 트렌치를 형성하는 단계와, 상기 포토레지스트 패턴에 맞추어 상기 제 1층간 절연막을 식각하여 비아홀을 형성하는 단계와, 상기 결과물 상에 포토레지스트 패턴을 제거하여 다마신 패턴을 형성하는 단계를 포함한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, the method for forming a damascene pattern of a semiconductor device, which can reduce the cost of the semiconductor device manufacturing process while simplifying the process for forming a damascene pattern, includes etching a first interlayer insulating film and etching on the substrate. Forming a protective film and a second interlayer insulating film, forming a photoresist pattern defining a via hole on which the metal wiring is to be formed, and forming a portion of the second interlayer insulating film in accordance with the photoresist pattern. Forming a trench by etching the sidewalls of the second interlayer insulating layer using the etch barrier as an etch barrier and etching the second interlayer insulating layer so that a portion of the etch stop layer is exposed; Forming a via hole by etching the first interlayer insulating layer in accordance with a pattern; To remove the photoresist pattern includes forming a damascene pattern is.
Description
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 다마신 패턴 형성 과정을 도시한 공정도,1A to 1D are process diagrams illustrating a process for forming a damascene pattern of a semiconductor device according to the prior art;
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 다마신 패턴 형성 과정을 도시한 공정도.2A to 2E are process diagrams illustrating a process for forming a damascene pattern of a semiconductor device according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
200 : 기판 201 : 제 1층간 절연막200
202 : 식각 방지막 203 : 제 2층간 절연막202: etch stop film 203: second interlayer insulating film
204 : 포토레지스트 패턴 206 : 다마신 패턴204
206A : 비아홀 206B :트렌치206A: Via Hole 206B: Trench
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 다마신 패턴 형성 공정을 단순화시키면서 후속 공정에서 금속 장벽층 증착 시에 발생되는 불량을 방지하는 반도체 소자의 다마신 패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a damascene pattern of a semiconductor device, which simplifies the process of forming a damascene pattern of a semiconductor device and prevents defects generated during deposition of a metal barrier layer in a subsequent step.
일반적으로, 반도체 소자 형성 공정중 금속 배선은 구리, 알루미늄, 텡스텐 등과 같은 고전도성 물질을 증착한 후, 감광막 패턴을 이용한 식각 공정에 의해 형성된다. 이 경우 반도체 소자가 고집적화 및 소형화되어 감에 따라 감광막 패턴의 애스팩트 비(Aspect Ratio)가 높아져 감광막 패턴이 쓰러지거나, 식각 공정 후에 금속 배선의 부식(Corrosion) 발생 가능성 등의 문제점이 있다. 또한, 금속 배선 재료가 바뀔 때마다 새로운 식각 레시피를 개발해야 하는 번거로움이 있고, 특히 구리는 휘발성이 낮은 화합물을 형성함으로 건식 식각이 어렵다. 이러한 문제점을 해결하기 위해 최근 다마신 방법을 이용하여 금속 배선을 형성하는 방안이 대두되고 있다.In general, the metal wiring during the semiconductor device forming process is formed by an etching process using a photoresist pattern after depositing a highly conductive material such as copper, aluminum, tungsten, and the like. In this case, as the semiconductor device is highly integrated and miniaturized, there is a problem that the aspect ratio of the photoresist pattern is increased and the photoresist pattern is collapsed, or the corrosion of metal wiring may occur after the etching process. In addition, it is cumbersome to develop a new etching recipe every time the metal wiring material is changed, and in particular, copper forms a low volatility compound, making dry etching difficult. In order to solve this problem, a method of forming a metal wiring using a damascene method has recently emerged.
일반적으로 알려진 금속 배선 형성을 위한 다마신 형성 방법은 식각 방지막을 이용하여 트렌치와 비아홀을 형성하는 방법과 시간별로 식각 비율을 달리하여 트렌치와 비아홀을 형성하는 방법이 있다.Commonly known methods for forming damascene for forming a metal wiring include a method of forming trenches and via holes using an etch stop layer and a method of forming trenches and via holes by varying an etching rate by time.
시간별로 식각 비율을 달리하여 트렌치와 비아홀을 형성하는 방법은 공정의 조건에 따라 트렌치의 깊이가 좌우됨으로 여러 가지 위험 요소를 갖고 있다.The method of forming trenches and via holes by changing the etching rate by time has various risk factors because the depth of the trench depends on the process conditions.
도 1a 내지 도 1d는 종래 기술에 따른 듀얼 다마신 패턴을 형성하는 과정을 설명하기 위한 공정 순서 도이다.1A to 1D are flowcharts illustrating a process of forming a dual damascene pattern according to the related art.
우선 도 1a에 도시된 바와 같이, 반도체 기판(100)에 제 1층간 절연막(101), 식각 방지막(102) 및 제 2층간 절연막(103)을 순차적으로 형성한 후에 제 2층간 절연막(103) 상부에 비아홀을 정의하기 위한 제 1포토레지스트 패턴(104)을 형성한다. 기판(100)은 웰 및 접합부가 형성된 반도체 기판이거나, 다층 금속 배선 구조 에서 하부 금속 배선이거나, 기타 반도체 소자의 전극으로 사용되는 도전성 패턴을 포함하고, 식각 방지막(102)은 실리콘 질화막이거나 실리콘 카브라이드(Carbide) 막이다. First, as shown in FIG. 1A, the first
그리고, 도 1b에 도시된 바와 같이, 포토레지스트 패턴(104)에 맞추어 제 2층간 절연막(103), 식각 방지막(102) 및 제 1층간 절연막(101)을 식각한 후에 제 1포토레지스트 패턴(104)을 제거함으로써 비아홀(106A)이 형성된다.1B, after etching the second
이어서 도 1c에 도시된 바와 같이, 패터닝된 제 2층간 절연막(103a) 상측면에 다마신의 트렌치 영역 정의를 위한 제 2포토레지스트 패턴(105)을 형성한다.Subsequently, as shown in FIG. 1C, a second
도 1d에 도시된 바와 같이, 제 2포토레지스트 패턴(105)에 맞추어 식각 방지막(102a)을 식각 장벽으로 하여 패터닝된 제 2층간 절연막(103a)을 식각한 후에 제 2포토레지스트 패턴(105)을 제거하여 트렌치(106B)를 형성하여 다마신 패턴(106)을 완성한다.As shown in FIG. 1D, the second
그러나, 상기와 같은 금속 배선을 형성하기 위한 트렌지와 비아홀을 형성할 때 비아홀(106A)의 모서리 부분(106C)이 직각 모양으로 형성되어 후속되는 금속 장벽충 증착 공정 시에 증착 불량이 발생하는 문제점이 있다.However, when forming the trench and via hole for forming the metal wiring as described above, the
또한, 비아홀(106A)과 트렌치(106B) 형성을 위해 필요한 두 번의 포토레지스트 패턴 형성 공정에 따른 공정의 복잡함과 반도체 제조 공정에 따른 비용이 많이 드는 문제점이 있다.In addition, there are problems in that the complexity of the process according to the two photoresist pattern forming processes required for forming the
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 마스킹 공정으로 형성된 하나의 포토레지스트 패턴으로 트렌치와 비아홀을 형성하며, 비아홀 형성 시에 식각 방지막이 라우딩되도록 식각함으로써 후속되는 공정에서 증착되는 금속 장벽층의 불량 발생을 억제하는 반도체 소자의 다마신 패턴 형성 방법을 제공하고자 한다.An object of the present invention is to solve the problems of the prior art, forming a trench and a via hole in one photoresist pattern formed by a masking process, and in a subsequent process by etching the etching prevention film to be routed at the time of forming the via hole An object of the present invention is to provide a method for forming a damascene pattern of a semiconductor device, which suppresses occurrence of defects of a deposited metal barrier layer.
상기와 같은 목적을 달성하기 위하여 본 발명은, 기판 상에 제 1층간 절연막, 식각 방지막 및 제 2층간 절연막을 형성하는 단계와, 상기 제 2층간 절연막 상에 금속 배선이 형성될 비아홀을 정의하는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 맞추어 상기 제 2층간 절연막의 일부를 식각하는 단계와, 상기 식각 방지막을 식각 장벽으로 제 2층간 절연막의 측벽을 식각함과 함께 상기 식각 방지막의 일부가 드러나도록 상기 제 2층간 절연막을 식각하여 트렌치를 형성하는 단계와, 상기 포토레지스트 패턴에 맞추어 상기 제 1층간 절연막을 식각하여 비아홀을 형성하는 단계와, 상기 결과물 상에 포토레지스트 패턴을 제거하여 다마신 패턴을 형성하는 단계를 포함한다.In order to achieve the above object, the present invention, forming a first interlayer insulating film, an anti-etching film and a second interlayer insulating film on a substrate, and a photo defining a via hole for forming a metal wiring on the second interlayer insulating film Forming a resist pattern, etching a portion of the second interlayer insulating layer in accordance with the photoresist pattern, etching a sidewall of the second interlayer insulating layer using the etch barrier as an etch barrier, and a part of the etch barrier Forming a trench by etching the second interlayer insulating layer to expose the trench; forming a via hole by etching the first interlayer insulating layer according to the photoresist pattern; and removing the photoresist pattern on the resultant. Forming a drinking pattern.
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.There may be a plurality of embodiments of the present invention, and a preferred embodiment will be described in detail below with reference to the accompanying drawings. Those skilled in the art will be able to better understand the objects, features and advantages of the present invention through this embodiment.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 다마신 패턴 형성 과정을 도시한 공정도이다.2A to 2D are process diagrams illustrating a process for forming a damascene pattern of a semiconductor device according to the present invention.
우선 도 2a에 도시된 바와 같이, 반도체 기판(200)에 제 1층간 절연막(201), 식각 방지막(202) 및 제 2층간 절연막(203)을 순차적으로 형성한 후에 제 2층간 절연막(203) 상부에 비아홀을 정의하기 위한 포토레지스트 패턴(204)을 형성한다. 기판(200)은 웰 및 접합부가 형성된 반도체 기판이거나, 다층 금속 배선 구조에서 하부 금속 배선이거나, 기타 반도체 소자의 전극으로 사용되는 도전성 패턴을 포함하고, 식각 방지막(202)은 실리콘 질화막이거나 실리콘 카브라이드(Carbide) 막이다. First, as shown in FIG. 2A, the first interlayer
그리고, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(104)에 맞추어 제 2층간 절연막(203)을 식각하는데, 이때 종래와는 달리 식각 방지막(102)을 식각하지 않고 제 2층간 절연막(203)의 일부만을 식각한다.As shown in FIG. 2B, the second
제 2층간 절연막(203)을 전부 식각하지 않고 일부를 남기는 이유는 후속되는 트렌치 형성을 위한 습식 식각(Wet Etch) 공정에서 식각되는 제 2층간 절연막(203)의 두께를 조절하기 위해서 이며, 식각되지 않고 남은 제 2층간 절연막(203)의 두께는 후속되는 습식 식각에서 식각되는 제 2층간 절연막(203)의 측벽 두께와 동일하다. The reason why the second
이 후, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(204)을 제거하지 않고 식각 방지막(202)을 식각 장벽으로 하여 패터닝된 제 2층간 절연막(203a)의 측벽을 습식 식각으로 식각함과 함께 식각 방지막(202)의 상부 일부가 드러나도록 2층간 절연막(203a)을 식각함으로써 트렌치(206B)가 형성된다.Thereafter, as shown in FIG. 2C, the sidewalls of the patterned second interlayer insulating layer 203a are etched by wet etching without removing the
이어서 도 2d에 도시된 바와 같이, 포토레지스트 패턴(204)에 맞추어 식각 방지막(202)과 제 1층간 절연막(201)을 식각한 후에 포토레지스트 패턴(204)을 제거함으로써 비아홀(206A)이 형성된다. 이때 제 2층간 절연막(203)이 포토레지스트 패턴(204)보다 안쪽으로 식각되어 있기 때문에 식각 방지막(202)은 라우딩되게 식각된다.Subsequently, as shown in FIG. 2D, the
이상 설명한 바와 같이, 본 발명은 층간 절연막의 상부에 비아홀을 정의하기 위해 형성된 포토레지스트 패턴을 이용하여 습식 식각으로 트렌치를 형성함과 아울러 비아홀을 형성함으로써, 다마신 패턴 형성 공정을 단순화시켜 반도체 소자 제조 공정에 대한 원가를 절감할 수 있는 효과가 있다.As described above, the present invention simplifies the process of forming a damascene pattern by forming a trench by wet etching using a photoresist pattern formed to define a via hole on the interlayer insulating layer, and by forming a via hole. This can reduce the cost of the process.
또한, 비아홀 형성을 위해 제 1층간 절연막과 식각 방지막을 식각할 때 포토레지스트 패턴보다 제 2층간 절연막이 안쪽으로 식각되어 있기 때문에 식각 방지막이 라우딩되게 식각됨으로써, 후속되는 공정에서 증착되는 금속 장벽층의 증착 불량률을 줄일 수 있는 효과가 있다.
In addition, when the first interlayer insulating film and the etch stop layer are etched to form the via holes, since the second interlayer insulating film is etched inward from the photoresist pattern, the etch stop layer is etched so that the metal barrier layer is deposited in a subsequent process. There is an effect that can reduce the deposition failure rate of.
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