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KR100598167B1 - 반도체 메모리 장치 및 센스앰프의 접속방법 - Google Patents

반도체 메모리 장치 및 센스앰프의 접속방법 Download PDF

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KR100598167B1
KR100598167B1 KR1020040007580A KR20040007580A KR100598167B1 KR 100598167 B1 KR100598167 B1 KR 100598167B1 KR 1020040007580 A KR1020040007580 A KR 1020040007580A KR 20040007580 A KR20040007580 A KR 20040007580A KR 100598167 B1 KR100598167 B1 KR 100598167B1
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sense amplifier
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강길옥
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주식회사 하이닉스반도체
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Abstract

본 발명은 다수의 메모리 셀로 구성된 복수의 메모리 셀 블록과, 상기 메모리 셀의 행방향으로 연결되는 복수의 워드라인 및 상기 메모리 셀의 열방향으로 연결되는 복수의 비트라인쌍들을 포함하는 메모리 셀 어레이와; 상기 비트라인 쌍들 중의 비트라인과 상보 비트라인에 각각 연결되어 상기 비트라인 및 상보 비트라인 간의 전위차를 감지하여 출력하는 다수 개의 센스앰프를 포함하는 다수 개의 센스앰프어레이를 포함하는 반도체 메모리 장치에 있어서,
상기 센스앰프의 각각은 상기 센스앰프와 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 적어도 하나 이상의 상위 메모리 셀 블록의 비트라인쌍, 및 인접하지 않는 적어도 하나 이상의 하위 메모리 셀 블록의 비트라인쌍과 연결되는 것을 특징으로 하는 반도체 메모리 장치 및 상기 센스 앰프의 접속방법에 관한 것이다.
센스 앰프, 센스앰프 어레이, 비트 라인, 워드 라인

Description

반도체 메모리 장치 및 센스앰프의 접속방법{Semi-conductor Memory Device and Connecting Method of Sense Amp.}
도 1 은 종래 기술에 의한 반도체 메모리 장치 및 센스 앰프의 접속방법을 설명하기 위한 도면이다.
도 2는 종래 기술에 의한 반도체 메모리 장치의 센스앰프의 회로구성 및 그 접속방법을 도시한 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 메모리 장치 및 센스앰프의 접속방법을 도시한 것이다.
도 4는 본 발명에 의한 일 실시예에 따른 반도체 메모리 장치의 센스 앰프의 회로구성 및 그 접속방법을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
1SA1~1SAm, 2SA1~2SAm, ..., 4SA1~4SAm,... : 센스앰프
1WL1~1WLn, 2WL1~2WLn, ..., 4WL1~4WLn,... : 워드라인
1BL1, 1BL2, 1BL3,... , 2BL1, 2BL2, 2BL3,... ,
... 4BL1, 4BL2, 4BL3, ... : 비트라인
1/BL1, 1/BL2, 1/BL3,... , 2/BL1, 2/BL2, 2/BL3,... ,
... 4/BL1, 4/BL2, 4/BL3, ... : 상보비트라인
N1~N6, N12, N1/2, N14, N1/4, N22, N2/2, N24, N2/4,
N21, N2/1, N31, N3/1, N42, N4/2 : NMOS
P1~P6 : PMOS
10, 20 : 센스 앰프
100, 200, 300, 400,... : 메모리 셀 블록
본 발명은 반도체 메모리 장치 및 센스앰프의 접속방법에 관한 것으로, 더욱 구체적으로는 메모리 셀 어레이의 각각의 비트라인과 상보 비트라인을 센스 앰프와 접속하는 방법을 최적화함으로써, 반도체 메모리 장치의 고집적화를 이룰 수 있도록 하는 센스 앰프의 접속 방법 및 그러한 접속방법에 의한 반도체 메모리 장치에 관한 것이다.
컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 휘발성 반도체 메모리 칩은 점차로 저가격화, 소형화 및 대용량화되어 가는 추세에 있다. 특히, 메모리 칩의 크기에 대한 소형화는 대용량화를 실현하기 위 한 기술의 기반을 제공한다.
메모리 셀의 크기 및 그의 배치를 최적화하여 메모리 칩의 크기를 축소하는 기술과 함께, 더 나아가 칩 내부의 주변회로를 간략화하고 각종 신호라인들의 개수를 줄여 소형화를 실현하려는 연구도 최근에 매우 활발하게 진행되고 있다. 본 발명은 이러한 기술적 추세 및 경향과 동일한 선상에서 창안된 것이라 할 수 있다.
일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 블록(cell block)은 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.
일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 블록의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.
이때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 엠프의 동작시점을 알리는 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시키게 된다. 상기 센스앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력하게 된다.
즉, 이러한 동작에서 비트라인(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2Vcc로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.
이하, 도 1을 참조하여 종래 기술에 의한 센스 앰프의 접속방법 및 그 동작을 더 상세히 살펴 본 후, 그 문제점을 설명하기로 한다.
일반적으로, 반도체 메모리 장치, 특히 디램은 다수의 메모리 셀로 구성된 복수의 메모리 셀 블록과, 상기 메모리 셀의 행방향으로 연결되는 복수의 워드라인(xWLy) 및 상기 메모리 셀의 열방향으로 연결되는 복수의 비트라인(xBLy)과 상보 비트라인(x/BLy)으로 된 비트라인쌍들을 포함하는 메모리 셀 어레이와; 상기 비트라인(xBLy)과 상보 비트라인(x/BLy)에 각각 연결되어 상기 비트라인 및 상보 비트라인 간의 전위차를 감지하여 출력하는 다수 개의 센스앰프(xSAy)를 포함하 는 다수 개의 센스앰프어레이를 포함하여 구성된다.
여기서, x, y는 임의의 수이며, 워드라인(xWLy)의 x는 메모리 셀 어레이의 위에서부터 x번째 메모리 셀블록임을, y는 각 메모리 셀 블록의 위에서 y 번째 행의 워드라인임을 의미한다. 비트라인(xBLy) 및 상보 비트라인(x/BLy)의 x는 메모리 셀 어레이의 위에서부터 x번째 메모리 셀블록임을, y는 각 메모리 셀 블록의 왼쪽에서부터 y번째 열의 비트라인 또는 상보 비트라인임을 의미한다. 그리고, 센스앰프(xSAy)의 x는 메모리 셀 어레인의 위에서부터 x번째 센스앰프 어레이 중의 센스앰프임을, y는 각 센스앰프 어레이의 왼쪽에서부터 y번째 센스앰프임을 의미한다.
도 1에 도시된 바와 같이, 종래 반도체 메모리 장치에서는 센스앰프를 비트라인쌍에 연결함에 있어, 각 센스앰프는 아래, 위에 각각 인접하여 위치한 하나의 메모리 셀 블록의 비트라인쌍과 접속되도록 하고 있다. 가령, 도 1에서, 센스앰프(2SA1)는 인접한 상위 메모리 셀 블록(100)의 비트라인쌍인 1BL2와 1/BL2, 및 인접한 하위 메모리 셀 블록(200)의 비트라인쌍인 2BL2와 2/BL2와만 연결된다.
도 2는 도 1의 점선으로 블록화된 부분(10)의 회로도를 도시한 것으로서, 이를 참조하여 종래 센스 앰프의 감지 및 증폭 동작을 설명한다.
도 2에서, 만약 비트라인(1BL2)와 상보 비트라인(1/BL2)에 의해 차지 셰어링(charge sharing)된 전압을 감지하고자 하는 경우, 상기 비트라인쌍만이 선택되도록 하기 위하여 제어신호인 bis12와 bis1/2를 하이(high) 레벨로 인가하여 스위칭 소자인 NMOS(N12)와 NMOS(N1/2)를 턴-온 시켜준다. 그리고, 그 이외의 스위 칭 소자에 대해서는 그 게이트에 로우(low) 레벨의 제어신호들을 인가하여 모두 턴-오프 시킴으로써 각 비트라인쌍으로부터의 전하 유입을 차단한다.
다음으로, 센스앰프(2SA1)는 비트라인쌍(1BL2, 1/BL2)에 전달된 메모리 셀의 데이터를 감지하고, 그 감지한 신호를 풀-로직레벨(full-logic level)로 증폭한다. 즉, 만약 비트라인(1BL2)로부터 감지된 신호의 레벨이 상대적인 하이레벨인 경우, NMOS(N2)가 턴-온되어 노드 B의 전위는 접지전위(Vss)로 천이하게 되며, 이러한 접지전위(Vss)를 노드 B로부터 게이트로 인가받는 PMOS(P1)는 턴-온된다. 이에 따라, 노드 A의 전위는 상대적 하이레벨에서 코어 전위(Vcore) 레벨로 천이하게 되는 것이다. 그리고, 반대로 만약 비트라인(1BL2)로부터 감지된 신호의 레벨이 상대적인 로우레벨인 경우, PMOS(P2)가 턴-온되어 노드 B의 전위는 코어전위(Vcore)로 천이하게 되며, 이러한 코어전위(Vcore)를 노드 B로부터 게이트로 인가받는 NMOS(N1)는 턴-온된다. 이에 따라, 노드 A의 전위는 상대적 로우레벨에서 접지전위(Vss) 레벨로 천이하게 된다.
그리고, 만약 비트라인쌍(2BL2, 2/BL2)에 의해 차지 셰어링된 전압을 감지하고자 하는 경우에는, 제어신호 bis22와 bis2/2를 하이레벨로 인가하며, 상기와 동일한 동작을 수행하게 된다.
그런데, 상기와 같은 종래의 센스앰프의 접속방법 및 이를 적용한 반도체 메모리 장치는 고집적화의 요구라는 기술적 추세를 역행하는 문제점을 안고 있다. 즉, 종래의 센스앰프는 각 센스앰프의 상하위의 인접한 메모리 셀 블록만을 담당하여 감지동작을 수행함으로 인해, 센스 앰프의 사용 개수가 많아 각 센스 앰프 및 센스 앰프 어레이가 칩 내에서 차지하는 면적이 큰 문제점이 있었다. 그리고, 이에 따라 전체적인 칩 사이즈 또한 증가하게 되어 저가격화, 고집적화 및 대용량화라는 반도체 메모리 기술의 발달 추세에 역행하는 문제점을 가지고 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 각 센스앰프가 담당하도록 할당된 비트라인과 상보 비트라인의 개수를 확장함으로써, 반도체 메모리 장치에 사용되는 센스앰프의 개수를 감소시켜 반도체 메모리 장치의 고집적화를 이룰 수 있는 센스앰프의 접속방법 및 그러한 접속방법에 의한 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다수의 메모리 셀로 구성된 복수의 메모리 셀 블록과, 상기 메모리 셀의 행방향으로 연결되는 복수의 워드라인 및 상기 메모리 셀의 열방향으로 연결되는 복수의 비트라인쌍들을 포함하는 메모리 셀 어레이와; 상기 비트라인 쌍들 중의 비트라인과 상보 비트라인에 각각 연결되어 상기 비트라인 및 상보 비트라인 간의 전위차를 감지하여 출력하는 다수 개의 센스앰프를 포함하는 다수 개의 센스앰프어레이를 포함하는 반도체 메모리 장치에 있어서,
상기 센스앰프의 각각은 상기 센스앰프와 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 적어도 하나 이상의 상위 메모리 셀 블록의 비트라인쌍, 및 인접하지 않는 적어도 하나 이상의 하위 메모리 셀 블록의 비트라인쌍과 연결되는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 센스앰프의 각각은 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 차상위 메모리 셀 블록의 제 3 비트라인쌍, 및 인접하지 않는 차하위 메모리 셀 블록의 제 4 비트라인쌍과 연결되는 것이 바람직하다.
본 발명에서, 상기 비트라인쌍들 중 각각의 비트라인 및 상보 비트라인과, 상기 센스앰프 간에는 스위칭 소자가 각각 더 포함되어 구성되되, 상기 스위칭 소자의 쌍은 소정의 제어신호에 의해 상기 다수의 비트라인쌍 중 하나의 비트라인쌍만이 선택되어 상기 센스앰프와 도통되도록 동작하는 것을 특징으로 한다.
본 발명에서, 상기 스위칭 소자로는 NMOS 또는 PMOS를 사용하는 것이 바람직하다.
본 발명에서, 상기 센스앰프와 이와 인접하지 않는 상기 메모리 셀 블록의 비트라인쌍들 간 연결시 금속선을 사용하되, 상기 금속선은 상기 제 1 및 제 2 비트라인쌍과는 절연되도록 하는 것이 바람직하다.
또한, 본 발명은 상기의 기술적 과제를 달성하기 위하여, 다수의 메모리 셀로 구성된 복수의 메모리 셀 블록과, 상기 메모리 셀의 행방향으로 연결되는 복수 의 워드라인 및 상기 메모리 셀의 열방향으로 연결되는 복수의 비트라인쌍들을 포함하는 메모리 셀 어레이와; 상기 비트라인 쌍들 중의 비트라인과 상보 비트라인에 각각 연결되어 상기 비트라인 및 상보 비트라인 간의 전위차를 감지하여 출력하는 다수 개의 센스앰프를 포함하는 다수 개의 센스앰프어레이를 포함하는 반도체 메모리 장치의 센스앰프의 접속방법에 있어서,
상기 센스앰프의 각각은 상기 센스앰프와 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 적어도 하나 이상의 상위 메모리 셀 블록의 비트라인쌍, 및 인접하지 않는 적어도 하나 이상의 하위 메모리 셀 블록의 비트라인쌍과 연결되도록 하는 것을 특징으로 하는 센스앰프의 접속방법을 제공한다.
본 발명에서, 상기 센스앰프의 각각은 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 차상위 메모리 셀 블록의 제 3 비트라인쌍, 및 인접하지 않는 차하위 메모리 셀 블록의 제 4 비트라인쌍과 연결되도록 하는 것이 바람직하다.
본 발명에서, 상기 비트라인쌍들 중 각각의 비트라인 및 상보 비트라인과, 상기 센스앰프 간에는 스위칭 소자가 각각 더 포함되어 접속되되, 상기 스위칭 소자의 쌍은 소정의 제어신호에 의해 상기 다수의 비트라인쌍 중 하나의 비트라인쌍만이 선택되어 상기 센스앰프와 도통되도록 동작하는 것을 특징으로 한다.
본 발명에서, 상기 스위칭 소자로는 NMOS 또는 PMOS를 사용하는 것이 바람직하다.
본 발명에서, 상기 센스앰프와 이와 인접하지 않는 상기 메모리 셀 블록의 비트라인쌍들 간 연결시 금속선을 사용하되, 상기 금속선은 상기 제 1 및 제 2 비트라인쌍과는 절연되도록 하는 것이 바람직하다.
본 발명에 의한 센스앰프의 접속방법 및 이를 이용한 반도체 메모리 장치를 보다 구체적으로 설명한다.
본 발명에 의한 반도체 메모리 장치는 메모리 셀 어레이와 다수 개의 센스앰프어레이를 포함하는 반도체 메모리 장치로서, 상기 센스앰프의 각각은 인접하는 상, 하위 메모리 셀 블록의 제 1 및 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 적어도 하나 이상의 상, 하위 메모리 셀 블록의 비트라인쌍과 연결되는 것을 특징으로 한다. 즉, 본 발명에 의한 반도체 메모리 장치에서의 각 센스앰프는 인접하는 메모리 셀 블록뿐만 아니라 인접하지 아니하는 상하위의 메모리 셀 블록의 비트 라인쌍과도 접속되도록 한다.
즉, 각각의 센스앰프는 우선 인접하고 있는 바로 위와 아래의 메모리 셀 블록의 비트라인과 상보 비트라인과 각각 접속된다. 그리고, 이 뿐만 아니라, 상기 인접하는 메모리 셀 블록을 넘어 인접하지 아니하는 상위 또는 하위의 메모리 셀 블록 상의 비트라인 및 상보 비트 라인과 각각 접속된다.
따라서, 각각의 센스 앰프가 어느 하나의 비트 라인 쌍에 의해 차지 셰어링된 전압을 감지하고자 할 때에는, 상기 비트라인쌍과 센스앰프 간에 설치된 스위칭 소자만을 턴-온 시키고, 센스앰프와 연결되어 있는 나머지 메모리 셀 블록 간의 스 위칭 소자들은 턴-오프 시키도록 소정의 제어신호를 각각의 스위칭소자의 게이트에 인가한다. 그리고, 하나의 비트라인쌍이 선택되면, 비트라인과 상보 비트라인 간의 상대적 전위를 센스앰프가 감지하여 그 감지한 신호를 풀-로직 레벨로 증폭함으로써, 센스앰프의 감지 및 증폭 동작을 수행한다.
그리고, 본 발명에 의한 반도체 메모리 장치는 센스 앰프와 각 비트라인쌍 간에 상기와 같은 접속 구조에 의해 형성된다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 메모리 장치의 구조를 도시한 것이다.
도 3에 도시된 바와 같이, 본 발명에 의한 반도체 메모리 장치는 다수의 메모리 셀로 구성된 복수의 메모리 셀 블록(100, 200, 300, 400,...)과, 상기 메모리 셀의 행방향으로 연결되는 복수의 워드라인(xWLy) 및 상기 메모리 셀의 열방향으로 연결되는 복수의 비트라인(xBLy)과 상보 비트라인(x/BLy)으로 된 비트라인쌍들을 포함하는 메모리 셀 어레이와; 상기 비트라인(xBLy)과 상보 비트라인(x/BLy)에 각각 연결되어 상기 비트라인 및 상보 비트라인 간의 전위차를 감지하여 출력하는 다수 개의 센스앰프(xSAy)를 포함하는 다수 개의 센스앰프어레이를 포함하여 구성된다. 여기서, x, y는 임의의 수로서 그 의미는 종래 기술에서 설명한 바와 동일하 다. 본 발명에 의한 반도체 메모리 장치에서 센스앰프(xSAy)를 비트라인쌍(xBLy, x/BLy)에 연결함에 있어, 각 센스앰프(xSAy)는 아래, 위에 각각 인접하여 위치한 하나의 메모리 셀 블록의 비트라인쌍과 접속됨과 아울러, 상기 인접하는 메모리 셀 블록을 넘어 인접하지 아니하는 상위 또는 하위의 메모리 셀 블록 상의 비트라인쌍과도 각각 접속되는 것을 특징으로 한다.
예를 들면, 도 3에서, 센스앰프(3SA1)는 인접한 상위 메모리 셀 블록(200)의 비트라인쌍인 2BL1와 2/BL1, 및 인접한 하위 메모리 셀 블록(300)의 비트라인쌍인 3BL1와 3/BL1과 연결된다. 뿐만 아니라, 센스앰프(3SA1)는 인접하지 아니한 차상위 메모리 셀 블록(100)의 비트라인쌍인 1BL2와 1/BL2, 및 인접하지 아니한 차하위 메모리 셀 블록(400)의 비트라인쌍인 4BL2와 4/BL2와도 연결된다. 이 경우에는 하나의 센스앰프(xSAy)가 담당하는 비트라인쌍의 개수가 종래에 비해 2배로 늘어남에 따라 메모리 장치에서 필요로 하는 센스앰프의 개수는 종래에 비해 반으로 줄어 들게 되어 소자의 고집적화 및 소형화가 가능하게 된다. 상기에서, 점선으로 표시된 비트라인쌍들은 상기 센스앰프(3SA1)와 인접하지 아니한 메모리 셀 블록 상의 비트라인쌍들을 나타낸다.
한편, 필요에 따라서는 각 센스앰프(xSAy)는 인접하지 아니한 차차상위, 차차하위 등의 다양한 메모리 셀 블록 상의 비트라인쌍과도 복합적으로 연결될 수 있다.
여기서, 센스앰프(xSAy)와 인접하지 않는 메모리 셀 블록의 비트라인쌍 간의 연결 시에는 금속선을 사용할 수 있으며, 상기 금속선은 상기 센스앰프(xSAy)와 인 접하는 메모리 셀 블록의 비트라인쌍과는 절연되도록 한다.
도 4는 도 3의 점선으로 블록화된 부분(20)의 회로도를 도시한 것으로서, 이를 참조하여 본 발명에 의한 센스 앰프의 감지 및 증폭 동작을 설명한다.
도 4에서, 만약 비트라인(2BL1)과 상보 비트라인(2/BL1)에 의해 차지 셰어링된 전압을 감지하고자 하는 경우, 상기 비트라인쌍만이 선택되도록 하기 위하여 제어신호인 bis21과 bis2/1을 하이레벨로 인가하여 스위칭 소자인 NMOS(N21)와 NMOS(N2/1)를 턴-온 시켜준다. 그리고, 그 이외의 스위칭 소자(N12, N1/2, N31, N3/1, N42, N4/2)에 대해서는 그 게이트에 로우 레벨의 제어신호들을 인가하여 모두 턴-오프 시킴으로써 상기 각 비트라인쌍으로부터의 전하의 유입을 차단한다.
다음으로, 센스앰프(3SA1)는 비트라인쌍(2BL1, 2/BL1)에 전달된 메모리 셀의 데이터를 감지하고, 그 감지한 신호를 풀-로직레벨로 증폭한다. 즉, 만약 비트라인(2BL1)으로부터 감지된 신호의 레벨이 상대적 하이레벨인 경우, NMOS(N6)가 턴-온되어 노드 F의 전위는 접지전위(Vss)로 천이하게 되며, 이러한 접지전위(Vss)를 노드 F로부터 게이트로 인가받는 PMOS(P5)는 턴-온된다. 이에 따라, 노드 E의 전위는 상대적 하이레벨에서 코어 전위(Vcore) 레벨로 천이하게 되는 것이다. 그리고, 만약 반대로 비트라인(2BL1)으로부터 감지된 신호의 레벨이 상대적 로우레벨인 경우, PMOS(P6)가 턴-온되어 노드 F의 전위는 코어전위(Vcore)로 천이하게 되며, 이러한 코어전위(Vcore)를 노드 F로부터 게이트로 인가받는 NMOS(N5)는 턴-온된다. 이에 따라, 노드 E의 전위는 상대적 로우레벨에서 접지전위(Vss) 레 벨로 천이하게 된다.
그리고, 만약 비트라인쌍(1BL2, 1/BL2)에 의해 차지 셰어링된 전압을 감지하고자 하는 경우에는, 제어신호 bis12와 bis1/2를 하이레벨로 인가하고, 나머지 제어신호(bis21, bis2/1, bis31, bis3/1, bis42, bis4/2)는 로우 레벨로 인가하여 상기와 동일한 동작을 수행하게 된다.
이와 같이 함으로써, 본 발명에서는 각 센스앰프들이 그 담당하는 비트라인 쌍의 개수를 감소시키면서도 종래의 센스앰프가 수행했던 동작을 동일하게 수행할 수 있으며, 그 소요되는 센스앰프의 개수가 줄어듦에 따라 칩의 소형화 및 고집적화를 달성할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면 각 센스앰프가 담당하도록 할당된 비트라인과 상보 비트라인의 개수를 적어도 2배 이상씩 확장함으로써, 반도체 메모리 장치에 사용되는 센스앰프의 개수를 반 이상으로 감소시킬 수 있으며, 그에 따라 반도체 메모리 장치의 소형화 및 고집적화를 이룰 수 있는 이점이 있다.

Claims (12)

  1. 다수의 메모리 셀로 구성된 복수의 메모리 셀 블록과, 상기 메모리 셀의 행방향으로 연결되는 복수의 워드라인 및 상기 메모리 셀의 열방향으로 연결되는 복수의 비트라인쌍들을 포함하는 메모리 셀 어레이와;
    상기 비트라인 쌍들 중의 비트라인과 상보 비트라인에 각각 연결되어 상기 비트라인 및 상보 비트라인 간의 전위차를 감지하여 출력하는 다수 개의 센스앰프를 포함하는 다수 개의 센스앰프어레이를
    포함하는 반도체 메모리 장치에 있어서,
    상기 센스앰프의 각각은 상기 센스앰프와 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 적어도 하나 이상의 상위 메모리 셀 블록의 비트라인쌍, 및 인접하지 않는 적어도 하나 이상의 하위 메모리 셀 블록의 비트라인쌍과 연결되고,
    각각의 센스앰프 어레이는 각각의 메모리 셀 블록의 사이사이마다 설치되고, 임의의 센스앰프 어레이에 포함된 다수개의 센스앰프는 이와 최근 거리에 있는 다른 센스앰프 어레이에 포함된 다수개의 센스앰프와 서로 지그재그로 배열된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 특히 상기 센스앰프의 각각은 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 차상위 메모리 셀 블록의 제 3 비트라인쌍, 및 인접하지 않는 차하위 메모리 셀 블록의 제 4 비트라인쌍과 연결되는 것을 특징으로 하는 반 도체 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 비트라인쌍들 중 각각의 비트라인 및 상보 비트라인과, 상기 센스앰프 간에는 스위칭 소자가 각각 더 포함되어 구성되되,
    상기 스위칭 소자의 쌍은 소정의 제어신호에 의해 상기 다수의 비트라인쌍 중 하나의 비트라인쌍만이 선택되어 상기 센스앰프와 도통되도록 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서, 상기 스위칭 소자로는 NMOS 또는 PMOS를 사용하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항, 제 2항 또는 제 4항 중 어느 한 항에 있어서, 상기 센스앰프와 이와 인접하지 않는 상기 메모리 셀 블록의 비트라인쌍들 간 연결시 금속선을 사용하되, 상기 금속선은 상기 제 1 및 제 2 비트라인쌍과는 절연되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3항에 있어서, 상기 센스앰프와 이와 인접하지 않는 상기 메모리 셀 블록의 비트라인쌍들 간 연결시 금속선을 사용하되, 상기 금속선은 상기 제 1 및 제 2 비트라인쌍과는 절연되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 다수의 메모리 셀로 구성된 복수의 메모리 셀 블록과, 상기 메모리 셀의 행방향으로 연결되는 복수의 워드라인 및 상기 메모리 셀의 열방향으로 연결되는 복수의 비트라인쌍들을 포함하는 메모리 셀 어레이와;
    상기 비트라인 쌍들 중의 비트라인과 상보 비트라인에 각각 연결되어 상기 비트라인 및 상보 비트라인 간의 전위차를 감지하여 출력하는 다수 개의 센스앰프를 포함하는 다수 개의 센스앰프어레이를 포함하는 반도체 메모리 장치의 센스앰프의 접속방법에 있어서,
    상기 센스앰프의 각각은 상기 센스앰프와 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 적어도 하나 이상의 상위 메모리 셀 블록의 비트라인쌍, 및 인접하지 않는 적어도 하나 이상의 하위 메모리 셀 블록의 비트라인쌍과 연결되도록 하고,
    각각의 센스앰프 어레이는 각각의 메모리 셀 블록의 사이사이마다 설치되고, 임의의 센스앰프 어레이에 포함된 다수개의 센스앰프는 이와 최근 거리에 있는 다른 센스앰프 어레이에 포함된 다수개의 센스앰프와 서로 지그재그로 배열되도록 하는 것을 특징으로 하는 센스앰프의 접속방법.
  8. 제 7 항에 있어서, 상기 센스앰프의 각각은 인접하는 상위 메모리 셀 블록의 제 1 비트라인쌍, 인접하는 하위 메모리 셀 블록의 제 2 비트라인쌍, 상기 센스앰프와 인접하지 않는 차상위 메모리 셀 블록의 제 3 비트라인쌍, 및 인접하지 않는 차하위 메모리 셀 블록의 제 4 비트라인쌍과 연결되도록 하는 것을 특징으로 하는 센스앰프의 접속방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 비트라인쌍들 중 각각의 비트라인 및 상보 비트라인과, 상기 센스앰프 간에는 스위칭 소자가 각각 더 포함되어 접속되되,
    상기 스위칭 소자의 쌍은 소정의 제어신호에 의해 상기 다수의 비트라인쌍 중 하나의 비트라인쌍만이 선택되어 상기 센스앰프와 도통되도록 동작하는 것을 특징으로 하는 센스앰프의 접속방법.
  10. 제 9항에 있어서, 상기 스위칭 소자로는 NMOS 또는 PMOS를 사용하는 것을 특징으로 하는 센스앰프의 접속방법.
  11. 제 7항, 제 8항 또는 제 10항 중 어느 한 항에 있어서, 상기 센스앰프와 이 와 인접하지 않는 상기 메모리 셀 블록의 비트라인쌍들 간 연결시 금속선을 사용하되, 상기 금속선은 상기 제 1 및 제 2 비트라인쌍과는 절연되도록 하는 것을 특징으로 하는 센스앰프의 접속방법.
  12. 제 9항에 있어서, 상기 센스앰프와 이와 인접하지 않는 상기 메모리 셀 블록의 비트라인쌍들 간 연결시 금속선을 사용하되, 상기 금속선은 상기 제 1 및 제 2 비트라인쌍과는 절연되도록 하는 것을 특징으로 하는 센스앰프의 접속방법.
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