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KR100570217B1 - 반도체 장치의 결함 제거방법 - Google Patents

반도체 장치의 결함 제거방법 Download PDF

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Abstract

본 발명은 반도체 장치의 결함 제거방법에 관한 것으로, 특정한 형의 이온이 도핑된 플러그를 화학적 기계적 연마 공정을 통해 제조하는 단계와, 플러그가 형성된 결과물 전면에 절연막을 증착하는 단계와, 절연막을 선택식각하여 플러그의 상부면을 노출하는 콘택홀을 형성하는 단계와, 콘택홀이 형성된 결과물 전체에 플러그에 도핑된 이온과 동일한 이온이 도핑된 폴리 실리콘을 이용하여 콘택홀을 매립하되, 고농도로 도핑된 제1 스토리지 노드 콘택와 이보다 낮은 농도로 도핑된 제2 스토리지 노드 콘택를 순차 형성하는 단계와, 제1 스토리지 노드 콘택에 도핑된 이온이 플러그로 확산시키는 열처리 단계를 포함한다. 이와 같은 구성에 의하여 본 발명은 하층 도전체 패턴의 표면 손상없이 접촉저항의 증가를 방지하여 반도체 장치의 특성 열화를 방지함과 아울러 수율을 향상시키는 효과가 있다.
확산, 결함, 연마공정, 이온

Description

반도체 장치의 결함 제거방법{elimination method for defect of semiconductor device}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 장치의 제조공정 수순 단면도.
도 2는 종래 이온주입을 통해 플러그에 발생하는 whicker 결함의 전자현미경 사진.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 장치의 결함 제거방법의 공정 수순 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 기판 2 : 셀 트랜지스터
3 : BPSG 4 : 플러그
5 : 절연막 6 : 비트라인
7 : 층간절연막 9 : 하층 스토리지 노드 콘택
10 : 상층 스토리지 노드 콘택
본 발명은 반도체 장치의 결함 제거방법에 관한 것으로, 특히 화학적 기계적 연마법을 사용하는 초고집적 소자 제조방법에서 그 화학적 기계적 연마에 의한 도핑농도의 저하에 따르는 접촉저항의 증가를 최소화하는 공정에 의해 발생하는 결함을 방지할 수 있는 반도체 장치의 결함 제거방법에 관한 것이다.
일반적으로 화학적 기계적 연마공정은 연마 대상인 막에 손상을 주며 그 막이 도전성을 가지도록 특정한 형(n 또는 p형)으로 도핑된 경우 그 도핑 농도를 저하시키는 것으로 알려져 있다.
예를 들어 도핑된 폴리실리콘을 증착하고 화학적 기계적 연마를 통해 셀프 어라인 방식으로 플러그를 형성하는 공정에서, 그 플러그의 연마 과정에서 도핑농도가 낮아져 그 플러그 상에 접촉되는 배선 또는 상부 플러그와의 접촉 저항이 증가하게 된다.
이와 같은 문제점을 감안하여 종래에는 플러그를 형성한 후, 저하된 도핑농도를 보상하기 위하여 동일형의 이온을 플러그에 주입하였다.
상기와 같이 이온 주입을 하는 경우 플러그에 손상을 주어 결함이 발생되어 누설전류의 발생, 접촉저항의 증가 등의 문제점이 발생한다.
이하, 상기와 같은 화학적 기계적 연마공정을 포함하는 종래 반도체 제조방법과 그 문제점을 첨부한 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1d는 종래 반도체 장치의 제조공정 수순 단면도로서, 이에 도시한 바와 같이 기판(1)에 셀 트랜지스터(2)를 형성한 후, 그 상부전면에 BPSG(Boron Phosphorus Silicon Glass, 3)를 증착하고 패터닝하여 상기 셀 트랜지스터(2)를 노출시키는 단계(도 1a)와, 상기 구조의 상부전면에 폴리실리콘을 증착하고 연마하여 상기 셀 트랜지스터(2)의 소스와 드레인에 각각 접하는 플러그(4)를 형성한 다음, 이온을 주입하는 단계(도 1 b)와, 상기 구조의 상부전면에 절연막(5)을 증착하고 콘택홀을 형성한 후, 비트라인(6)을 형성한 다음, 그 상부에 층간절연막(7)을 증착하는 단계(도 1c)와, 상기 구조에 콘택홀을 형성하여 상기 플러그(4)를 선택적으로 노출시킨 후, 그 노출된 플러그(4)에 스토리지 노드 콘택(8)을 형성하는 단계(도 1d)로 이루어진다.
이하, 상기와 같은 종래 기술을 보다 상세히 설명한다.
먼저, 도 1a에 도시한 바와 같이, 기판(1)의 상부에 소자 분리 영역과 활성 영역을 정의하고 셀 트랜지스터(2)를 제조한다.
그리고, 도 1b에 도시한 바와 같이, 상기 셀 트랜지스터(2)가 형성된 기판(1) 전면에 산화막인 BPSG(3)를 증착한 다음, 액티브 영역 위에 형성되어 있는 BPSG(3)만을 선택식각하여 제거한다.
그 다음, 상기 BPSG(3)에 의해 노출된 기판(1) 전면에 도핑된 폴리 실리콘(미도시함)을 증착하고, 그 폴리 실리콘을 화학적 기계적 연마를 통해 상기 셀 트랜지스터(2)의 게이트 상부가 노출되는 시점까지 평탄화하여, 각각 셀 트랜지스터(2)의 소스와 드레인과 전기적으로 연결되는 플러그(4)를 형성한다.
그 다음, 상기 화학적 기계적 연마를 통해 손실된 플러그(4)의 도핑 농도를 높이기 위하여 동일 형의 이온을 상기 플러그(4)에 주입한다.
그러나, 이때, 상기 이온주입에 의하여 플러그(4)의 상부 표면에는 결함이 발생하며, 이는 이후의 공정에서 단결정 성장의 핵으로 작용하는 문제가 있다. 또한, 상부 표면에 발생한 결함은 누설전류의 발생과 접촉저항의 증가 등의 문제도 발생할 수 있다.
그 다음, 도 1c에 도시한 바와 같이, 상기 플러그(4)가 형성된 구조의 상부전면에 절연막(5)을 증착한 다음, 절연막(5)에 콘택홀을 형성하여 상기 활성 영역에 형성되어 있는 셀 트랜지스터(2)의 사이에 위치하는 플러그(4)의 상부를 노출시킨다.
그리고, 상기 노출된 플러그(4)가 형성된 구조의 상부전면에 도전물질을 증착하여 플러그(4)와 전기적으로 연결되는 비트라인(6)을 형성한다. 한편, 상기 노출된 플러그(4)와 비트라인(6) 사이에는 전기적으로 통하는 한층 또는 다층의 버퍼막이 위치하며, 이는 상기 플러그(4)의 상부를 노출하는 공정에서 발생한 접합면의 스트레스를 완화시키거나 스텝 커버리지를 향상시켜주는 역할을 한다.
그 다음, 상기 비트라인(6)이 형성된 결과물 상부에 층간절연막(7)을 증착한다.
그리고, 도 1d에 도시한 바와 같이, 상기 층간절연막(7)과 그 하부의 절연막(5)을 선택적으로 식각하여, 보다 상세하게는, 소자 분리 영역 위에 형성되어 있는 셀 트랜지스터(2)와 활성 영역 위에 형성되어 있는 셀 트랜지스터(2) 사이 에 위치하는 플러그(4)를 노출하는 콘택홀(미도시함)을 형성한다.
그 다음, 상기 노출된 콘택홀을 도핑된 폴리 실리콘으로 매립하여 스토리지 노드 콘택(8)을 형성한다.
그러나, 이와 같은 스토리지 노드 콘택(8)을 형성하는 과정에서 상기 이온주입으로 인해 발생된 결함에 의하여 플러그(4)의 표면에서는 단결정의 결함인 휘커(whicker)가 성장된다(도 2 참조).
여기서, 도 2는 종래 이온주입을 통해 플러그에 발생하는 휘커 결함이 전자현미경에 나타낸 사진이다.
그러나, 상기와 같이 휘커가 성장되면 반도체 장치는 사용할 수 없게 될 뿐만 아니라 소자의 수율 또한 급격히 감소하는 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 화학적 기계적 연마에 의해 손실된 도핑 농도를 보충하여 접촉저항의 증가를 방지하면서도 그에 따른 결함의 발생 또한 방지할 수 있는 반도체 장치의 결함 제거방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 특정한 형의 이온이 도핑된 플러그를 화학적 기계적 연마 공정을 통해 제조하는 단계와, 상기 플러그가 형성된 결과물 전면에 절연막을 증착하는 단계와, 상기 절연막을 선택식각하여 상기 플러 그의 상부면을 노출하는 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 전체에 플러그에 도핑된 이온과 동일한 이온이 도핑된 폴리 실리콘을 이용하여 콘택홀을 매립하되, 고농도로 도핑된 제1 스토리지 노드 콘택와 이보다 낮은 농도로 도핑된 제2 스토리지 노드 콘택을 순차 형성하는 단계와, 상기 제1 스토리지 노드 콘택에 도핑된 이온이 플러그로 확산시키는 열처리 단계를 포함하는 반도체 장치의 결함 제거방법을 제공한다.
여기서, 상기 제1 스토리지 노드 콘택과 상기 제2 스토리지 노드 콘택은 1 : 30의 두께비를 가지게 형성하는 것이 바람직하다.
또한, 상기 제1 스토리지 노드 콘택은 525℃의 온도와 1Torr의 압력 분위기에서 N2와 P형 도핑 소스(PH3:SiH4=4:96)의 유량을 100:500sccm으로 하여 형성하고, 상기 제2 스토리지 노드 콘택은 525℃의 온도와 1Torr의 압력 분위기에서 SiH4와 N2 및 P형 도핑 소스(PH3:SiH4=1:99)의 유량을 1000:100:165sccm으로 하여 형성하는 것이 바람직하다.
또한, 상기 열처리는 800℃의 온도와 N2의 가스 분위기에서 20초동안 고속으로 진행하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 장치의 결함 제거방법이 적용된 반도체 장치의 제조공정 수순 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 셀 트랜지스터(2)를 제조한 후, BPSG(3)를 증착하고 패터닝하여 상기 셀 트랜지스터(2)를 노출시킨 후, 도핑된 폴리 실리콘을 증착하고 화학적 기계적 연마를 플러그(4)를 형성하는 단계(도 3a)와; 상기 구조의 상부전면에 절연막(5)을 증착하고, 비트라인(6) 및 층간절연막(7)을 형성한 후, 상기 셀 트랜지스터(2)의 양 측면에 각각 위치하는 플러그(4)를 노출시키는 단계(도 3b)와; 상기 노출된 플러그(4) 상에 고농도의 도핑 농도를 가지는 폴리 실리콘을 증착하여 하층 스토리지 노드 콘택(9)을 형성하고, 다시 상대적으로 저농도의 도핑 농도를 가지는 폴리 실리콘을 증착하여 상층 스토리지 노드 콘택(10)을 형성한 후, 열처리를 통해 상기 하부 커태시터 노드 콘택(9)에 도핑된 이온이 상기 플러그(4)로 확산되도록 하는 단계(도 3c)로 이루어진다.
이하, 상기와 같은 본 발명에 따른 일실시예를 보다 상세히 설명한다.
먼저, 도 3a에 도시한 바와 같이, 기판(1)의 상부에 소자 분리 영역과 활성 영역을 정의하고 셀 트랜지스터(2)를 제조한다.
그리고, 상기 셀 트랜지스터(2)가 형성된 기판(1) 전면에 산화막인 BPSG(3)를 증착한 다음, 액티브 영역 위에 형성되어 있는 BPSG(3)만을 선택식각하여 제거 한다.
그 다음, 상기 BPSG(3)에 의해 노출된 기판(1) 전면에 도핑된 폴리 실리콘(미도시함)을 증착하고, 그 폴리 실리콘을 화학적 기계적 연마를 통해 상기 셀 트랜지스터(2)의 게이트 상부가 노출되는 시점까지 평탄화하여, 각각 셀 트랜지스터(2)의 소스와 드레인과 전기적으로 연결되는 플러그(4)를 형성한다.
한편, 종래에는 연마 공정을 통해 손실된 상기 플러그(4)의 도핑 농도를 보상하기 위하여 이온을 주입하였으나, 본 발명에서는 이온 주입공정을 생략하여 종래 이온주입에 의하여 플러그의 상부 표면에 발생하던 결함의 발생을 방지할 수 있다.
그 다음, 도 3b에 도시한 바와 같이, 상기 플러그(4)가 형성된 구조의 상부전면에 절연막(5)을 증착한 다음, 절연막(5)에 콘택홀을 형성하여 상기 활성 영역에 형성되어 있는 셀 트랜지스터(2)의 사이에 위치하는 플러그(4)의 상부를 노출시킨다.
그리고, 상기 노출된 플러그(4)가 형성된 구조의 상부전면에 도전물질을 증착하여 플러그(4)와 전기적으로 연결되는 비트라인(6)을 형성한다. 한편, 상기 노출된 플러그(4)와 비트라인(6) 사이에는 전기적으로 통하는 한층 또는 다층의 버퍼막이 위치하며, 이는 상기 플러그(4)의 상부를 노출하는 공정에서 발생한 접합면의 스트레스를 완화시키거나 스텝 커버리지를 향상시켜주는 역할을 한다.
그 다음, 상기 비트라인(6)이 형성된 결과물 상부에 층간절연막(7)을 증착한 다음, 층간절연막(7)과 그 하부에 위치하는 절연막(5)의 일부분을 선택적으로 식각 하여, 보다 상세하게는, 소자 분리 영역 위에 형성되어 있는 셀 트랜지스터(2)와 활성 영역 위에 형성되어 있는 셀 트랜지스터(2) 사이에 위치하는 플러그(4)를 노출하는 콘택홀(11)을 형성한다.
다음, 도 3c에 도시한 바와 같이, 먼저, 고농도의 도핑 농도를 가지는 폴리실리콘을 증착하여 상기 노출된 플러그(4) 상에 직접 접촉하는 하층 스토리지 노드 콘택(9)을 형성한다. 이때, 하층 스토리지 노드 콘택(9)은 525℃의 온도와 1Torr의 압력 분위기에서 N2와 P형 도핑 소스(PH3:SiH4=4:96)의 유량을 100:500sccm으로 하는 증착공정을 통해 약 100Å의 두께를 가지게 형성하는 것이 바람직하다.
그 다음, 상기 하층 스토리지 노드 콘택(9)의 상부에 상대적으로 저농도의 폴리 실리콘을 증착하여 상층 스토리지 노드 콘택(10)을 형성한다. 이때, 상층 스토리지 노드 콘택(10)은 525℃, 1Torr의 분위기에서 SiH4와 N2 및 P형 도핑 소스(PH3:SiH4=1:99)의 유량을 1000:100:165sccm으로 하는 증착공정을 통해 약 3000Å의 두께를 가지게 형성하는 것이 바람직하다.
그 다음, 열처리를 통해 상기 고농도인 하층 스토리지 노드 콘택(9)에 도핑된 이온이 상기 플러그(4)로 확산되도록 한다.
이와 같은 열처리 공정의 조건은 800℃, N2 분위기에서 20초동안 고속 열처리를 수행한다.
즉, 상기와 같이 본 발명은 화학적 기계적 연마에 의한 플러그의 도핑 농도 저하를 이온주입을 통해 보충하지 않고, 그 플러그의 상부에 접하는 층을 보다 고 농도로 증착하고, 열처리를 통해 도핑 이온의 확산을 통해 보충함으로써, 결함의 발생 없이 접촉 저항의 증가를 방지할 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.
상기한 바와 같이 본 발명은 화학적 기계적 연마를 통해 형성된 하층 패턴 상에 고농도의 상층 패턴을 증착하고, 확산을 통해 연마 공정에 의해 손실된 하층 패턴의 도핑 농도를 보충함으로써, 하층 패턴의 표면 결함없이 접촉저항의 증가를 방지하여 반도체 장치의 특성 열화를 방지함과 아울러 수율을 향상시키는 효과가 있다.

Claims (5)

  1. 특정한 형의 이온이 도핑된 플러그를 화학적 기계적 연마 공정을 통해 제조하는 단계와,
    상기 플러그가 형성된 결과물 전면에 절연막을 증착하는 단계와,
    상기 절연막을 선택식각하여 상기 플러그의 상부면을 노출하는 콘택홀을 형성하는 단계와,
    상기 콘택홀이 형성된 결과물 전체에 플러그에 도핑된 이온과 동일한 이온이 도핑된 폴리 실리콘을 이용하여 콘택홀을 매립하되, 고농도로 도핑된 제1 스토리지 노드 콘택와 이보다 낮은 농도로 도핑된 제2 스토리지 노드 콘택을 순차 형성하는 단계와,
    상기 제1 스토리지 노드 콘택에 도핑된 이온이 플러그로 확산시키는 열처리 단계를 포함하는 반도체 장치의 결함 제거방법.
  2. 제1항에 있어서,
    상기 제1 스토리지 노드 콘택과 상기 제2 스토리지 노드 콘택은 1 : 30의 두께비를 가지게 형성하는 반도체 장치의 결함 제거 방법.
  3. 제2항에 있어서,
    상기 제1 스토리지 노드 콘택은 525℃의 온도와 1Torr의 압력 분위기에서 N2와 P형 도핑 소스(PH3:SiH4=4:96)의 유량을 100:500sccm으로 하여 형성하는 것을 특징으로 하는 반도체 장치의 결함 제거방법.
  4. 제2항에 있어서,
    상기 제2 스토리지 노드 콘택은 525℃의 온도와 1Torr의 압력 분위기에서 SiH4와 N2 및 P형 도핑 소스(PH3:SiH4=1:99)의 유량을 1000:100:165sccm으로 하여 형성하는 것을 특징으로 하는 반도체 장치의 결함 제거 방법.
  5. 제1항에 있어서,
    상기 열처리는 800℃의 온도와 N2의 가스 분위기에서 20초동안 고속으로 진행하는 것을 특징으로 하는 반도체 장치의 결함 제거 방법.
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