Nothing Special   »   [go: up one dir, main page]

KR100570070B1 - 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및그 제조 방법 - Google Patents

습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및그 제조 방법 Download PDF

Info

Publication number
KR100570070B1
KR100570070B1 KR1020030081395A KR20030081395A KR100570070B1 KR 100570070 B1 KR100570070 B1 KR 100570070B1 KR 1020030081395 A KR1020030081395 A KR 1020030081395A KR 20030081395 A KR20030081395 A KR 20030081395A KR 100570070 B1 KR100570070 B1 KR 100570070B1
Authority
KR
South Korea
Prior art keywords
copper wiring
interlayer insulating
insulating film
moisture
window
Prior art date
Application number
KR1020030081395A
Other languages
English (en)
Other versions
KR20050047648A (ko
Inventor
김상영
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030081395A priority Critical patent/KR100570070B1/ko
Priority to TW093119526A priority patent/TWI358100B/zh
Priority to US10/882,536 priority patent/US7588950B2/en
Priority to CNB2004100907937A priority patent/CN100410676C/zh
Publication of KR20050047648A publication Critical patent/KR20050047648A/ko
Application granted granted Critical
Publication of KR100570070B1 publication Critical patent/KR100570070B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]
    • G01R31/2858—Measuring of material aspects, e.g. electro-migration [EM], hot carrier injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 습기가 층간절연막으로 침투할 수 있는 창을 형성하여 EM 테스트중에 습기의 유입을 가능케하여 EM 측정조건을 실제의 측정 조건보다 가혹한 상태에서 측정하게 하여 EM 측정 결과를 확인할 수 있는 구리배선의 신뢰성 측정용 테스트 패턴 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 구리배선의 신뢰성 측정용 테스트패턴은 반도체 기판, 상기 반도체기판 상에 형성된 제1층간절연막, 상기 제1층간절연막 내에 매립되는 하부 구리배선, 상기 하부 구리배선 및 상기 제1층간절연막 상의 제2층간절연막, 상기 제2층간절연막 내에 매립되고 비아콘택을 통해 상기 하부 구리배선과 연결되는 상부 구리배선, 및 상기 상부 구리배선을 덮도록 형성되고 일렉트로마이그레이션 테스트중에 상기 상부 구리배선 및 하부 구리배선의 구리원자의 확산을 강제로 촉진시키는 습기가 유입되도록 하는 습기창을 갖는 보호막을 포함한다.
구리배선, 일렉트로마이그레이션, 습기창, 보호막, 저항, 열처리

Description

습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및 그 제조 방법{FOR TEST PATTERN FOR RELIABILITY MEASUREMENT OF COPPER INTERCONNECT LINE HAVING MOISTURE WINDOW AND METHOD OF MANUFACTURING THE SAME}
도 1a는 EM 측정을 위한 구리 배선 구조를 나타낸 평면도,
도 1b는 도 1a의 A-A'선에 따른 단면도,
도 1c는 도 1a의 B-B'선에 따른 단면도,
도 2a는 본 발명의 실시예에 따른 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴의 구조를 도시한 평면도,
도 2b는 도 2a의 C-C'선에 따른 단면도,
도 3a 내지 도 3d는 도 2a의 C-C'선에 따른 구리배선의 신뢰성 측정용 테스트패턴의 제조 방법을 도시한 공정 단면도,
도 4는 습기창을 구비하는 테스트패턴과 습기창이 없는 테스트패턴을 모두 구비하는 웨이퍼 상에서의 EM 테스트 결과.
* 도면의 주요 부분에 대한 부호의 설명
105 : 하부 구리배선 113 : 상부 구리배선
115 : 보호막 118a,118b : 습기창
본 발명은 테스트패턴에 관한 것으로, 특히 일렉트로마이그레이션을 측정할 수 있는 테스트패턴에 관한 것이다.
반도체소자의 배선공정의 신뢰성을 평가하기 위한 방법으로 일렉트로마이그레이션(Electro migration, 이하 'EM'이라고 약칭) 측정 방법이 있다. 일반적으로 반도체 소자, 특히 그 내부의 금속배선 사이에서 금속 원자들이 이동하는 EM 현상이 발생된다. 이와 같은 EM 현상은 소자를 열화시키고, 심하게는 오동작을 유발시킬 수 있으므로 소자 제작시에 금속배선들 사이에서 발생되는 EM 현상을 정확히 측정하여 그 원인을 파악하고, 그에 대한 적절한 대책을 세우는 것이 요구된다.
일반적인 EM 측정 방법으로는 패키지 레벨 EM 측정 방법이 있으며, 이때에는 패키지 비용과 측정장비의 투자 그리고 EM을 측정하는데 걸리는 시간이 매우 길었다. 최근 반도체 소자의 개발에는 매우 치열한 경쟁이 벌어지고 있으며, 때문에 피드백시간이 많이 걸리는 신뢰성 평가 방법은 연구에 필요한 비용뿐만 아니라 개발 기간이 길어지고, 이는 비용보다도 더 치명적인 결과를 초래할 수 있다.
이것을 개선하고자 제안된 것이 웨이퍼 레벨(Wafer level) EM 측정 방법이다. 웨이퍼 레벨 EM 측정 방법은 패키지공정이 완료되기 전에 실시하는 EM 측정 방법으로서 패키지레벨 EM 측정 방법보다는 시간과 비용을 줄일 수 있는 장점이 있다.
도 1a는 EM 측정을 위한 구리 배선 구조를 나타낸 평면도이고, 도 1b는 도 1a의 A-A'선에 따른 단면도이며, 도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1a를 참조하면, 하부 금속막패턴(10)과 상부 금속막패턴(20)이 비아콘택(30)을 통해 체인 구조로 연결되어 있으며, 각각의 상부 금속막 패턴(20)은 알루미늄패드(40)가 연결되어 있다.
도 1b를 참조하면, 반도체 기판(미도시) 상에 형성된 하부막(통상적으로 절연막)(11) 상에 복수개의 하부 구리배선(10)이 형성되어 있다. 도면에 나타내지는 않았지만, 하부 구리배선(10)은 하부막(11)을 통해 형성된 콘택에 의해 반도체 기판의 활성 영역 또는 다른 영역과 연결된다. 그리고, 하부 구리배선(10)은 하부막(11) 상에서 일정 간격만큼 이격되어 복수개가 형성된다.
다음으로, 하부 구리배선(10)간 절연을 위한 제1층간절연막(12)이 형성되고, 하부 구리배선(10) 및 제1층간절연막(12)을 완전히 덮는 금속간절연막(13)이 형성되며, 금속간절연막(13) 상에는 상부 구리배선(20)이 일정간격을 두고 이격되어 복수개가 형성된다. 여기서, 하부 구리배선(10)과 상부 구리배선(20)은 금속간절연막을 관통하는 비아콘택(30)을 통해 상호 연결되어 있다.
그리고, 상부 구리배선(20)은 제2층간절연막(14)에 의해 서로 절연되며, 상부 구리배선(20) 및 제2층간절연막(14)을 완전히 덮는 보호막(Passivation, 15)이 형성된다.
도 1c를 참조하면, 하나의 하부 구리배선(10)은 금속간절연막을 관통하여 양 끝단에 연결된 비아콘택(30)을 통해 두 개의 상부 구리배선(20)과 연결되어 체인콘 택구조를 구성한다.
도면에 도시되지는 않았지만, 상부 구리배선(20)의 일측에는 보호막을 패드식각하여 형성되고,
그러나, 위와 같은 구리배선 구조를 갖는 웨이퍼 레벨 EM 측정 방법 역시 테스트조건에 따른 최종 결과의 해석이 많이 달라질 수 있으며, 측정중 프로브(Probe)가 알루미늄패드에서 미끄러지는 현상에 의하여 최종 데이터의 해석상 오류를 범할 가능성이 있다. 또한 보호막(passivation) 공정의 불량에 의한 배선 불량을 잘못 해석할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 습기가 층간절연막으로 침투할 수 있는 창을 형성하여 EM 테스트중에 습기의 유입을 가능케하여 EM 측정조건을 실제의 측정 조건보다 가혹한 상태에서 측정하게 하여 EM 측정 결과를 확인할 수 있는 구리배선의 신뢰성 측정용 테스트 패턴 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 구리배선의 신뢰성 측정용 테스트패턴은 반도체 기판, 상기 반도체기판 상에 형성된 제1층간절연막, 상기 제1층간절연막 내에 매립되는 하부 구리배선, 상기 하부 구리배선 및 상기 제1층간절연막 상의 제2층간절연막, 상기 제2층간절연막 내에 매립되고 비아콘택을 통해 상기 하부 구리배선과 연결되는 상부 구리배선, 및 상기 상부 구리배선을 덮도록 형성되고 일렉트로마이그레이션 테스트중에 상기 상부 구리배선 및 하부 구리배선의 구리원자의 확산을 강제로 촉진시키는 습기가 유입되도록 하는 습기창을 갖는 보호막을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 구리배선의 신뢰성 측정용 테스트패턴의 제조 방법은 반도체 기판 상의 제1층간절연막내에 트렌치를 형성하는 단계, 상기 제1층간절연막의 트렌치 내에 매립되는 하부 구리배선을 형성하는 단계, 상기 하부 구리배선 및 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계, 듀얼다마신 공정을 통해 상기 제2층간절연막 내에 매립되고 비아콘택을 통해 상기 하부 구리배선과 연결되는 상부 구리배선을 형성하는 단계, 및 상기 상부 구리배선 및 상기 제2층간절연막을 덮으면서 일렉트로마이그레이션 테스트중에 상기 상부 구리배선 및 하부 구리배선의 구리원자의 확산을 강제로 촉진시키는 습기가 유입되도록 하는 습기창을 갖는 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명은 습기에 의한 구리원자의 확산 현상을 이용한 EM 테스트방법이다. 일반적으로 구리배선을 둘러싸고 있는 층간절연막내에 잔류하는 습기나 외부로부터 유입된 습기에 의해 구리배선중의 구리원자가 층간절연막속으로 빠져 나오는 확산 현상이 발생한다.
예컨대, 본 발명은 습기에 의한 구리원자의 확산 현상을 이용하되, 구리원자의 확산 현상을 강제로 촉진시켜 확산장벽막의 신뢰성을 평가하므로써 확산장벽막의 평가에서 페일이 발생하지 않으면 실제 구리배선의 EM 테스트에서도 페일이 발생할 가능성이 현저히 감소하는 원리를 이용한다.
이를 위해 본 발명은 EM 테스트를 위한 배선 구조에서 테스트중에 습기가 유입되도록 습기창(Moisture window)을 형성하므로써, 테스트조건을 실제 테스트조건보다 가혹한 상태에서 EM 테스트를 수행하는 것이다.
이와 같이 실제 테스트조건보다 가혹한 상태에서 EM 테스트를 수행하여 측정되는 결과가 양호(Good)한 것으로 관찰되면, 실제 구리배선의 EM 특성이 양호한 것이다.
이하, 첨부도면을 참조하여 본 발명의 구리배선의 신뢰성 측정용 테스트 패턴 구조 및 그 제조 방법을 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴의 구조를 도시한 평면도이다.
도 2a를 참조하면, 비아콘택(112)을 통해 체인형태로 연결되는 테스트패턴그룹들(TP1, TP2)은 하나의 상부 구리배선(113)에 두 개의 하부 구리배선(105)이 연결된 구조-다르게 표현하면 하나의 하부 구리배선(105)의 양측 끝단에 비아콘택(112)을 통해 각각 상부 구리배선(113)이 연결된 구조-를 갖는 세그먼트(segment)들의 결합체이다. 그리고, 각 세그먼트들의 상부 구리배선(113)이 각각 하나의 알루미늄패드(116)를 통해 연결되고 있다. 따라서, 세그먼트라 함 은, 하나의 알루미늄패드(116)에 연결되는 상부 구리배선(113)과 하부 구리배선(105)을 의미한다.
위와 같은 테스트패턴그룹은 도 1a의 구조와 동일하다.
본 발명은 EM 테스트를 위한 배선 구조에서 테스트중에 습기가 유입되도록 습기창(118a, 118b)을 형성하는데, 습기창(118a, 118b)은 하나의 테스트패턴그룹을 구성하는 각 세그먼트들의 상부 구리배선(113) 사이에 형성되며, 또한 테스트패턴그룹 사이에도 형성된다. 여기서, 상부 구리배선 사이에 형성되는 습기창(118a)은 테스트패턴 그룹 사이에 형성되는 습기창(118b)에 비해 상대적으로 길이가 짧은 창이다.
도 2b는 도 2a의 C-C'선에 따른 단면도이다.
도 2b를 참조하면, 트랜지스터 등의 소자들을 갖는 반도체 기판(도시 생략) 상부에 제1층간절연막(101)과 제1식각장벽막(102)의 적층막이 형성되고, 하부 구리배선이 형성될 제1트렌치(103)가 제1층간절연막(101)과 제1식각장벽막 내에 형성된다. 그리고, 제1트렌치(103)의 내면에 제1확산장벽막(104)이 형성되고, 하부 구리배선(105)이 제1트렌치(103)내의 제1확산장벽막(104)으로 둘러싸여진 공간을 채우도록 형성된다.
그리고, 하부 구리배선(105) 및 제1식각장벽막(102) 상부에 금속간절연막(106), 제2식각장벽막(107) 및 제2층간절연막(108)이 적층되고, 비아홀(110)이 금속간절연막(106) 및 제2식각장벽막(107)의 적층막내에 형성되며, 제2트렌치(109)가 제2층간절연막(108) 내에 형성된다. 상기한 제2트렌치(109)와 비아 홀(110)은 통상적으로 듀얼 다마신 공정에 의해 형성된 듀얼 다마신 패턴으로, 제2트렌치(109)는 라인 패턴이고, 비아홀(110)은 홀 패턴이다.
다음으로, 제2트렌치(109) 및 비아홀(110)의 내면에 제2확산장벽막(111)이 형성되며, 상부 구리배선(113)과 비아콘택(112)이 제2트렌치(109) 및 비아홀(110) 내의 제2확산장벽막(111)으로 둘러싸여진 공간에 채우도록 형성된다. 여기서, 상부 구리배선(113)과 비아콘택(112)은 동일한 구리막으로서 도금법을 이용하여 형성한 후, 화학적기계적연마(CMP)를 통해 연마하여 평탄한 표면을 갖는다.
다음으로, 상부 구리배선(113) 및 제2층간절연막(108) 상부에 제3식각장벽막(114)과 보호막(115)이 적층되고, 보호막(115)과 제3식각장벽막(114)내에 습기창(118a)이 형성된다. 여기서, 습기창(118a)은 상부 구리배선(113)을 노출시키지 않는 형태로 형성되므로, 습기창(118a)을 제공하는 보호막(115)과 제3식각장벽막(114)은 상부 구리배선(113)을 덮는다. 여기서, 습기창(118a)이 상부 구리배선을 직접 노출시키지 않도록 형성하는 이유는 습기창(118a)을 통해 유입되는 습기가 직접 상부 구리배선(113)과 접촉함에 따른 상부 구리배선(113)의 산화를 방지하기 위한 것이다.
도 2a 및 도 2b에서, 제1,2식각장벽막(102, 107) 및 제3식각장벽막(114)은 실리콘질화막(Si3N4)을 이용하며, 하부 구리배선(105) 및 상부 구리배선(113) 중의 구리원자가 산화물인 제1,2층간절연막(101, 108) 및 금속간절연막(106)속으로 확산하는 것을 방지하기 위한 제1확산장벽막(104) 및 제2확산장벽막(111)은 TiN, Ti, Ti/TiN의 적층막일 수 있다.
도 2a 및 도 2b에 도시된 테스트패턴의 제조 방법은 제조단계들의 순서로 도 3a 내지 도 3d에 보여진 단면도들을 참조하여 설명한다.
도 3a에 도시된 바와 같이, 그 표면부에 형성된 트랜지스터들 등의 소자들을 갖는 반도체기판(미도시)의 표면 상부에 제1층간절연막(101)과 제1식각장벽막(102)을 형성한 후, 제1식각장벽막(102)과 제1층간절연막(101)을 동시에 식각하여 제1트렌치(103)를 형성한다.
다음으로, 제1트렌치(103)를 채우도록 제1확산장벽막(104)과 구리막을 전면에 형성한 후, 제1식각장벽막(102) 위의 전체 구리막은 제1트렌치(103) 내에만 남겨두도록 화학적기계적연마(CMP) 등에 의해 연마 제거되어 하부 구리배선(105)을 형성한다. 여기서, 하부 구리배선(105)은 제1트렌치(103) 내의 제1확산장벽막(104)으로 둘러싸여진 공간을 채우는 형태이며, 제1확산장벽막(104)은 하부 구리배선(105) 중의 구리원자가 산화물인 제1층간절연막(101) 속으로 확산하는 것을 방지하기 위한 것이다.
다음으로, 하부 구리배선(105)을 포함한 제1식각장벽막(102) 상에 금속간절연막(106), 제2식각장벽막(107) 및 제2층간절연막(108)을 적층 형성한 후, 공지된 기술인 듀얼 다마신(Dual damascene) 공정을 통해 라인 형태의 제2트렌치(109)와 제2트렌치(109) 아래에 형성되어 하부 구리배선(105)의 일부를 노출시키는 비아홀(110)을 형성한다.
도 3b에 도시된 바와 같이, 제2트렌치(109) 및 비아홀(110)를 채우도록 제2 확산장벽막(111)과 구리막을 전면에 형성한 후, 제2층간절연막(108) 위의 전체 구리막은 제2트렌치(109) 및 비아홀(110) 내에만 남겨두도록 화학적기계적연마(CMP) 등에 의해 연마 제거되어 비아콘택(112)과 상부 구리배선(113)을 일체형으로 형성한다. 여기서, 상부 구리배선(113)과 비아콘택(112)은 제2트렌치(109) 내의 제2확산장벽막(111)으로 둘러싸여진 공간을 채우는 형태이며, 제2확산장벽막(111)은 상부 구리배선(113)과 비아콘택(112) 중의 구리원자가 산화물인 금속간절연막(106)과 제2층간절연막(108) 속으로 확산하는 것을 방지하기 위한 것이다.
도 3c에 도시된 바와 같이, 상부 구리배선(113)을 포함한 제2층간절연막(108) 상에 제3식각장벽막(114)과 보호막(115)을 적층 형성한다. 여기서, 제3식각장벽막(114)은 후속 공정에서 진행되는 알루미늄패드 및 습기창 형성을 위한 보호막 식각시 아래의 제2층간절연막(108)이 식각되는 것을 방지하기 위한 것이다.
다음으로, 보호막(115) 상에 감광막을 이용한 마스크 및 식각공정을 통해 패드마스크(도시 생략)를 형성한 후, 패드마스크를 식각마스크로 보호막(115)과 제3식각장벽막(114)을 순차적으로 패드식각(pad etch)하여 상부 구리배선(113)의 일측 끝단을 노출시키는 개구(opening)을 형성한다. 이어서, 개구를 포함한 전면에 알루미늄막을 증착 및 식각하여 도 2에 도시된 알루미늄패드(116)를 형성한다. 여기서, 알루미늄패드(116)는 도 2에 도시된 것처럼 각 상부 구리배선(113)과 하나씩 연결되어 나중에 페일이 발생한 상부 구리배선을 찾을 수 있도록 한다.
다음으로, 보호막(115) 상에 감광막을 다시 도포하고 추가로 마스크 및 식각 공정을 통해 습기창(Moisture window) 형성을 위한 습기창마스크(117)를 형성한 후, 습기창마스크(117)를 식각마스크로 보호막(115) 및 제3식각장벽막(114)의 일부를 식각하여 습기창(118a)을 형성한다. 여기서, 습기창(118a)은 상부 구리배선(113) 사이에 형성되므로 짧은 길이를 갖는 창이고, 도 3c에는 도시되지 않으나 도 2a에 도시된 습기창(118b)은 길이가 상대적으로 긴 창이다.
도 3d에 도시된 바와 같이, 습기창마스크(117)를 제거한다.
위와 같은 일련의 제조 공정에 의해 형성되는 습기창(118a) 아래에 노출되는 부분은 제2층간절연막(108)이다. 즉, 습기창(118a)은 상부 구리배선(113)들 사이의 제2층간절연막(108) 상부에 위치하는 라인 형태의 창으로 형성된다.
자세히 살펴보면, 습기창(118a)은, 도 2a에 도시된 것처럼, 비아체인콘택되는 테스트패턴그룹들의 각 세그먼트(segment) 사이에 형성되며, 다른 하나의 습기창(118b)은 테스트패턴그룹 사이에 형성되는 긴 창이다.
전술한 바와 같이, 습기창(118a, 118b)을 형성하면, 대기중의 습기가 습기창(118a, 118b)을 통해 제2층간절연막(108) 속으로 유입되고, 제2층간절연막(108)속에 유입된 습기는 EM 테스트중에 상부 구리배선(113)의 측면으로 확산하여 EM 테스트조건을 열악한 조건이 되도록 한다.
다음으로, 본 발명의 구리배선의 EM 테스트 방법을 설명하면 다음과 같다.
EM 현상을 관찰하기 위하여 대기중에서 테스트패턴의 저항을 측정하고, 핫플레이트(Hot plate) 위에 웨이퍼를 올려놓고 350℃의 온도에서 열처리를 진행한 다음, 다시 저항을 측정해서 그 결과를 비교한다.
위와 같이, 결과 비교시 저항이 크게 변하는 시점에서 EM 측정을 종료한다. 여기서, 저항이 크게 변하는 시점은 대기중에서 열처리할 때 습기창을 통해 대기중의 습기가 유입될 때일 것이며, 유입된 습기가 열처리동안 하부 및 상부 구리배선(105, 113)중의 구리원자의 확산을 강제로 촉진시키므로써 구리배선의 저항 변화가 크게 나타난다.
EM 테스트시에 측정되는 결과, 즉 저항 변화가 거의 없는 경우의 양호(Good)한 것으로 관찰되면 실제 구리배선의 EM 특성이 양호한 것이고, 저항 변화가 심한 것으로 판단되는 페일(Fail)로 관찰되면 실제 구리배선의 EM 특성이 열악한 것이다.
도 4는 습기창을 구비하는 테스트패턴과 습기창이 없는 테스트패턴을 모두 구비하는 웨이퍼 상에서의 EM 테스트 결과이다. 도 4에서, 도면부호 G는 양호, F는 페일, X는 열처리전에 페일(F)이 발생된 다이(die)를 나타내며, 흰색의 네모칸은 습기창이 없는 테스트패턴, 그리고 해칭된 네모칸은 습기창이 있는 테스트패턴을 나탄낸다. 그리고, 도 4의 결과는 모두 1시간동안 열처리를 진행한 경우이다.
도 4에 도시된 것처럼, 1시간동안 열처리하면서 EM 테스트를 진행한 경우, 습기창을 구비한 경우가 습기창이 없는 경우에 비해 페일발생이 현저히 작아짐을 알 수 있다. 예컨대, 습기창이 없는 경우에는 열처리후 어떠한 다이도 페일이 발생하지 않았지만, 습기창을 구비한 경우에는 열처리후 습기창 형성후 열처리전에 페일된 3개의 다이(X로 표기된 테스트패턴)를 제외하고 총 17개의 다이 중에서 2개의 다이에서만 페일이 발생하지 않았다.
상술한 실시예에서는 하부 구리배선(105)과 상부 구리배선(113)이 모두 순수 구리막이었으나, 구리합금이 사용될 수 있고, 또한 구리막을 형성하는데 사용된 도금법 대신, 스퍼터링법이 실시예들에서 사용될 수 있다. 게다가, 구리막의 표면을 평탄화하는 기술로서 전술한 화학적기계적연마(CMP)법을 사용하는 대신, 에치백(etch back)법이 사용될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 EM 측정용 테스트패턴 구조에 습기창을 구비하여 구리원자의 확산을 강제로 촉진시키므로써 패키지없이 EM 측정이 가능한 효과가 있다.
또한, 본 발명은 구리원자의 확산을 가속시키는 테스트패턴 구조를 이용하므로 매우 빠른 피드백(Feedback)으로 적기에 반도체소자의 제조를 가능케하는 효과가 있다.

Claims (10)

  1. 반도체 기판;
    상기 반도체기판 상에 형성된 제1층간절연막;
    상기 제1층간절연막 내에 매립되는 하부 구리배선;
    상기 하부 구리배선 및 상기 제1층간절연막 상의 제2층간절연막;
    상기 제2층간절연막 내에 매립되고 비아콘택을 통해 상기 하부 구리배선과 연결되는 상부 구리배선; 및
    상기 상부 구리배선을 덮도록 형성되고 일렉트로마이그레이션 테스트중에 상기 상부 구리배선 및 하부 구리배선의 구리원자의 확산을 강제로 촉진시키는 습기가 유입되도록 하는 습기창을 갖는 보호막
    을 포함하는 구리배선의 신뢰성 측정용 테스트패턴.
  2. 제1항에 있어서,
    상기 습기창 주변의 상기 보호막의 일부를 관통하여 상기 상부 구리배선의 일측에 연결되고 일렉트로마이그레이션테스트를 위한 프로브가 접촉하는 알루미늄패드
    를 더 포함하는 구리배선의 신뢰성 측정용 테스트패턴.
  3. 제1항 또는 제2항에 있어서,
    상기 하부 구리배선과 상기 상부 구리배선은,
    각각 구리원자의 확산을 방지하기 위한 확산장벽막에 의해 둘러싸이는 것을 특징으로 하는 구리배선의 신뢰성 측정용 테스트패턴.
  4. 제1항 또는 제2항에 있어서,
    상기 습기창은,
    상기 제2층간절연막을 통해 유입된 습기가 상기 상부 구리배선쪽으로 유입되도록 상기 제2층간절연막 상부를 오픈시키는 라인 형태의 창인 것을 특징으로 하는 구리배선의 신뢰성 측정용 테스트패턴.
  5. 반도체 기판 상의 제1층간절연막내에 트렌치를 형성하는 단계;
    상기 제1층간절연막의 트렌치 내에 매립되는 하부 구리배선을 형성하는 단계;
    상기 하부 구리배선 및 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    듀얼다마신 공정을 통해 상기 제2층간절연막 내에 매립되고 비아콘택을 통해 상기 하부 구리배선과 연결되는 상부 구리배선을 형성하는 단계; 및
    상기 상부 구리배선 및 상기 제2층간절연막을 덮으면서 일렉트로마이그레이션 테스트중에 상기 상부 구리배선 및 하부 구리배선의 구리원자의 확산을 강제로 촉진시키는 습기가 유입되도록 하는 습기창을 갖는 보호막을 형성하는 단계
    를 포함하는 구리배선의 신뢰성 측정용 테스트패턴의 제조 방법.
  6. 제5항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 상부 구리배선 및 상기 제2층간절연막을 덮는 보호막을 형성하는 단계;
    상기 보호막을 패드식각하여 상기 상부 구리배선의 일측을 오픈시키는 단계;
    상기 오픈된 상부 구리배선의 일측에 연결되는 알루미늄패드를 형성하는 단계;
    상기 알루미늄패드 및 상기 보호막 상에 습기창마스크를 형성하는 단계; 및
    상기 습기창마스크를 식각마스크로 상기 보호막을 식각하여 상기 습기창을 형성하는 단계
    를 포함하는 구리배선의 신뢰성 측정용 테스트패턴의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 습기창은,
    상기 제2층간절연막을 통해 유입된 습기가 상기 상부 구리배선쪽으로 유입되 도록 상기 제2층간절연막 상부를 오픈시키는 라인 형태의 창으로 형성되는 것을 특징으로 하는 구리배선의 신뢰성 측정용 테스트패턴의 제조 방법.
  8. 제5항에 있어서,
    상기 하부 구리배선과 상기 상부 구리배선은,
    각각 구리원자의 확산을 방지하기 위한 확산장벽막에 의해 둘러싸이는 형태로 형성되는 것을 특징으로 하는 구리배선의 신뢰성 측정용 테스트패턴의 제조 방법.
  9. 반도체 기판 상부에 비아콘택을 통해 서로 연결되는 하부 구리배선과 상부 구리배선을 형성하는 단계;
    상기 상부 구리 배선 상부에 신뢰성측정 중에 습기가 유입되도록 하는 습기창을 갖는 보호막을 형성하는 단계;
    대기중에서 상기 하부 구리배선과 상기 상부 구리배선의 저항을 측정하는 단계;
    상기 반도체 기판을 핫플레이트 위에 올려놓고 열처리하여 상기 하부 구리배선과 상기 상부 구리배선의 저항을 다시 측정하는 단계; 및
    상기 하부 구리배선과 상기 상부 구리배선의 저항이 크게 변하는 시점에서 신뢰성 측정을 종료하는 단계
    를 포함하는 구리배선의 신뢰성 측정 방법.
  10. 제9항에 있어서,
    상기 습기창은,
    상기 습기창을 통해 유입되는 습기가 상기 상부 구리배선의 측면으로 유입되도록 상기 상부 구리배선 상부의 보호막 내에 형성되는 것을 특징으로 하는 구리배선의 신뢰성 측정 방법.
KR1020030081395A 2003-11-18 2003-11-18 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및그 제조 방법 KR100570070B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020030081395A KR100570070B1 (ko) 2003-11-18 2003-11-18 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및그 제조 방법
TW093119526A TWI358100B (en) 2003-11-18 2004-06-30 Test pattern for reliability measurement of copper
US10/882,536 US7588950B2 (en) 2003-11-18 2004-06-30 Test pattern for reliability measurement of copper interconnection line having moisture window and method for manufacturing the same
CNB2004100907937A CN100410676C (zh) 2003-11-18 2004-11-11 具有透湿窗的铜互连线可靠性测量的测试图案及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030081395A KR100570070B1 (ko) 2003-11-18 2003-11-18 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050047648A KR20050047648A (ko) 2005-05-23
KR100570070B1 true KR100570070B1 (ko) 2006-04-10

Family

ID=34567785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030081395A KR100570070B1 (ko) 2003-11-18 2003-11-18 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및그 제조 방법

Country Status (4)

Country Link
US (1) US7588950B2 (ko)
KR (1) KR100570070B1 (ko)
CN (1) CN100410676C (ko)
TW (1) TWI358100B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011080827A1 (ja) * 2009-12-28 2011-07-07 富士通株式会社 配線構造及びその形成方法
CN103839922B (zh) * 2012-11-27 2017-06-13 中芯国际集成电路制造(上海)有限公司 半导体测试结构及其测试方法、检测方法
US8518825B1 (en) * 2012-12-24 2013-08-27 Shanghai Huali Microelectronics Corporation Method to manufacture trench-first copper interconnection
US10365322B2 (en) 2016-04-19 2019-07-30 Analog Devices Global Wear-out monitor device
CN108447797A (zh) * 2018-03-20 2018-08-24 长江存储科技有限责任公司 金属电迁移测试结构及使用该结构的金属电迁移测试方法
CN113224035B (zh) * 2021-01-26 2024-03-15 上海华力微电子有限公司 半导体测试结构及测试方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216280A (en) * 1989-12-02 1993-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads at periphery of semiconductor chip
JPH03203343A (ja) * 1989-12-29 1991-09-05 Tokyo Electron Ltd 検査方法
US5777486A (en) * 1994-10-03 1998-07-07 United Microelectronics Corporation Electromigration test pattern simulating semiconductor components
US5824599A (en) * 1996-01-16 1998-10-20 Cornell Research Foundation, Inc. Protected encapsulation of catalytic layer for electroless copper interconnect
JP3526376B2 (ja) * 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
JPH10135298A (ja) * 1996-10-31 1998-05-22 Mitsubishi Electric Corp 配線の信頼性評価装置及びその方法
JP2956830B2 (ja) * 1996-11-21 1999-10-04 日本電気株式会社 半導体装置の製造方法
US5920081A (en) * 1997-04-25 1999-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Structure of a bond pad to prevent testing probe pin contamination
JP3682151B2 (ja) * 1997-06-27 2005-08-10 株式会社東芝 配線評価方法および配線評価装置
JP2972662B2 (ja) 1997-07-11 1999-11-08 松下電子工業株式会社 半導体装置
US6300672B1 (en) * 1998-07-22 2001-10-09 Siemens Aktiengesellschaft Silicon oxynitride cap for fluorinated silicate glass film in intermetal dielectric semiconductor fabrication
US6163161A (en) * 1998-08-26 2000-12-19 Intel Corporation Directed self-heating for reduction of system test time
KR20000075237A (ko) 1999-05-31 2000-12-15 윤종용 신뢰성 향상을 위한 반도체 메모리 장치의 제조 방법
US6756674B1 (en) * 1999-10-22 2004-06-29 Lsi Logic Corporation Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same
JP3979791B2 (ja) * 2000-03-08 2007-09-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100550505B1 (ko) * 2001-03-01 2006-02-13 가부시끼가이샤 도시바 반도체 장치 및 반도체 장치의 제조 방법
JP3757143B2 (ja) * 2001-10-11 2006-03-22 富士通株式会社 半導体装置の製造方法及び半導体装置
US6897475B2 (en) * 2003-04-21 2005-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure and related methods for evaluating stress-induced voiding

Also Published As

Publication number Publication date
CN1619324A (zh) 2005-05-25
US7588950B2 (en) 2009-09-15
TWI358100B (en) 2012-02-11
KR20050047648A (ko) 2005-05-23
US20050106764A1 (en) 2005-05-19
CN100410676C (zh) 2008-08-13
TW200518252A (en) 2005-06-01

Similar Documents

Publication Publication Date Title
US6921714B2 (en) Method for manufacturing a semiconductor device
US20070123009A1 (en) Technique for increasing adhesion of metallization layers by providing dummy vias
US9093411B2 (en) Pad structure having contact bars extending into substrate and wafer having the pad structure
KR20040010267A (ko) 다층 배선을 갖는 반도체 집적 회로 장치
EP0318954A2 (en) Semiconductor device having a composite insulating interlayer
US8174010B2 (en) Unified test structure for stress migration tests
US6498384B1 (en) Structure and method of semiconductor via testing
KR100570070B1 (ko) 습기창을 구비한 구리배선의 신뢰성 측정용 테스트패턴 및그 제조 방법
KR20100055317A (ko) 반도체장치 및 반도체장치를 제조하는 방법
JP2003257969A (ja) 半導体装置
KR100739975B1 (ko) 반도체 소자의 제조 방법
JP2004356500A (ja) 電子デバイスの製造方法
JP3655901B2 (ja) 半導体装置の製造方法
JP4339731B2 (ja) 半導体装置及びその製造方法
KR100403351B1 (ko) 듀얼 다마신 공정에서의 식각 모니터링 박스 형성방법
KR101062820B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
KR100871756B1 (ko) 반도체 소자의 모니터링용 패턴 및 형성방법
KR100967199B1 (ko) 반도체 소자 금속 배선 및 그의 제조 방법
US6599835B1 (en) Testing dielectric and barrier layers for integrated circuit interconnects
KR100760921B1 (ko) 반도체 소자의 배선 형성 방법
KR100910105B1 (ko) 테스트 패턴 및 그 제조 방법
KR100672764B1 (ko) 반도체 메모리 장치의 테스트 패턴 및 그의 제조방법
KR100608367B1 (ko) 금속배선의 형성방법
KR20020057340A (ko) 반도체 소자의 다층 배선 구조 및 그 제조방법
JPH08250481A (ja) 半導体装置及び絶縁膜ドライエッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031118

PA0201 Request for examination
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20041006

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20051110

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060327

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060404

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060404

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090320

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100323

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110322

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20120322

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130325

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140318

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20160318

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20170316

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20170316

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20180316

Start annual number: 13

End annual number: 13

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 14

PR1001 Payment of annual fee

Payment date: 20190318

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20210308

Start annual number: 16

End annual number: 16

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20230115