KR100563785B1 - 반도체 장치의 구리 배선 형성 방법 - Google Patents

Abstract

구리 배선 형성 방법이 개시되어 있다. 웨이퍼 상에 구리 배선용 개구부를 포함하는 절연막 패턴을 형성한다. 개구부 표면 및 절연막 패턴의 상부면에 구리 확산 방지용 유전체 베리어막을 증착한다. 개구부의 저면에 형성되어 있는 유전체 베리어막은 제거되고 개구부의 측벽에 형성되어 있는 유전체 베리어막은 남도록 유전체 베리어막을 부분 식각한다. 개구부 내부가 채워지도록 구리막을 채운다. 절연막 패턴 상에 유전체 베리어막이 노출되도록 구리막을 연마한다. 구리막 상에 선택적으로 캡핑용 금속막을 증착한다. 상술한 방법에 의하면, 웨이퍼 내에서 균일한 표면을 갖는 구리막의 형성이 가능해진다. 또한, 구리 배선 공정이 단순해지며, 구리 배선의 신뢰성이 향상되는 효과가 있다.

Description

반도체 장치의 구리 배선 형성 방법{Method for forming Cu interconnection line in semiconductor device}

도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 장치의 구리 배선 형성 방법을 나타내는 단면도들이다.

도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 반도체 장치의 구리 배선 형성 방법을 나타내는 단면도들이다.

<도면의 주요 부분에 대한 부호의 설명>

10, 100 : 웨이퍼 18, 102 : 금속 층간 절연막

20 : 개구부 22, 106 : 유전체 베리어막

24 : 구리막 26 : 구리 배선

28 : 캡핑용 금속막 104a : 제1 개구부

104b : 제2 개구부 110 : 제1 구리막

112 : 제2 구리막 116 : 캡핑용 금속막

본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것이다. 보다 상세하 게는, 구리로 이루어지는 금속 배선 형성 방법에 관한 것이다.

반도체 장치가 고집적화됨에 따라, 배선의 선폭, 두께 및 배선들 간의 간격이 점점 감소하고 있다. 또한, 도전성 패턴들 간을 전기적으로 연결하는 콘택의 사이즈도 점점 감소하고 있다. 따라서, 응답 속도의 감소없이 미세한 선폭의 전기적 배선을 형성하기 위하여 낮은 저항을 갖는 금속 물질이 요구되고 있다 또한, 소자들의 밀도를 증가시키기 위해서 다층 구조로 배선을 형성하여야 한다.

종래의 반도체 장치에서의 전기적 배선은 낮은 콘택 저항과 공정 진행의 용이성으로 인해 알루미늄을 사용하는 배선 구조가 주로 사용되었다. 그러나 반도체 장치가 고집적화 되면서, 상기 알루미늄 배선 구조는 접합 스파이크 불량, 일렉트로 마이그레이션(electro migration) 문제등에 의해 사용에 한계에 봉착하였으며 또한 상기 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있다.

이에 따라 최근에는 상기 알루미늄에 비해 저저항을 갖는 구리 배선이 주로 사용되고 있다. 그런데, 상기 구리는 실리콘 또는 대부분의 금속층에서 빠르게 확산되고, 종래의 사진 식각 공정에 의해 식각하기가 어렵기 때문에 일반적으로 다마신(damascene)공정에 의해 전기적 배선으로 형성된다.

다마신 공정에 의해 구리 배선을 형성하는 방법을 간단히 설명하면, 웨이퍼 상에 층간 절연막을 형성하고 패터닝을 통해 구리 배선 형성용 트렌치 또는 홀을 형성한다. 상기 구리를 증착시키기 이전에 구리의 확산 방지를 위해 베리어 금속막을 형성한 후 상기 트렌치 또는 홀을 매립하는 구리막을 형성한다. 이어서, 상기 구리막을 제거하는 1차 화학 기계적 연마 및 상기 베리어 금속막을 제거하는 2차 화학 기계적 연마 공정을 순차적으로 수행하여 배선 구조를 형성한다. 이어서, 후속의 상부 배선 형성을 위하여 식각 저지 및 구리 확산 방지를 위하여 절연 물질로 이루어지는 확산 방지막을 증착한다.

상기 방법에 의하면, 상기 구리 연마 및 베리어 금속막 연마를 각각의 화학 기계적 연마 공정을 통해 수행하여야 하므로 공정 비용이 증가되는 문제가 있다. 또한, 2회의 연마 공정을 수행함에 따라 동일 웨이퍼 내에서 막이 불균일해지며, 진행되는 각각의 웨이퍼들 간에도 막이 불균일하게 되는 문제가 있다. 또한, 상기 연마 공정에 의해 구리 배선의 디싱이 발생하기 쉽다.

그리고, 상기 화학 기계적 연마 공정을 수행한 이 후 노출되는 구리의 표면과 상기 구리 표면 상에 형성되는 확산 방지막 간의 계면에서 일렉트로 마이그레이션 불량이 발생된다. 상기 일렉트로 마이그레이션 불량을 감소시키기 위해, 상기 구리 표면과 확산 방지막간의 접착력을 강화시킬 수 있는 방법이 요구되고 있다.

상기 접착력을 강화시키기 위한 방법의 일 예로서, 상기 화학 기계적 연마 공정을 수행한 이 후에 형성되어 있는 구리 표면에만 선택적으로 금속 클래딩막을 증착하는 방법이 대한민국 특허 공개 공보 2002-10505호에 개시되어 있다. 그러나, 상기 금속 클레딩막을 증착하는 공정을 수행한 이 후에, 상부 배선 형성시에 미스 얼라인에 의한 과도 식각을 방지하기 위한 식각 방지막을 증착하는 과정을 더 수행하여야 하므로 공정이 복잡해지는 단점이 있다.

따라서, 본 발명의 목적은 웨이퍼별 및 웨이퍼 내의 위치별로 균일성이 향상되고, 일렉트로 마이그레이션이 감소되고, 공정이 단순해지는 구리 배선 형성 방법을 제공하는데 있다.

상기한 목적을 달성하기 위하여 본 발명은,

웨이퍼 상에 구리 배선용 개구부를 포함하는 절연막 패턴을 형성한다. 상기 개구부 표면 및 절연막 패턴의 상부면에 구리 확산 방지용 유전체 베리어막을 증착한다. 상기 개구부 비아층 하부에 형성되어 있는 상기 유전체 베리어막이 제거되도록 상기 유전체 베리어막을 부분 식각한다. 상기 개구부 내부가 채워지도록 구리막을 채운다. 상기 절연막 패턴 상에 유전체 베리어막이 노출되도록 상기 구리막을 연마한다. 상기 노출된 구리막 상에 선택적으로 캡핑용 금속막을 증착한다.

상기 방법에 의하면, 종래에 사용하는 베리어 금속막을 사용하지 않으므로 이 후 구리 배선 형성을 위한 연마 공정을 1회로 단축할 수 있다. 이로 인해, 상기 구리 배선의 균일성이 향상된다. 또한, 상기 캡핑용 금속막을 형성함으로서, 일렉트로 마이그레이션 불량도 최소화할 수 있다. 더구나, 상기 캡핑용 금속막 형성 후 별도의 식각 저지막을 형성할 필요가 없으므로 공정이 단순화되는 효과가 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 1a 내지 도 1f는 본 발명의 제1 실시예에 따른 반도체 장치의 구리 배선 형성 방법을 나타내는 단면도들이다.

도 1a를 참조하면, 트랜지스터(미도시)와 같은 소자들이 형성되어 있는 반도체 웨이퍼(10)상에 하부 층간 절연막(12)을 형성한다. 상기 하부 층간 절연막(12)은 이후 공정에 의해 형성되는 구리 배선들과 전기적으로 연결되는 도전 패턴(14)을 내부에 포함하며, 상기 도전 패턴(14)의 상부면은 상기 하부 층간 절연막(12) 표면에 노출되어 있다.

상기 하부 층간 절연막(12) 상에 제1 식각 저지막(16) 및 금속 층간 절연막(18)을 형성한다. 이어서, 상기 도전 패턴(14)과 전기적으로 연결되는 구리 배선이 형성될 부위의 상기 금속 층간 절연막(18) 및 제1 식각 저지막(16)을 선택적으로 식각하여 배선 형성용 개구부(20)를 형성한다. 상기 개구부(20)는 트렌치, 비아홀로 또는 트렌치와 비아홀이 동시에 구비되는 형태를 가질 수 있다.

본 실시예에서 상기 개구부(20)는 트렌치 및 비아홀이 동시에 구비되는 듀얼 다마신 구조를 갖는 것을 예로 들면서 설명한다. 이하에서,상기 듀얼 다마신 구조를 갖는 개구부 형성 방법에 대하여 간단히 설명한다.

우선, 상기 제1 식각 저지막(16) 상에, 비아홀을 형성하기 위한 하부 금속 층간 절연막(18a), 제2 식각 저지막(19) 및 트렌치를 형성하기 위한 상부 금속 층간 절연막(18b)을 형성한다. 통상의 사진 식각 공정을 수행하여, 상기 상부 금속 층간 절연막(18b), 제2 식각 저지막(19) 및 하부 금속 층간 절연막(18a)을 순차적으로 식각하고, 이어서 하부의 제1 식각 저지막(16)을 식각하여 상기 도전 패턴(14)을 노출하는 비아홀들을 형성한다. 이어서, 상기 비아홀을 채우면서 포토레지스트막을 코팅하고 상기 비아홀들을 경유하는 라인 타입의 트렌치를 패터닝하 는 사진 공정을 수행하고, 상기 상부 금속 층간 절연막(18b)을 식각하여 트렌치들을 형성한다.

상기 설명한 것과 같이 비아홀을 먼저 형성한 후 트렌치를 형성하여 듀얼 다마신 구조의 개구부를 형성할 수 있으며, 다른 방법으로 트렌치를 먼저 형성한 후 비아홀을 형성하여 상기 듀얼 다마신 구조의 개구부를 형성할 수도 있다.

도 1b를 참조하면, 상기 배선 형성용 개구부(20) 표면 및 금속 층간 절연막(18) 상부면에 유전 물질로 이루어지는 유전체 베리어막(22)을 증착한다. 상기 유전체 베리어막(22)은 이후 공정에 의해 상기 개구부(20) 내에 형성되는 구리가 상기 금속 층간 절연막(18)으로 확산되는 것을 방지하기 위한 막이다. 상기 유전체 베리어막(22)으로 사용할 수 있는 물질의 예는 실리콘 질화물(SiN), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)을 들 수 있다.

아래에서, 상기 개구부에서 비아층이 형성될 부위를 개구부 비아층이라하고, 상기 개구부에서 구리 라인이 형성될 부위를 개구부 트렌치라하여 설명한다.

상기 유전체 베리어막(22)은 상기 개구부(20) 비아층 내부의 바닥 부위에 비해 상기 금속 층간 절연막(18) 상부면에 형성된 막의 두께가 더 두껍게 형성되도록 한다. 상기 개구부(20) 비아층 바닥 부위에 형성되어 있는 상기 유전체 베리어막(22)은 후속 공정을 통해 제거하여야 하기 때문이다. 상기 형상을 갖는 유전체 베리어막(22)을 형성하기 위해, 상기 유전체 베리어막(22)은 플라즈마 강화 화학 기상 증착(PE-CVD)방법으로 증착시킨다.

도 1c를 참조하면, 상기 개구부(20) 비아층 내부의 바닥에 형성되어 있는 상 기 유전체 베리어막(22a)을 제거한다. 상기 제거 공정은, 상기 개구부(20) 비아층 내부 바닥에 형성되어 있는 유전체 베리어막(22a)이 모두 제거되도록 상기 유전체 베리어막(22a)을 이방성으로 전면 식각하여 수행할 수 있다. 상기 유전체 베리어막(22a)이 상기 개구부(20) 비아층 바닥 부위에 비해 상기 금속 층간 절연막(18) 상부면에 더 두껍게 형성되어 있으므로, 상기 이방성 식각에 의해 상기 개구부(20) 내부 바닥에 형성되어 있는 유전체 베리어막(22a)이 모두 제거되더라도 상기 개구부(20) 측벽, 개구부 트렌치 바닥면 및 금속 층간 절연막(18)의 상부면에 형성되어 있는 유전체 베리어막(22a)은 일정 두께로 남아있다.

도 1d를 참조하면, 상기 유전체 베리어막(22a) 및 하부의 도전 패턴(14) 상에 시드막(미도시)을 형성한다. 상기 시드막은 구리로 형성하는 것이 바람직하다. 구체적으로는 물리 기상 증착(PVD, physical vapor deposition) 방식으로 증착되는 구리막, 화학 기상 증착 방식(CVD, chemical vapor deposition)으로 증착되는 구리막, 또는 상기 PVD구리막과 CVD구리막의 적층막으로 형성할 수 있다. 상기 시드막은 구리 이외에 은(Ag) 또는 루테늄(Ru)으로 형성할 수도 있다.

이어서, 상기 시드막 상에 상기 개구부(20) 내부를 채우도록 구리막(24)을 형성한다. 상기 구리막(24)은 전기 도금 방법 또는 CVD방법에 의해 증착시킬 수 있으며, 협소한 개구부(20)들 내에 구리를 보이드 없이 매립하기 위해서는 전기 도금 방법으로 증착시키는 것이 더욱 바람직하다.

상기 개구부(20)에 구리를 채우는 공정은 개구부(20)의 사이즈에 따라 요구되는 구리의 갭필 특성이 달라지며, 이는 상기 전기 도금 시에 사용되는 전해액 내 에 첨가제들의 조합에 의해 상기 구리의 갭필 특성을 조절할 수 있다.

도 1e를 참조하면, 상기 개구부(20)의 내부에만 상기 구리막이 남아있도록 상기 과다 증착된 구리를 제거시켜 구리 배선(26)을 형성한다. 상기 구리 제거는 연마 공정에 의해 수행할 수 있다. 상기 연마 공정은 상기 구리막(24)은 빠르게 제거되면서 상기 구리막(24) 하부의 유전체 베리어막(22a)은 거의 제거되지 않는 슬러리를 사용하여 수행하는 것이 바람직하다. 이를 위해, 상기 연마 공정은 연마 입자가 포함되지 않고 물 및 케미컬만으로 이루어지는 슬러리를 사용하는 무연마입자 슬러리 연마(Abrasive free slurry polishing, AFP)공정으로 수행한다.

상기 AFP공정을 수행하면, 케미컬에 의한 화학적 연마 및 웨이퍼와 연마 패드의 접촉에 의한 기계적 연마에 의해 막이 주로 제거되고, 연마 입자에 의한 기계적 연마에 의해 막이 제거되지는 않는다. 그런데, 상기 구리막(24)은 상기 케미컬에 의한 화학적 연마 및 웨이퍼와 연마 패드의 접촉에 의한 기계적 연마에 의해 주로 제거되고, 상기 유전체 베리어막(22a)은 상기 화학적 연마 및 웨이퍼와 연마 패드의 접촉에 의한 기계적 연마에 의해 거의 제거되지 않게 된다.

즉, 상기 구리 제거 능력이 우수한 AFP 공정을 사용함으로써, 상기 유전체 베리어(22a)막 상에 구리 레지듀 발생을 최소화할 수 있으며, 상기 구리 층간 절연막(18) 상에 유전체 베리어막(22a)을 선택적으로 남길 수 있다. 상기 유전체 베리어막(22a)은 이 후의 상부 배선 형성 시에 과도 식각을 방지하기 위한 식각 저지막의 역할을 한다.

이 때, 별도의 연마 공정에 의해 유전체 베리어막(22a)을 제거하는 공정이 요구되지 않기 때문에, 상기 구리막(24)을 제거하기 위한 1회의 연마 공정만으로 구리 배선(26)이 형성된다. 때문에, 종래의 금속 베리어막을 사용하는 경우에 비해 연마 공정을 줄일 수 있어, 공정이 단순화되고 공정 원가가 절감되는 효과가 있다.

또한, 상기 연마 공정 시에 상기 유전체 베리어막(22a) 하부의 금속 층간 절연막(18)이 전혀 소모되지 않으므로, 상기 금속 층간 절연막(18)의 두께를 균일하게 형성할 수 있다.

또한, 상기 연마 공정을 수회에 걸쳐 수행할수록 웨이퍼 상의 각 위치별( within wafer)로 각 패턴들의 연마된 정도에 따라 발생되는 저항 불균일성 및 각 웨이퍼별(wafer to wafer)로 사용되는 연마 패드의 상태에 따라 발생되는 불균일성이 심화될 수 있다. 그러므로, 상기 연마 공정의 단순화로 인해 종래에 비해 연마 균일도가 증가되는 효과를 기대할 수 있다.

도 1f를 참조하면, 상기 구리 배선(26) 상에 선택적으로 캡핑용 금속막(28)을 형성한다. 상기 캡핑용 금속막(28)은 무전해 도금(electroless plating) 방식으로 형성할 수 있으며, 예컨대 CoWP 또는 CoWB로 형성할 수 있다. 또는, 상기 캡핑용 금속막(28)은 화학 기상 증착 방식으로 텅스텐(W)을 증착시켜 형성할 수 있다. 상기 캡핑용 금속막(28)을 증착함으로서 후속 공정에 의해 형성되는 상부 배선과의 계면 접착력이 증가되어 일렉트로 마이그레이션을 감소시킬 수 있다.

이 후, 도시하지는 않았으나, 동일한 공정들을 반복 수행하여 상부 배선을 형성한다.

실시예 2

도 2a 내지 도 2f는 본 발명의 제2 실시예에 따른 반도체 장치의 구리 배선 형성 방법을 나타내는 단면도들이다.

도 2a를 참조하면, 반도체 물질로 이루어진 웨이퍼(100)상에 금속 층간 절연막(102)을 형성한다. 상기 웨이퍼(100)상에는 도시하지 않았지만, 트렌지스터와 같은 소자들 및 후속 공정에 의해 형성되는 구리 배선과 접속하기 위한 도전 패턴이 형성되어 있다.

상기 층간 절연막(102)에서 배선이 형성되어야 하는 부위를 선택적으로 식각하여 개구부들(104)을 형성한다. 상기 개구부들은 웨이퍼에 형성되어 있는 각 위치별로 그 개구폭이 다르게 형성된다. 구체적으로, 반도체 장치에서 패턴이 매우 조밀하게 형성되는 셀 영역에는 상대적으로 작은 폭을 갖는 제1 개구부(104a)들이 형성되고, 페리 및 코아 영역에는 상기 셀 영역에 비해 상대적으로 넓은 폭을 갖는 제2 개구부(104b)들이 형성된다.

상기 개구부(104)들은 각각 트렌치와 비아홀이 동시에 구비되는 듀얼 다마신 구조를 가지며, 도 2a 내지 도 2f에 도시된 도면들은 트렌치만이 형성되어 있는 부위를 절단한 단면도이다. 따라서, 각 단면도들에는 비아홀이 도시되어 있지 않음을 알려둔다.

도 2b를 참조하면, 상기 제1 및 제2 개구부(104a, 104b) 표면 및 금속 층간 절연막(102) 상부면에 유전 물질로 이루어지는 유전체 베리어막(106)을 증착한다. 상기 유전체 베리어막(106)으로 사용할 수 있는 물질의 예는 실리콘 질화물(SiN), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)을 들 수 있다.

상기 유전체 베리어막(106)은 플라즈마 강화 화학 기상 증착(PE-CVD)방법으로 증착한다. 상기 방법으로 형성되는 유전체 베리어막은 스텝커버러지 특성의 영향으로 인해 미도시된 비아홀의 바닥 부위에는 얇게 형성되고 상기 트렌치의 바닥 부위 및 금속 층간 절연막의 상부면에는 상대적으로 두껍게 형성된다.

상기 제1 및 제2 개구부(104a, 104b)내부의 비아홀(미도시) 바닥에 형성되어 있는 상기 유전체 베리어막(106)을 선택적으로 제거하고, 상기 제1 및 제2 개구부(104a, 104b) 내부의 트렌치 바닥에 형성되어 있는 상기 유전체 베리어막(106)은 일정 두께로 남긴다. 상기 제거 공정은 전면 이방성 식각 공정에 의해 수행할 수 있다.

이어서, 상기 유전체 베리어막(106)와 제1 및 제2 개구부(104a, 104b) 내부 바닥 상에 시드막(미도시)을 형성한다. 상기 시드막은 구리로 형성하는 것이 바람직하다.

도 2c 및 도 2d를 참조하면, 상기 제1 및 제2 개구부를 매립하도록 전기 도금 방식으로 구리막을 형성하면서, 동시에 상기 구리막이 과다 도금되어 돌출되는 부위에는 패드와 웨이퍼가 접촉하도록하여, 상기 패드와 웨이퍼의 접촉 부위에는 선택적으로 도금이 이루어지지 않도록 하는 전기 화학 기계적 증착(ECMD, electro chemical mechanical deposition)공정을 수행한다. 상기 공정을 수행함으로서, 상기 제1 및 제2 개구부 간의 개구폭의 차이로 인해 발생하는 구리막의 단차 생성을 감소시킬 수 있다.

이를 좀 더 상세히 설명하면, 전기 도금 방식을 이용하여 구리막을 채우는 경우, 도 2c에 도시된 바와 같이, 상기 제1 개구부(104a)의 내부에는 구리가 완전히 채워지지만, 제2 개구부(104b)의 내부에는 구리가 부분적으로 채워지게 된다. 이와 같은 방식으로 구리막의 형성이 계속되면 제1 개구부 영역과 제2 개구부 영역간의 구리막의 단차가 심하게 발생하게 된다. 이러한 단차는 후속 화학 기계적 연마 공정 시간에서 디싱과 같은 불량을 유발하게 된다.

그러나, 상기 ECMD공정을 수행하면, 셀 영역에 형성되는 상대적으로 높은 단차를 갖는 제1 구리막(110)은 상기 패드와 접촉하게 되어 구리막의 도금이 억제되고, 상기 페리 영역에 형성되는 상대적으로 낮은 단차를 갖는 제2 구리막(112)은 상기 패드와 접촉하지 않는다. 따라서, 도 2d에 도시한 바와 같이 개구부의 개구폭에 상관없이 구리막의 두께가 균일하게 형성되어 후속 연마 공정시에 디싱 등의 불량 발생을 감소시킬 수 있다.

도 2e를 참조하면, 상기 제1 및 제2 개구부(104a, 104b)의 내부에만 상기 구리막이 남아있도록 상기 과다 증착된 구리를 전기적 연마(electropolishing) 방식으로 제거시켜 구리 배선(114)을 형성한다.

상기 전기적 연마 방식은 구리를 전기적으로 도금할 때와 전극을 바꾸어 상기 웨이퍼 상에 증착되어 있는 구리가 산화되도록 하는 방식이다. 상기 전기적 연마 방식으로 연마를 수행하기 위해서는 웨이퍼 상에 형성되어 있는 구리를 통해 전도가 되어야만 한다. 그러므로, 국부적으로 상기 구리가 제거되어 더 이상 전기적 연마가 수행되지 않는 것을 방지하기 위해, 상기 웨이퍼의 복수의 영역에서 각각 통전이 이루어질 수 있도록 내부 격벽을 갖는 멀티플 전기적 연마 베스(Multiple electric polishing bath) 또는 멀티플 케소드(Multiple cathod)를 사용하는 것이 바람직하다.

상기 전기적 연마 방식으로 연마 공정을 진행할 시에, 전류, 전압 또는 반사도의 변화를 감지하여 연마의 정지점을 검출할 수 있다.

상기 전기적 연마 방식으로 과다 증착된 구리를 제거한 이 후에, 상기 유전체 베리어막(106) 상에 남아있는 구리 레지듀를 완전히 제거하기 위한 AFP 공정을 더 수행하는 것이 더욱 바람직하다. 상기 전기적 연마 방식은 웨이퍼 표면에서 전도가 이루어져야 구리를 제거할 수 있기 때문에 국부적으로 남게되는 구리 레지듀를 제거하기가 용이하지 않기 때문이다.

상기 전기적 연마 방식으로 과다 증착된 구리를 제거하는 경우, 상기 제1 및 제2 개구부(104a, 104b) 내에 채워져있는 구리막의 상부가 디싱되어 웨이퍼의 각 영역별로 배선의 저항이 불균일해지는 등의 불량을 최소화할 수 있는 장점이 있다.

도 2f를 참조하면, 상기 구리 배선(114) 상에 선택적으로 캡핑용 금속막(116)을 형성한다. 상기 캡핑용 금속막(116)은 무전해 도금 방식으로 형성할 수 있으며, 예컨대 CoWP 또는 CoWB로 형성할 수 있다. 또는, 상기 캡핑용 금속막(116)은 화학 기상 증착 방식으로 텅스텐을 증착시켜 형성할 수 있다.

이 후, 도시하지는 않았으나, 동일한 공정들을 반복 수행하여 상부 배선을 형성할 수 있다.

실시예 3

이하에서는, 본 발명의 제3 실시예에 따른 반도체 장치의 구리 배선 형성 방법을 설명한다. 제3 실시예에 따른 구리 배선 형성 방법은 제1 및 제2 개구부 내에 구리막을 채우는 단계를 제외하고는 상기 제2 실시예와 동일하다. 그러므로, 중복되는 설명은 생략한다.

도 2a 및 2b에 설명한 것과 동일한 공정을 수행하면 적어도 2가지 군 이상의 폭을 갖는 개구부들이 형성된다. 구체적으로, 반도체 장치에서 패턴이 매우 조밀하게 형성되는 셀 영역에는 상대적으로 작은 폭을 갖는 제1 개구부들이 형성되고, 페리 및 코아 영역에는 상기 셀 영역에 비해 상대적으로 넓은 폭을 갖는 제2 개구부들이 형성된다.

그리고, 상기 제1 및 제2 개구부 표면 및 금속 층간 절연막 상부면에 유전 물질로 이루어지는 유전체 베리어막을 증착한 후, 상기 제1 및 제2 개구부 내부의 비아홀 저면의 유전체 베리어막을 선택적으로 제거한다.

상기 제1 및 제2 개구부 내부를 전기도금을 이용해 구리막으로 채운다. 상기 구리막 형성 공정을 위한 상기 전기도금 시에, 사용되는 전해액의 조성을 1회 이상 변경한다.

구체적으로, 상대적으로 작은 폭을 갖는 제1 개구부들이 채워질 때까지는 갭 필 특성이 우수한 전해액 조성을 사용하고, 상대적으로 넓은 제2 개구부들을 채울 때에는 평탄화 특성이 우수한 전해액 조성을 사용하여 도금을 진행한다. 갭필 특성 및 평탄화 특성이 우수한 전해액 조성은 첨가제들의 종류 및 농도들을 조절하여 맞 출 수 있다. 이러한 단계적인 전기도금을 통해 개구부의 폭에 따라 나타나는 구리막의 단차를 줄일 수 있게 되어 구리막 연마 공정에서의 디싱을 감소시킬 수 있다.

이어서, 상기 도 2e 및 도 2f 공정을 동일하게 수행하여 구리 배선을 형성한다. 또는, 상기 제1 실시예의 방법대로 도 1e 및 도 1f 공정과 동일하게 수행하여 구리 배선을 형성할 수도 있다.

상술한 바와 같이 본 발명에 의하면, 구리 배선의 균일성이 향상되고, 일렉트로 마이그레이션 불량도 최소화할 수 있다. 또한, 상기 캡핑용 금속막 형성 후 별도의 식각 저지막을 형성할 필요가 없으므로 공정이 단순화되는 효과가 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

1. 웨이퍼 상에 구리 배선용 개구부를 포함하는 절연막 패턴을 형성하는 단계;

   상기 개구부 표면 및 절연막 패턴의 상부면에 구리 확산 방지용 유전체 베리어막(dielectric barrier layer)을 증착하는 단계;

   상기 개구부 저면에 형성되어 있는 상기 유전체 베리어막은 제거되고 상기 개구부의 측벽에 형성되어 있는 상기 유전체 베리어막은 남도록 상기 유전체 베리어막을 부분 식각하는 단계;

   상기 개구부 내부가 채워지도록 구리막을 채우는 단계;

   상기 절연막 패턴 상에 유전체 베리어막이 노출되도록 상기 구리막을 연마하는 단계; 및

   상기 구리막 상에 선택적으로 캡핑용 금속막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
2. 제1항에 있어서, 상기 유전체 베리어막은 실리콘 질화물(SiN), 실리콘 탄화물(SiC) 또는 실리콘 탄화 질화물(SiCN)로 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
3. 제1항에 있어서, 상기 유전체 베리어막은 경사 부위보다 평탄 부위에 막이 두껍게 증착되도록 플라즈마 강화 화학 기상 증착 방법으로 형성하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
4. 제1항에 있어서, 상기 개구부 내부에 구리를 증착하는 단계는,

   상기 유전체 베리어막 상에 시드 구리를 증착하는 단계; 및

   상기 시드 구리 상에 전기 도금 방식으로 구리를 도금하는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
5. 제4항에 있어서, 상기 구리를 도금한 이 후에 구리 패턴 단차를 감소시키기 위한 전기 화학 기계적 증착(Electro Chemical Mechanical Deposition)공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
6. 제1항에 있어서, 상기 개구부 내부에 구리를 증착하는 단계는 화학 기상 증착 방법으로 수행하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
7. 제1항에 있어서, 상기 구리를 연마하는 단계는 전기적 연마(electropolishing) 또는 전기적 연마 공정 수행 후 무연마입자 슬러리(Abrasive free slurry)를 사용하는 화학 기계적 연마 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
8. 제7항에 있어서, 상기 전기적 연마 공정시 웨이퍼간 균일성을 확보하기 위해 멀티플 전기적 연마 베스(Multiple electric polishing bath) 또는 멀티플 케소드(Multiple cathod)를 사용하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
9. 제7항에 있어서, 상기 전기적 연마 공정 시 전류, 전압 및 반사도를 측정하여 연마 정지점을 확인하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
10. 제1항에 있어서, 상기 선택적 캡핑용 금속막은 무전해 도금(electroless plating)으로 형성되는 CoWP, CoWB 또는 화학 기상 증착 방법에 의해 형성되는 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
11. 제1항에 있어서, 상기 웨이퍼 상에 구리 배선용 개구부는 비아홀 및 트렌치를 포함하는 듀얼 다마신 구조로 이루어지는 것을 특징으로 하는 금속 배선 형성 방법.
12. 제11항에 있어서, 개구부 저면 바닥은 비아홀의 저면인 것을 특징으로 하는 금속 배선 형성 방법.

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