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KR100558492B1 - 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 - Google Patents

반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 Download PDF

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KR100558492B1
KR100558492B1 KR1020030080726A KR20030080726A KR100558492B1 KR 100558492 B1 KR100558492 B1 KR 100558492B1 KR 1020030080726 A KR1020030080726 A KR 1020030080726A KR 20030080726 A KR20030080726 A KR 20030080726A KR 100558492 B1 KR100558492 B1 KR 100558492B1
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터 발생방법을 공개한다. 이 장치는 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 설정하는 모드 설정 레지스터, 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로, 라이트 명령에 응답하여 외부로부터 인가되는 어드레스를 입력하여 출력하는 어드레스 입력회로, 및 라이트 명령 및 병렬 비트 테스트 신호에 응답하여 라이트 명령과 함께 입력되는 어드레스의 소정 비트의 어드레스 및 적어도 1비트의 데이터를 조합하여 테스트 패턴 데이터를 발생하는 테스트 패턴 데이터 발생회로로 구성되어 있다. 따라서, 테스트 패턴 데이터를 발생하기 위한 MRS 코드를 줄여서 다양한 형태의 테스트 패턴 데이터를 발생하는 것이 가능하게 됨으로써 기존의 병렬 비트 테스트를 위하여 사용되던 MRS 코드를 다른 용도로 사용할 수가 있게 된다.

Description

반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터 발생방법{Semiconductor memory device and test pattern data generating method thereof}
도 1은 본 발명의 반도체 메모리 장치의 병렬 비트 테스트를 위한 테스트 패턴 데이터 발생방법을 설명하기 위한 일실시예의 구성을 나타내는 블록도이다.
도 2는 도 1에 나타낸 테스트 패턴 데이터 발생회로의 실시예의 구성을 나타내는 블록도이다.
도 3은 도 1에 나타낸 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 동작을 설명하기 위한 실시예의 동작 타이밍도이다.
도 4는 본 발명의 반도체 메모리 장치의 병렬 비트 테스트를 위한 테스트 패턴 데이터 발생방법을 설명하기 위한 다른 실시예의 구성을 나타내는 블록도이다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 동작을 설명하기 위한 실시예의 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 병렬 비트 테스트시에 테스트 패턴 데이터를 설정하기 위하여 사용되는 모드 설정 레지스터 코드를 줄일 수 있는 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터 발생방법에 관한 것이다.
종래의 반도체 메모리 장치는 병렬 비트 테스트시에 테스트 패턴을 라이트하기 위하여 각각의 테스트 패턴에 대하여 서로 다른 모드 설정 레지스터 코드(이하, MRS 코드라 한다.)를 설정하여 입력하여야 한다.
만일 병렬 비트 테스트시에 종래의 반도체 메모리 장치가 외부의 테스터로부터 인가되는 MRS 코드에 응답하여 내부적으로 4비트의 테스트 패턴 데이터를 발생하고, 내부적으로 총 16개의 4비트의 테스트 패턴 데이터를 발생하는 것이 가능하다면, 외부의 테스터는 병렬 비트 테스트시에 16개의 테스트 패턴 데이터를 발생하기 위하여 서로 다른 16개의 MRS 코드를 구비하여야 한다.
따라서, 종래의 반도체 메모리 장치의 병렬 비트 테스트를 위하여 사용되는 MRS 코드의 수가 너무 많아 다른 용도를 위하여 사용되어야 할 MRS 코드의 수가 부족하게 된다는 문제점이 있었다.
본 발명의 목적은 병렬 비트 테스트시에 테스트 패턴 데이터를 설정하기 위하여 사용되는 MRS 코드를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 테스트 패턴 데이터 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령 및 라이트 명령을 발생하는 명령어 디코더, 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호 및 소정 비트수의 코드의 상태를 설정하는 모드 설정 레지스터, 상기 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로, 상기 데이터 입력회로로부터 출력되는 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 그대로 또는 반전하여 출력함에 의해서 테스트 패턴 데이터를 발생하는 테스트 패턴 데이터 발생회로, 상기 데이터 입력회로로부터 출력되는 상기 적어도 1비트의 데이터를 출력하거나, 상기 테스트 패턴 데이터 발생회로로부터 출력되는 상기 테스트 패턴 데이터를 출력하는 데이터 선택회로, 및 상기 데이터 선택회로로부터 출력되는 데이터를 저장하는 메모리 셀 어레이를 구비하는 것을 특징으로 한다.
상기 테스트 패턴 데이터 발생회로는 상기 테스트 패턴 데이터 발생회로는 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 그대로 출력함에 의해서 상기 테스트 패턴 데이터를 발생하는 전송 회로, 및 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 반전하여 출력함에 의해서 상기 테스트 패턴 데이터를 발생하는 반전 및 전송 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령 및 라이트 명령을 발생하는 명령어 디코더, 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 설정하는 모드 설정 레지스터, 상기 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로, 상기 라이트 명령에 응답하여 외부로부터 인가되는 어드레스를 입력하여 출력하는 어드레스 입력회로, 상기 라이트 명령 및 상기 병렬 비트 테스트 신호에 응답하여 상기 라이트 명령과 함께 입력되는 어드레스의 일부 비트의 어드레스 및 상기 적어도 1비트의 데이터를 조합하여 테스트 패턴 데이터를 발생하는 테스트 패턴 데이터 발생회로, 상기 데이터 입력회로로부터 출력되는 상기 적어도 1비트의 데이터를 출력하거나, 상기 테스트 패턴 데이터 발생회로로부터 출력되는 상기 테스트 패턴 데이터를 출력하는 데이터 선택회로, 및 상기 어드레스 입력회로로부터 출력되는 어드레스에 응답하여 선택된 메모리 셀들에 상기 데이터 선택회로로부터 출력되는 데이터를 저장하는 메모리 셀 어레이를 구비하는 것을 특징으로 한다.
상기 일부 비트의 어드레스는 병렬 비트 테스트시에 어드레스로 사용되지 않는 비트의 어드레스인 것을 특징으로 하고, 상기 어드레스는 컬럼 어드레스인 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 라이트 명령 및 병렬 비트 테스트 신호에 응답하여 상기 일부 비트의 어드레스를 상기 테스트 패턴 데이터 발생회로로 출력하기 위한 스위치를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3형태는 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 설정하는 모드 설정 레지스터, 라이트 명령에 응답하여 외부로부터 인가되는 데이터를 입력하여 출력하는 데이터 입력회로, 액티브 명령에 응답하여 외부로부터 인가되는 로우 어드레스를 입력하여 출력하고, 상기 라이트 명령에 응답하여 외부로부터 인가되는 컬럼 어드레스를 입력하여 출력하는 어드레스 입력회로, 상기 라이트 명령 및 상기 병렬 비트 테스트 신호에 응답하여 상기 어드레스 입력회로로부터 출력되는 컬럼 어드레스중 일부 비트의 컬럼 어드레스를 선택하여 출력하는 스위치, 상기 라이트 명령 및 상기 병렬 비트 테스트 신호에 응답하여 상기 스위치를 통하여 출력되는 상기 일부 비트의 컬럼 어드레스 및 상기 데이터 입력회로로부터 출력되는 상기 데이터중 적어도 1비트의 데이터를 조합하여 테스트 패턴 데이터를 발생하는 테스트 패턴 데이터 발생회로, 상기 테스트 패턴 데이터 또는 상기 데이터 입력회로로부터 출력되는 데이터를 선택하여 출력하는 데이터 선택회로, 및 상기 어드레스 입력회로로부터 출력되는 어드레스에 응답하여 선택된 메모리 셀들에 상기 데이터 선택회로로부터 출력되는 데이터를 저장하는 메모리 셀 어레이를 구비하는 것을 특징으로 한다.
상기 일부 비트의 컬럼 어드레스는 병렬 비트 테스트시에 어드레스로 사용되지 않는 비트의 어드레스인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 패턴 데이터 발생방법의 제1형태는 모드 설정 명령에 응답하여 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 발생하는 단계, 상기 모드 설정 명령에 응답하여 상기 모드 설정 레지스터 코드에 따라 소정 비트수의 코드의 상태를 설정하는 단계, 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하는 단계, 및 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 입력하여 테스트 패턴 데이터를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 테스트 패턴 데이터를 발생하는 단계는 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 그대로 출력하거나, 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 반전하여 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 테스트 패턴 데이터 발생방법의 제2형태는 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 설정하는 단계, 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터 및 어드레스를 입력하는 단계, 및 라이트 명령 및 상기 병렬 비트 테스트 신호에 응답하여 상기 어드레스중 일부 비트의 어드레스 및 상기 적어도 1비트의 데이터를 조합하여 테스트 패턴 데이터를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 일부 비트의 어드레스는 병렬 비트 테스트시에 어드레스로 사용되지 않는 비트의 어드레스인 것을 특징으로 하고, 상기 어드레스는 컬럼 어드레스인 것을 특징으로 한다.
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이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터 발생방법을 설명하면 다음과 같다.
도 1은 본 발명의 반도체 메모리 장치의 병렬 비트 테스트를 위한 테스트 패턴 데이터 발생방법을 설명하기 위한 일실시예의 구성을 나타내는 블록도로서, 명령어 디코더(10), 모드 설정 레지스터(12), 테스트 패턴 데이터 발생회로(14), 스위치들(16, 20), 데이터 입력 버퍼(18), 어드레스 입력버퍼(22), 어드레스 디코더(24), 데이터 멀티플렉서(26), 데이터 입력 드라이버(28), 및 메모리 셀 어레이(100)로 구성되어 있다.
도 1에서, IN1 ~ n은 어드레스 입력 단자를 통하여 인가되는 MRS 코드 또는 어드레스를, COM은 명령어 입력 단자를 통하여 인가되는 명령어를, Din1 ~ m은 데이터 입력 단자를 통하여 인가되는 데이터를 나타낸다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령어 디코더(10)는 외부로부터 인가되는 명령어(COM)에 응답하여 모드 설정 명령(MRS), 액티브 명령(ACT), 및 라이트 명령(WR)을 발생한다. 모드 설정 레지스터(12)는 모드 설정 명령(MRS)에 응답하여 외부의 테스터(미도시)로부터 인가되는 MRS 코드를 저장하고 병렬 비트 테스트 신호(PBTX1) 및 코드(CODE)를 출력한다. 테스트 패턴 데이터 발생회로(14)는 라이트 명령(WR) 및 버퍼된 데이터(D)에 응답하여 모드 설정 레지스터(12)로부터 출력되는 병렬 비트 테스트 신호(PBTX1) 및 코드(CODE)에 대응하는 테스트 패턴 데이터(TPD)를 발생한다. 데이터(D)는 데이터 입력버퍼(18)로부터 출력되는 버퍼된 데이터(BDin1 ~ m)중의 1비트에 해당하는 데이터이다. 스위치(16)는 병렬 비트 테스트시에는 병렬 비트 테스트 신호(PBTX1)에 응답하여 테스트 패턴 데이터(TPD)를 전송하고, 정상 라이트 동작시에는 테스트 패턴 데이터(TPD)를 차단한다. 데이터 입력버퍼(18)는 라이트 명령(WR)에 응답하여 외부로부터 입력되는 데이터(Din1 ~ m)를 버퍼하여 버퍼된 데이터(BDin1 ~ m)를 발생한다. 스위치(20)는 병렬 비트 테스트시에 병렬 비트 테스트 신호(PBTX1)에 응답하여 버퍼된 데이터(BDin1 ~ m)를 차단하고, 정상 라이트 동작시에는 버퍼된 데이터(BDin1 ~ m)를 전송한다. 데이터 멀티플렉서(26)는 병렬 비트 테스트시에는 스위치(16)로부터 전송되는 데이터를 출력하고, 정상 라이트 동작시에는 스위치(20)로부터 전송되는 데이터를 출력한다. 데이터 입력 드라이버(28)는 데이터 멀티플렉서(26)로부터 전송되는 데이터를 메모리 셀 어레이(30)로 저장한다. 어드레스 입력버퍼(22)는 액티브 명령(ACT)에 응답하여 입력되는 로우 어드레스를 버퍼하고, 라이트 명령(WR)에 응답하여 입력되는 컬럼 어드레스를 버퍼하여 버퍼된 어드레스(BADD1 ~ n)를 발생한다. 어드레스 디코더(24)는 버퍼된 어드레스(BADD1 ~ n)를 디코딩하여 디코딩된 어드레스에 해당하는 메모리 셀 어레이(100)의 메모리 셀들을 선택한다. 메모리 셀 어레이(100)는 어드레스 디코더(24)에 의해서 디코딩된 어드레스에 해당하는 메모리 셀들에 데이터 입력 드라이버(28)로부터 출력되는 데이터를 저장한다.
도 2는 도 1에 나타낸 테스트 패턴 데이터 발생회로의 실시예의 구성을 나타내는 블록도로서, 전송 회로(40), 반전 및 전송 회로(42), 및 인버터(I1)로 구성되어 있다.
도 2에서, 신호들(P1BW, P2BW, P4BW)은 도 1의 코드(CODE)에 해당한다.
도 2도 2도 2낸 구성의 동작을 설명하면 다음과 같다.
전송 회로(40)는 라이트 명령(WR) 및 "1"의 데이터(D)에 응답하여 병렬 비트 테스트 신호(PBTX1) 및 신호들(P1BW, P2BW, P4BW)을 테스트 패턴 데이터(TPD)로 전송한다. 반전 및 전송 회로(42)는 라이트 명령(WR) 및 "0"의 데이터(D)에 응답하여 병렬 비트 테스트 신호(PBTX1) 및 신호들(P1BW, P2BW, P4BW)을 반전하여 테스트 패턴 데이터(TPD)로 전송한다.
아래의 표1은 본 발명의 반도체 메모리 장치의 테스트 패턴 데이터 발생회로(14)의 테스트 패턴 데이터 발생방법을 설명하기 위한 것이다.
Figure 112003043057882-pat00001
상기 표1에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치의 테스트 패턴 데이터 발생회로(14)는 병렬 비트 테스트 신호(PBTX1)가 "1"로 설정된 상태에서, 신호들(P1BW, P2BW, P4BW)의 상태를 "000", "001", "010", "011", "100", "101", "110" "111"의 8가지 상태로 설정하는 것이 가능하다. 그리고, 라이트 명령(WR)과 함께 "1"의 데이터가 입력되면 "1000", "1001", "1010", "1011", "1100", "1101", "1110", "1111"의 8가지의 테스트 패턴 데이터(TPD)를 발생하고, "0"의 데이터가 입력되면 "0111", "0110", "0101", "0100", "0011", "0010", "0001", "0000"의 8가지의 테스트 패턴 데이터(TPD)를 발생한다.
따라서, 본 발명의 반도체 메모리 장치는 8개의 MRS 코드에 대응하여 총 16개의 테스트 패턴 데이터(TPD)를 발생하는 것이 가능하다. 즉, 종래에는 16개의 MRS 코드에 대응하여 총 16개의 테스트 패턴 데이터(TPD)를 발생하였지만, 본 발명에서는 8개의 MRS 코드에 대응하여 총 16개의 테스트 패턴 데이터(TPD)를 발생하는 것이 가능하다.
도 3은 도 1에 나타낸 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 동작을 설명하기 위한 실시예의 동작 타이밍도를 나타내는 것으로, 반도체 메모리 장치가 클럭신호(CLK)에 동기되어 동작을 수행하고, 모드 설정 레지스터(30)로부터 4비트의 코드(CODE)가 발생되는 경우를 가정하고, 외부로부터 인가되는 명령어(COM) 및 입력 신호들(IN1 ~ n)의 타이밍 마아진을 고려하지 않고 나타낸 것이다.
첫 번째 단계(T1)에서, 외부로부터 모드 설정 명령(MRS)을 발생하기 위한 명령어(COM)와 함께 병렬 비트 테스트 신호(PBTX1)를 설정하기 위한 MRS 코드(MSC1)가 입력되면, 명령어 디코더(10)는 모드 설정 명령(MRS)을 발생하고, 모드 설정 레지스터(12)는 모드 설정 명령(MRS)에 응답하여 MRS 코드(MSC1)를 입력하여 병렬 비트 테스트 신호(PBTX1)를 발생한다. 그러면, 스위치(16)가 온되고, 스위치(20)가 오프된다.
두 번째 단계(T2)에서, 외부로부터 모드 설정 명령(MRS)을 발생하기 위한 명령어(COM)와 함께 테스트 패턴 데이터(TPD)를 설정하기 위한 MRS 코드(MSC2)가 입력되면, 명령어 디코더(10)는 모드 설정 명령(MRS)을 발생하고, 모드 설정 레지스터(12)는 외부로부터 인가되는 MRS 코드(MSC2)를 저장하고, 코드(CODE)를 출력한다.
세 번째 단계(T3)에서, 외부로부터 액티브 명령(ACT)을 발생하기 위한 명령어(COM)와 함께 로우 어드레스(RA1 ~ n)가 인가되면 어드레스 입력버퍼(22)가 로우 어드레스(RA1 ~ n)를 버퍼하여 버퍼된 로우 어드레스(BADD1 ~ n)를 발생한다. 어드 레스 디코더(24)는 버퍼된 로우 어드레스(BADD1 ~ n)에 해당하는 메모리 셀 어레이(100)의 로우 방향의 메모리 셀들을 선택한다.
네 번째 단계(T4)에서, 외부로부터 라이트 명령(WR)을 발생하기 위한 명령어(COM)와 함께 컬럼 어드레스(CA3 ~ n) 및 데이터(Din1)가 인가되면 어드레스 입력버퍼(22)가 컬럼 어드레스(CA3 ~ n)를 버퍼하여 버퍼된 컬럼 어드레스(BADD3 ~ n)를 발생하고, 데이터 입력버퍼(18)는 데이터(Din1)를 버퍼하여 데이터(D)를 발생한다. 어드레스 디코더(24)는 버퍼된 컬럼 어드레스(BADD3 ~ n)에 해당하는 메모리 셀 어레이(30)의 소정 개수의 컬럼 방향의 메모리 셀들을 선택한다. 이때, 병렬 비트 테스트 동작을 위하여 하위 2비트의 컬럼 어드레스를 인가되지 않게 됨으로써 4개의 컬럼 방향의 메모리 셀들이 동시에 선택된다. 테스트 패턴 데이터 발생회로(14)는 라이트 명령(WR) 및 데이터(D)에 응답하여 상기 표1에 나타낸 바와 같이 모드 설정 레지스터(12)로부터 출력되는 병렬 비트 데이터 신호(PBTX1) 및 코드(CODE)에 대응하는 테스트 패턴 데이터(TPD)를 발생한다. 스위치(16)는 병렬 비트 테스트 신호(PBTX1)에 응답하여 테스트 패턴 데이터(TPD)를 데이터 멀티플렉서(26)로 출력한다. 데이터 멀티플렉서(26)는 스위치(16)를 통하여 입력되는 테스트 패턴 데이터(TPD)를 출력하고, 데이터 입력 드라이버(28)는 데이터 멀티플렉서(26)로부터 출력되는 테스트 패턴 데이터를 메모리 셀 어레이(100)로 입력한다. 이에 따라, 메모리 셀 어레이(100)의 선택된 로우 및 컬럼 방향의 메모리 셀들에 데이터 입력 드라이버(28)로부터 출력되는 데이터가 저장된다.
이 후, 프리차지 명령(PRE)이 인가되고, 반도체 메모리 장치가 프리차지 동 작을 수행한다. 그리고, 액티브 명령(ACT)과 함께 로우 어드레스(RA1 ~ n)을 인가하고, 라이트 명령(WR)과 함께 컬럼 어드레스(CA3 ~ n)를 인가하는 동작을 어드레스를 변경하면서 반복적으로 수행하여 하나의 테스트 패턴 데이터에 대한 병렬 비트 테스트 동작을 완료한다.
그리고, 테스트 패턴 데이터를 변경하기 위하여는 다섯 번째 단계(T5)에서 두 번째 단계(T2)에서와 동일한 동작을 수행하여 다른 테스트 패턴 데이터에 해당하는 MRS 코드를 입력하여야 한다. 그리고, 여섯 번째 단계(T6)에서, 세 번째 단계(T3)에서와 동일한 동작을 수행하고, 일곱 번째 단계(T7)에서, 네 번째 단계(T4)에서와 동일한 동작을 수행함에 의해서 다른 테스트 패턴 데이터에 대한 병렬 비트 테스트 동작이 가능하다.
즉, 도 1에 나타낸 본 발명의 반도체 메모리 장치의 병렬 비트 테스트시의 테스트 패턴 데이터 발생방법은 테스트중에 테스트 패턴 데이터를 변경하기 위하여는 모드 설정 명령 및 MRS 코드를 인가하는 동작을 반드시 수행하여야만 한다.
따라서, 도 1에 나타낸 방법은 적은 수의 MRS 코드를 사용하여 다양한 테스트 패턴 데이터를 발생할 수는 있지만, 테스트 시간이 오래 걸리게 된다는 단점이 있다.
도 4는 본 발명의 반도체 메모리 장치의 병렬 비트 테스트를 위한 테스트 패턴 데이터 발생방법을 설명하기 위한 다른 실시예의 구성을 나타내는 블록도로서, 도 1에 나타낸 블록도에 스위치(50)를 추가하여 구성되어 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도 4에서, 도 1에 나타낸 블록들과 동일한 참조 번호를 가진 대부분의 블록들은 도 1에 나타낸 블록들과 동일한 기능을 수행하므로, 이 블록들에 대한 설명을 생략하기로 한다. 그러나, 모드 설정 레지스터(12) 및 테스트 패턴 데이터 발생회로(14)는 도 1에 나타낸 블록들과 동일한 참조 번호를 가지지만 기능상에 있어서 다소 차이가 있다. 그래서, 여기에서는 이들 블록들의 기능에 대해서만 설명하기로 한다.
모드 설정 레지스터(12)는 모드 설정 명령(MRS)에 응답하여 병렬 비트 테스트 신호(PBTX1)를 발생하기 위한 MRS 코드를 저장한다. 테스트 패턴 데이터 발생회로(14)는 라이트 명령(WR) 및 데이터(D)에 응답하여 병렬 비트 테스트 신호(PBTX1) 및 코드(CODE)에 대응하는 테스트 패턴 데이터(TPD)를 발생한다. 스위치(50)는 라이트 명령(WR) 및 병렬 비트 테스트 신호(PBTX1)에 응답하여 버퍼된 어드레스(BADD1, 2)를 어드레스 디코더(24)로 출력하거나, 테스트 패턴 데이터 발생회로(14)로 출력한다.
도 4에 나타낸 본 발명의 반도체 메모리 장치는 병렬 비트 테스트시의 라이트 명령 인가시에 사용되지 않는 소정 비트의 컬럼 어드레스로 MRS 코드를 입력한다.
아래의 표2는 도 4에 나타낸 반도체 메모리 장치의 테스트 패턴 데이터 발생회로(14)의 테스트 패턴 데이터 발생방법을 설명하기 위한 것이다.
Figure 112003043057882-pat00002
상기 표2에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치의 테스트 패턴 데이터 발생회로(14)는 병렬 비트 테스트 신호(PBTX1)가 "1"로 설정된 상태에서, 스위치(50)를 통하여 출력되는 2비트의 어드레스(BADD1, BADD2)와 데이터(D)를 조합하여 서로 다른 8개의 테스트 패턴 데이터를 발생한다. 즉, 병렬 비트 테스트 신호(PBTX1)가 "1"로 설정된 상태에서, 어드레스(BADD1, BADD2) 및 데이터(D)가 "001", "000", "011", "010", "101", "100", "111", "110"이면, "0000", "1111", "0101", "1010", "0011", "1100", "0110", "1001"의 테스트 패턴 데이터(TPD)를 발생한다.
따라서, 본 발명의 반도체 메모리 장치는 테스트 패턴 데이터를 설정하기 위한 MRS 코드가 필요없이 총 8개의 테스트 패턴 데이터(TPD)를 발생하는 것이 가능 하다. 즉, 도 1에 나타낸 본 발명의 반도체 메모리 장치는 8개의 MRS 코드에 대응하여 총 16개의 테스트 패턴 데이터(TPD)를 발생하였지만, 도 4의 장치는 테스트시에 사용되지 않는 컬럼 어드레스를 이용하여 총 8개의 테스트 패턴 데이터(TPD)를 발생하는 것이 가능하다.
도5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 동작을 설명하기 위한 실시예의 동작 타이밍도를 나타내는 것으로, 도 3에 나타낸 타이밍도에서와 마찬가지로, 반도체 메모리 장치가 클럭신호(CLK)에 동기되어 동작을 수행하고, 외부로부터 인가되는 명령어(COM) 및 입력 신호들(IN1 ~ n)의 타이밍 마아진을 고려하지 않고 나타낸 것이다.
첫 번째 단계(T11)의 동작은 도 3에 나타낸 첫 번째 단계(T1)의 동작과 동일하므로 생략하기로 한다.
두 번째 단계(T12)의 동작은 도 3도 3나타낸 세 번째 단계(T3)의 동작과 동일하므로 생략하기로 한다.
세 번째 단계(T13)에서, 외부로부터 라이트 명령(WR)을 발생하기 위한 명령어(COM)와 함께 컬럼 어드레스(CA1 ~ n) 및 데이터(Din1)가 인가되면 어드레스 입력버퍼(22)가 컬럼 어드레스(CA1 ~ n)를 버퍼하여 버퍼된 컬럼 어드레스(BADD1 ~ n)를 발생하고, 데이터 입력버퍼(18)는 데이터(Din1)를 버퍼하여 데이터(D)를 발생한다. 이때, 컬럼 어드레스(CA1 ~ n)중 2비트의 컬럼 어드레스(CA1, 2)는 테스트 패턴 데이터(TPD)를 발생하기 위하여 사용된다. 스위치(50)는 라이트 명령(WR) 및 병렬 비트 테스트 신호(PBTX1)에 응답하여 버퍼된 컬럼 어드레스(BADD1, 2)를 테스 트 패턴 데이터 발생회로(14)로 출력한다. 어드레스 디코더(24)는 버퍼된 컬럼 어드레스(BADD3 ~ n)에 해당하는 메모리 셀 어레이(30)의 4개의 컬럼 방향의 메모리 셀들을 선택한다. 테스트 패턴 데이터 발생회로(14)는 라이트 명령(WR) 및 병렬 비트 테스트 신호(PBTX1)에 응답하여 스위치(50)를 통하여 출력되는 버퍼된 컬럼 어드레스(BADD1, 2) 및 데이터(D)에 해당하는 테스트 패턴 데이터(TPD)를 출력한다. 즉, 상기 표2에 나타낸 바와 같이 컬럼 어드레스(BADD1, 2) 및 데이터(D)에 해당하는 테스트 패턴 데이터(TPD)를 발생한다. 스위치(16)는 병렬 비트 테스트 신호(PBTX1)에 응답하여 테스트 패턴 데이터(TPD)를 데이터 멀티플렉서(26)로 출력한다. 데이터 멀티플렉서(26)는 스위치(16)를 통하여 입력되는 테스트 패턴 데이터(TPD)를 출력하고, 데이터 입력 드라이버(28)는 데이터 멀티플렉서(26)로부터 출력되는 테스트 패턴 데이터를 메모리 셀 어레이(100)로 입력한다. 이에 따라, 메모리 셀 어레이(100)의 선택된 로우 및 컬럼 방향의 메모리 셀들에 데이터 입력 드라이버(28)로부터 출력되는 데이터가 저장된다.
이 후, 프리차지 명령(PRE)이 인가되고, 반도체 메모리 장치가 프리차지 동작을 수행한다. 그리고, 액티브 명령(ACT)과 함께 로우 어드레스(RA1 ~ n)을 인가하고, 라이트 명령(WR)과 함께 컬럼 어드레스(CA3 ~ n)를 인가하는 동작을 어드레스를 변경하면서 반복적으로 수행하여 하나의 테스트 패턴 데이터에 대한 병렬 비트 테스트 동작을 완료한다. 이때, 라이트 명령(WR)과 함께 인가되는 컬럼 어드레스(CA1, 2)는 고정된다.
그리고, 테스트 패턴 데이터를 변경하기 위하여는 네 번째 단계(T14)에서 두 번째 단계(T13)에서와 동일한 동작을 수행하고, 다섯 번째 단계(T15)에서 컬럼 어드레스(CA1, 2)를 변경하여 인가하고, 세 번째 단계(T13)에서와 동일한 동작을 수행함에 의해서 다른 테스트 패턴 데이터에 대한 병렬 비트 테스트 동작이 가능하다.
즉, 도 4에 나타낸 본 발명의 반도체 메모리 장치의 병렬 비트 테스트시의 테스트 패턴 데이터 발생방법은 테스트 패턴 데이터를 변경하기 위하여 모드 설정 명령 및 MRS 코드를 인가하는 동작을 수행할 필요가 없으며, 단지 라이트 명령과 함께 인가되는 사용되지 않는 컬럼 어드레스의 데이터를 단순하게 변경하여 주면 된다.
따라서, 본 발명의 반도체 메모리 장치의 병렬 비트 테스트 방법은 테스트 패턴 데이터를 위한 MRS 코드를 설정할 필요가 없어지게 된다. 또한, 모드 설정 명령과 함께 테스트 패턴 데이터에 해당하는 MRS 코드를 입력하는 동작이 생략됨으로써 테스트 시간이 단축되게 된다.
상술한 실시예에서는 병렬 비트 테스트를 위하여 2비트의 컬럼 어드레스가 사용되지 않는 경우를 예로 들어 설명하였지만, 3비트이상의 컬럼 어드레스가 사용되지 않는 경우에도 본 발명의 발명을 적용하는 것이 가능하며, 또한, 1비트의 데이터가 인가되는 경우를 예로 들어 설명하였지만, 2비트이상의 데이터가 인가되는 경우에도 본 발명의 발명을 적용하는 것이 가능하다.
또한, 상술한 실시예에서는 로우 및 컬럼 어드레스가 액티브 명령과 라이트 명령에 응답하여 순차적으로 입력되는 반도체 메모리 장치를 이용하여 본 발명의 방법을 설명하였으나, 로우 및 컬럼 어드레스가 라이트 명령에 응답하여 동시에 입 력되는 반도체 메모리 장치의 경우에도 본 발명의 방법을 적용하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터 발생방법은 외부로부터 적은 수의 MRS 코드를 이용하여 많은 수의 테스트 패턴 데이터를 발생하는 것이 가능하다.
또한, 본 발명은 테스트 패턴 데이터를 발생하기 위한 MRS 코드를 별도로 설정할 필요없이 다양한 형태의 테스트 패턴 데이터를 발생하는 것이 가능하다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터 발생방법은 기존의 병렬 비트 테스트를 위하여 사용되던 MRS 코드를 다른 용도로 사용할 수가 있게 된다.

Claims (13)

  1. 외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령 및 라이트 명령을 발생하는 명령어 디코더;
    상기 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호 및 소정 비트수의 코드의 상태를 설정하는 모드 설정 레지스터;
    상기 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로;
    상기 데이터 입력회로로부터 출력되는 상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 그대로 또는 반전하여 출력함에 의해서 테스트 패턴 데이터를 발생하는 테스트 패턴 데이터 발생회로;
    상기 데이터 입력회로로부터 출력되는 상기 적어도 1비트의 데이터를 출력하거나, 상기 테스트 패턴 데이터 발생회로로부터 출력되는 상기 테스트 패턴 데이터를 출력하는 데이터 선택회로; 및
    상기 데이터 선택회로로부터 출력되는 데이터를 저장하는 메모리 셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 테스트 패턴 데이터 발생회로는
    상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 그대로 출력함에 의해서 상기 테스트 패턴 데이터를 발생하는 전송 회로; 및
    상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 반전하여 출력함에 의해서 상기 테스트 패턴 데이터를 발생하는 반전 및 전송 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 외부로부터 인가되는 명령 신호를 디코딩하여 모드 설정 명령 및 라이트 명령을 발생하는 명령어 디코더;
    상기 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 설정하는 모드 설정 레지스터;
    상기 라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하여 출력하는 데이터 입력회로;
    상기 라이트 명령에 응답하여 외부로부터 인가되는 어드레스를 입력하여 출력하는 어드레스 입력회로;
    상기 라이트 명령 및 상기 병렬 비트 테스트 신호에 응답하여 상기 라이트 명령과 함께 입력되는 어드레스의 일부 비트의 어드레스 및 상기 적어도 1비트의 데이터를 조합하여 테스트 패턴 데이터를 발생하는 테스트 패턴 데이터 발생회로;
    상기 데이터 입력회로로부터 출력되는 상기 적어도 1비트의 데이터를 출력하거나, 상기 테스트 패턴 데이터 발생회로로부터 출력되는 상기 테스트 패턴 데이터를 출력하는 데이터 선택회로; 및
    상기 어드레스 입력회로로부터 출력되는 어드레스에 응답하여 선택된 메모리 셀들에 상기 데이터 선택회로로부터 출력되는 데이터를 저장하는 메모리 셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 일부 비트의 어드레스는
    병렬 비트 테스트시에 어드레스로 사용되지 않는 비트의 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 어드레스는
    컬럼 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 반도체 메모리 장치는
    상기 라이트 명령 및 병렬 비트 테스트 신호에 응답하여 상기 일부 비트의 어드레스를 상기 테스트 패턴 데이터 발생회로로 출력하기 위한 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 설정하는 모드 설정 레지스터;
    라이트 명령에 응답하여 외부로부터 인가되는 데이터를 입력하여 출력하는 데이터 입력회로;
    액티브 명령에 응답하여 외부로부터 인가되는 로우 어드레스를 입력하여 출력하고, 상기 라이트 명령에 응답하여 외부로부터 인가되는 컬럼 어드레스를 입력하여 출력하는 어드레스 입력회로;
    상기 라이트 명령 및 상기 병렬 비트 테스트 신호에 응답하여 상기 어드레스 입력회로로부터 출력되는 컬럼 어드레스중 일부 비트의 컬럼 어드레스를 선택하여 출력하는 스위치;
    상기 라이트 명령 및 상기 병렬 비트 테스트 신호에 응답하여 상기 스위치를 통하여 출력되는 상기 일부 비트의 컬럼 어드레스 및 상기 데이터 입력회로로부터 출력되는 상기 데이터중 적어도 1비트의 데이터를 조합하여 테스트 패턴 데이터를 발생하는 테스트 패턴 데이터 발생회로;
    상기 테스트 패턴 데이터 또는 상기 데이터 입력회로로부터 출력되는 데이터를 선택하여 출력하는 데이터 선택회로; 및
    상기 어드레스 입력회로로부터 출력되는 어드레스에 응답하여 선택된 메모리 셀들에 상기 데이터 선택회로로부터 출력되는 데이터를 저장하는 메모리 셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 일부 비트의 컬럼 어드레스는
    병렬 비트 테스트시에 어드레스로 사용되지 않는 비트의 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  9. 모드 설정 명령에 응답하여 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 발생하는 단계;
    상기 모드 설정 명령에 응답하여 상기 모드 설정 레지스터 코드에 따라 소정 비트수의 코드의 상태를 설정하는 단계;
    라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터를 입력하는 단계; 및
    상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 입력하여 테스트 패턴 데이터를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴 데이터 발생방법.
  10. 제9항에 있어서, 상기 테스트 패턴 데이터를 발생하는 단계는
    상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 그대로 출력하거나,
    상기 적어도 1비트의 데이터에 응답하여 상기 병렬 비트 테스트 신호 및 상기 소정 비트수의 코드를 반전하여 출력하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴 데이터 발생방법.
  11. 모드 설정 명령에 응답하여 외부로부터 인가되는 모드 설정 레지스터 코드에 따라 병렬 비트 테스트 신호를 설정하는 단계;
    라이트 명령에 응답하여 외부로부터 인가되는 적어도 1비트의 데이터 및 어드레스를 입력하는 단계; 및
    라이트 명령 및 상기 병렬 비트 테스트 신호에 응답하여 상기 어드레스중 일부 비트의 어드레스 및 상기 적어도 1비트의 데이터를 조합하여 테스트 패턴 데이터를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴 데이터 발생방법.
  12. 제11항에 있어서, 상기 일부 비트의 어드레스는
    병렬 비트 테스트시에 어드레스로 사용되지 않는 비트의 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴 데이터 발생방법.
  13. 제12항에 있어서, 상기 어드레스는
    컬럼 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 테스트 패턴 데이터 발생방법.
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