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KR100556350B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR100556350B1
KR100556350B1 KR1020040032729A KR20040032729A KR100556350B1 KR 100556350 B1 KR100556350 B1 KR 100556350B1 KR 1020040032729 A KR1020040032729 A KR 1020040032729A KR 20040032729 A KR20040032729 A KR 20040032729A KR 100556350 B1 KR100556350 B1 KR 100556350B1
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sidewall
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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 나노(Nano)급 이하로의 스케일링이 가능하도록 하여 소자의 집적도를 향상시키는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 반도체 소자는 반도체 기판과, 상기 반도체 기판을 필드 영역과 활성영역으로 구분하는 소자 분리막과, 상기 활성영역 반도체 기판의 일영역상의 주게이트와, 상기 주게이트 양측의 사이드월 게이트와, 상기 반도체 기판과 주게이트 사이의 주게이트 절연막과, 상기 사이드월 게이트와 반도체 기판 사이의 사이드월 게이트 절연막과, 상기 주게이트와 사이드월 게이트 사이의 게이트간 절연막과, 상기 주게이트와 이에 인접한 사이드월 게이트 표면에 형성되어 상기 주게이트와 사이드월 게이트를 연결하는 실리사이드층과, 상기 실리사이드층이 형성되지 않은 사이드월 게이트상의 실리사이드 블록층과, 상기 사이드월 게이트 하부 반도체 기판내의 가상 소오스/드레인과, 상기 사이드월 게이트 양측의 반도체 기판내의 소오스/드레인과, 상기 실리사이드층에 연결되는 게이트 콘택을 포함하여 구성된다.
가상 소오스/드레인, 사이드월 게이트, 스케일링(scaling), 콘택

Description

반도체 소자 및 그 제조방법{Semiconductor device and fabricating Method for the same}
도 1은 종래의 가상 소오스/드레인 확장 영역을 가지는 NMOS 소자를 나타낸 도면
도 2는 본 발명의 실시예에 따른 가상 소오스/드레인 확장 영역을 가지는 NMOS 소자를 나타낸 도면
도 3a 내지 도 3e는 본 발명의 실시예에 따른 MOS 소자의 제조공정 단면도
**도면의 주요 부분에 대한 부호 설명**
31 : 반도체 기판 32 : STI 소자 분리막
33 : 주게이트 절연막 34 : 주게이트
35 : 제 2 산화막 35a : 게이트간 절연막
35b : 사이드월 게이트 절연막
36 : 사이드월 게이트 문턱전압 조절이온
37 : 사이드월 게이트 38/39 : 소오스/드레인
38a/39a : 가상 소오스/드레인 확장 영역
40 : 실리사이드 블록층
41a, 41b, 41c : 실리사이드층
42a : 게이트 콘택
42b/42c : 소오스/드레인 콘택
본 발명은 반도체 소자에 관한 것으로 특히, 나노(nano)급 이하로의 스케일링이 가능하여 소자의 고집적화를 도모할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적인 MOS 소자에서는 반도체 기판에 게이트를 형성하고 게이트를 마스크로 불순물 이온을 주입한 다음에 후속 열처리 공정으로 상기 주입한 이온을 확산시키어 소오스/드레인 확장 영역을 형성하고 있다.
그러나, 게이트 길이가 0.06㎛ 이하인 경우에는 후속 열처리 공정에 의한 불순물 확장으로 소오스와 드레인이 붙어버리게 되므로, 사실상 모스 트랜지스터의 제조가 불가능하다.
또한, 게이트 길이가 0.06㎛ 이상인 경우에도 소오스와 드레인간 접합 깊이를 10nm 이하의 얕은 접합(Shallow junction)으로 형성시킬 수 없기 때문에 MOS 트랜지스터의 드레인 전계가 채널쪽으로 침투하여 발생되는 문턱 전압(Vt) 감소 현상과 드레인 유기 장벽 감소(DIBL ; Drain Induced Barrier Lowering)등과 같은 숏채널 효과(short channel effect)가 심하게 발생하는 문제점이 있다.
따라서, 0.1㎛ 이하의 나노(nano)급 트랜지스터의 소오스/드레인 확장 영역 형성의 대안으로 사이드월 게이트(sidewall gate)를 사용한 가상 소오스/드레인(virtual Source/drain) 확장 영역 구조가 관심을 받고 있는 상황이다.
이러한 가상 소오스/드레인 확장 영역 구조는 1993년도에 발표된 "Threshold Voltage Controlled 0.1㎛ MOSFET Utilizing Inversion Layer as Extreme Shallow Source/Drain" H.Noda, F.Murai and S.Kimura in IEDM Tech. Dig., 1993, pp.123~126에 자세히 언급되어 있다.
도 1은 종래의 가상 소오스/드레인 확장 영역을 가지는 NMOS 소자를 나타낸 도면이다.
도시된 바에 따르면, P형 반도체 기판(11)에 STI 산화막(12)이 형성되어 반도체 기판(11)을 필드 영역과 활성영역으로 분리하고 있으며, 활성영역의 반도체 기판(11)의 일영역상에 고농도 N형 불순물로 도핑된 주게이트(14)가 형성되어 있고, 상기 주게이트(14) 양측에는 고농도 N형 불순물로 도핑된 사이드월 게이트(15)가 형성되어 있다.
상기 주게이트(14)와 반도체 기판(11) 사이에는 주게이트 절연막(13)이 존재하고, 상기 주게이트(14)와 사이드월 게이트(15) 사이에는 게이트간 절연막(16)이 존재하며, 상기 사이드월 게이트(15)와 반도체 기판(11) 사이에는 사이드월 게이트 절연막(17)이 존재한다.
그리고, 상기 사이드월 게이트(15) 양측의 활성영역의 반도체 기판(11)에는 소오스/드레인(18/19)이 형성되어 있으며, 상기 주게이트(14), 사이드월 게이트(15), 소오스/드레인(18/19)에는 각각 주게이트 콘택(20a), 사이드월 게이트 콘택(20b), 소오스 콘택/드레인 콘택(20c/20d)이 연결되어 있다.
위에서는 NMOS인 경우에 대해서만 설명하였으나, PMOS일 경우 불순물 타입만 반대일 뿐 나머지 사항은 동일하므로 반복해서 설명하지 않겠다.
이와 같은 MOS 트랜지스터에서는 상기 사이드월 게이트(15)에 일정한 전압을 걸어주면 사이드월 게이트(15) 아래의 반도체 기판(11)에 반전층이 형성되는데 이 반전층이 MOS 트랜지스터의 저농도 소오스/드레인(source/drain)과 동일한 역할을 하는 가상 소오스/드레인(virtual source/drain)(18a/19a)이다.
상기 주게이트(14)에 전압을 걸어주면 주게이트(14) 아래의 반도체 기판(11)에 채널이 형성되어 상기 가상 드레인(19a)과 가상 소오스(18a) 사이에 전류가 흐르게 된다.
그런데, 이와 같은 종래의 MOS 소자에서는 도면에 도시하고 있는 바와 같이 주게이트 콘택(20a)을 형성해야 할 뿐만 아니라 상기 사이드월 게이트(15)에 일정한 전압을 걸어주기 위해서는 사이드월 게이트 콘택(20b)을 형성해야 하는데, 집적도가 증가됨에 따라서 상기한 사이드월 게이트 콘택(20b)을 형성하기가 매우 어렵다.
그리고, 실리사이드 공정시에 상기 사이드월 게이트(15)와 주게이트(14)가 숏트(short)될 가능성이 크다.
또한, 주게이트 콘택(20a)과 사이드월 게이트 콘택(20b)을 서로 분리시켜야 하기 때문에 트랜지스터를 나노(nano)급 이하로 스케일링(scaling)시키는데 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 주게이트 콘택과 사이드월 게이트 콘택을 각각 형성함으로 인해 유발되는 공정상의 한계를 극복하여 나노(nano)급 이하로 스케일링이 가능한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 소자에 있어서, 반도체 기판과, 상기 반도체 기판을 필드 영역과 활성영역으로 구분하는 소자 분리막과, 상기 활성영역 반도체 기판의 일영역상의 주게이트와, 상기 주게이트 양측의 사이드월 게이트와, 상기 반도체 기판과 주게이트 사이의 주게이트 절연막과, 상기 사이드월 게이트와 반도체 기판 사이의 사이드월 게이트 절연막과, 상기 주게이트와 사이드월 게이트 사이의 게이트간 절연막과, 상기 주게이트와 이에 인접한 사이드월 게이트 표면에 형성되어 상기 주게이트와 사이드월 게이트를 연결하는 실리사이드층과, 상기 실리사이드층이 형성되지 않은 사이드월 게이트상의 실리사이드 블록층과, 상기 사이드월 게이트 하부 반도체 기판내의 가상 소오스/드레인과, 상기 사이드월 게이트 양측의 반도체 기판내의 소오스/드레인과, 상기 실리사이드층에 연결되는 게이트 콘택을 포함한다.
상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 소자의 제조방법에 있어서, 반도체 기판의 소자 격리 영역에 소자 격리막을 형성하는 단계와, 상기 소자 격리막이 형성되지 않은 활성영역의 반도체 기판의 일영역상에 주게이트 절연막 을 개재하여 주게이트를 형성하는 단계와, 상기 주게이트를 포함한 반도체 기판 전면에 절연막을 형성하는 단계와, 상기 주게이트 양측면에 사이드월 게이트를 형성하는 단계와, 상기 사이드월 게이트 양측 반도체 기판내에 소오스/드레인을 형성하는 단계와, 상기 사이드월 게이트 양측면에 실리사이드 블록층을 형성하는 단계와, 상기 실리사이드 블록층을 마스크로 실리사이드 공정을 실시하여 주게이트와 이에 인접한 사이드월 게이트 표면에 실리사이드층을 형성하는 단계와, 상기 실리사이드층에 연결되는 게이트 콘택을 형성하는 단계를 포함한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2는 본 발명의 실시예에 따른 가상 소오스/드레인 확장 영역을 가지는 NMOS 소자를 나타낸 도면이다.
도 2에 도시하는 바에 따르면, P형 반도체 기판(31)에 STI 소자 분리막(32)이 형성되어 반도체 기판(31)을 필드 영역과 활성영역으로 분리하고 있으며, 활성영역의 반도체 기판(31)의 일영역상에는 고농도 N형 불순물로 도핑된 주게이트(34)가 형성되어 있고, 상기 주게이트(34) 양측에는 고농도 N형 불순물로 도핑된 사이 드월 게이트(37)가 존재한다.
상기 주게이트(34)와 반도체 기판(31) 사이에는 주게이트 절연막(33)이 존재하고, 상기 주게이트(34)와 사이드월 게이트(37) 사이에는 게이트간 절연막(35a)이 존재하며, 상기 사이드월 게이트(37)와 반도체 기판(31) 사이에는 사이드월 게이트 절연막(35b)이 존재한다.
그리고, 상기 사이드월 게이트(37) 하부의 반도체 기판(31)에는 50Å 내외의 얕은 접합(Shallow junction)으로 가상 소오스/드레인(38a/39a)이 형성되어 있고, 사이드월 게이트(37) 양측의 반도체 기판(31)에는 소오스/드레인(38/39)이 형성되어 있다.
한편, 상기 주게이트(34)와 이에 인접한 사이드월 게이트(37)상에는 실리사이드층(41a)이 형성되어 있으며 이 실리사이드층(41a)에 의하여 상기 주게이트(34)와 사이드월 게이트(37)는 서로 연결되어 있다. 그리고, 상기 실리사이드층(41a)이 형성되지 않은 사이드월 게이트(37)의 표면에는 실리사이드 블록(silicide block)층(40)이 구성되어 있다. 상기 실리사이드 블록층(40)은 단일 절연층으로 이루어지거나, 서로 다른 물질로 된 2개의 절연층(예를 들어, 산화막과 질화막의 적층막)으로 이루어져 있다.
그리고, 상기 소오스(38) 및 드레인(39)의 표면상에는 각각 실리사이드층(41b)(41c)이 형성되어 있으며, 상기 실리사이드층(41a)(41b)(41c) 각각에는 게이트 콘택(42a), 소오스 콘택(42b), 드레인 콘택(42c)이 연결되어 있다.
한편, 상기 주게이트(34) 하부의 반도체 기판(31)에는 p형 도전형 불순물로 된 주게이트 문턱전압 조절이온이 주입되어 있다. 그리고, 상기 사이드월 게이트(37) 하부의 반도체 기판(31)에 n형 도전형 불순물로 된 사이드월 게이트 문턱전압 조절이온이 주입되어 있으며, 그 농도는 0~1.0E14ions/cm2로 통상적인 LDD 이온 주입 농도보다는 낮은 수치이다.
이때, 상기 사이드월 게이트 문턱전압 조절이온은 필요에 따라 주입하지 않아도 된다.
이와 같은 구조의 MOS 소자에서 상기 게이트 콘택(42a)에 전압을 인가하면 실리사이드층(41a)을 통하여 주게이트(34)와 사이드월 게이트(37)에 동시에 전압이 인가되게 된다. 따라서, 상기 주게이트(34) 하부에는 채널층(도시하지 않음)이 형성되게 되고 상기 사이드월 게이트(37) 하부에는 반전층이 형성되게 된다. 상기 반전층이 바로 상기 가상 소오스/드레인(38a/39a)이다.
통상적으로, NMOS 트랜지스터의 문턱 전압은 다음 수학식 1과 같이 표현된다.
Figure 112004019578413-pat00001
여기서,
Figure 112004019578413-pat00002
는 일함수 차이(workfunction difference)[V]
Figure 112004019578413-pat00003
는 페르미 준위(fermi potential)[V]
Figure 112004019578413-pat00004
는 공핍 영역 전하(depletion region charge)[C/{cm}^{3}]
Figure 112004019578413-pat00005
는 게이트 산화막 커패시턴스(gate oxide capacitance)
q 는 전자의 전하(electron's charge)[C]
Figure 112004019578413-pat00006
는 p-타입 도펀트 문턱전압 조정 도즈(p-type dopant Vt adjust dose)[cm-2]
Figure 112004019578413-pat00007
은 n-타입 도펀트 문턱전압 조정 도즈(p-type dopant Vt adjust dose)[cm-2]
사이드월 게이트 문턱전압 조절이온을 주입하지 않았을 경우에는 p형 도전형의 주게이트 문턱전압 조절이온 주입에 의한
Figure 112004019578413-pat00008
값 상승으로 상기 수학식 1의
Figure 112004019578413-pat00009
항의 값이 증가되므로 사이드월 게이트(37)의 문턱전압이 주게이트(34)의 문턱전압보다 낮아지게 된다.
또한, 사이드월 게이트 문턱전압 조절이온을 주입한 경우에는 p형 도전형의 주게이트 문턱전압 조절이온 주입에 의한
Figure 112004019578413-pat00010
값 상승으로 상기 수학식 1의
Figure 112004019578413-pat00011
항의 값이 증가되므로 주게이트(34)의 문턱전압이 높아지게 되는 반면, n형 도전형 사이드월 게이트 문턱전압 조절이온 주입에 의한
Figure 112004019578413-pat00012
값 상승으로 상기 수학식 1의
Figure 112004019578413-pat00013
항의 값이 감소되므로 사이드월 게이트(37)의 문턱전압이 낮아지게 되므로, 사이드월 게이트(37)의 문턱전압이 주게이트(34)의 문턱전압보다 낮아지게 된다.
따라서, 상기 게이트 콘택(42a)에 일정 전압을 가했을 때 사이드월 게이트(37) 하부에 형성되는 반전층이 주게이트(34) 하부에 형성되는 채널층보다 캐리어 밀도(carrier density)가 더 크게되므로 효과적으로 가상 소오스/드레인(38a/39a)이 형성되게 되는 것이다.
또한, 게이트 콘택(42a)에 전압을 가하지 않을 경우 즉, 오프(off) 상태인 경우 사이드월 게이트(37) 문턱전압이 0 이상일 때에는 반전층이 사라지게 되며, 문턱전압이 0이하이더라도 온(on) 상태보다 반전층의 캐리어 밀도가 낮아지게 되며, 펀치-쓰루(punch-through) 특성, 리퀴지(leakage) 특성 등이 개선되게 된다.
다음에 본 발명에 따른 가상 소오스/드레인 확장 영역을 가지는 NMOS 소자의 제조 과정을 설명하겠다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 NMOS 소자의 제조공정 단면도이다.
우선, 도 3a에 도시하는 바와 같이 P형 반도체 기판(31)에 STI 소자 분리막(32)을 형성하여 반도체 기판(31)을 필드 영역과 활성 영역으로 구분한다.
그리고, 도면에는 도시하지 않았지만 웰(well)을 형성하고 주게이트 문턱전압 조절이온을 주입한다. 상기 주게이트 문턱전압 조절이온으로는 p형 도전형 불순물 이온을 사용한다.
이어서, 반도체 기판(31)상에 제 1 산화막과 고농도 N형 불순물이 도핑된 제 1 폴리실리콘막을 차례로 형성하고, 반도체 기판(31)의 일영역상에 남도록 상기 제 1 폴리실리콘막과 제 1 산화막을 선택적으로 제거하여 주게이트 절연막(33)과 주게이트(34)를 형성한다.
다음으로, 상기 주게이트(34)를 포함한 반도체 기판(31) 전면에 제 2 산화막(35)을 형성한다.
상기 주게이트(34) 양측면에 형성되는 제 2 산화막(35)은 주게이트와 차후에 형성되는 사이드월 게이트간을 절연시키는 게이트간 절연막(35a)이고, 상기 주게이트(34) 양측 반도체 기판(31)상에 형성되는 제 2 산화막(35)은 사이드월 게이트와 반도체 기판간을 절연시키는 사이드월 게이트 산화막(35b)이다.
이어, 도 3b에 도시하는 바와 같이 상기 주게이트(34)를 마스크로 반도체 기판(31)에 사이드월 게이트 문턱전압 조절이온(36)을 주입한 다음 RTA(Rapid Thermal Annealing) 또는 스파이크 어닐링(spike annealing)을 실시하여 주입된 이온을 확산시킨다.
상기 사이드월 게이트 문턱전압 조절이온(36)으로는 인(P), 비소(As), 안티몬(Sb) 이온을 1KeV~100KeV의 에너지로 주입한다. 이때, 이온 주입 농도를 0~1E14[ions/cm2]로 하여 얕은 접합(shallow junction)이 형성될 수 있도록 한다.
한편, 본 실시예는 NMOS인 경우이기 때문에 인, 비소, 안티몬 이온을 사용하였으나, PMOS인 경우에는 붕소(B), 인듐(In) 이온을 사용한다.
상기 사이드월 게이트 문턱전압 조절이온(36) 주입 공정은 차후에 형성되는 사이드월 게이트(sidewall gate)의 문턱전압을 낮추기 위해서 카운트 도핑(count-doping)하는 공정으로, 동일한 전압이 주게이트(34)와 사이드월 게이트에 가해지는 경우 사이드월 게이트 아래에 형성되는 반전층의 캐리어 밀도(carrier density)가 주게이트(34) 아래에 형성되는 채널층의 캐리어 밀도보다 크게 되도록 하여 효과적으로 가상 소오스/드레인을 형성하기 위하여 실시한다.
한편, 상기 주게이트(34) 하부에는 주게이트 문턱전압 조절이온이 주입된 상태이므로 상기 사이드월 게이트 문턱전압 조절이온(36) 주입 공정을 실시하지 않더라도 사이드월 게이트는 주게이트(34)보다 낮은 문턱전압을 유지할 수 있으므로 상기 도 3b에 도시하고 있는 사이드월 문턱전압 조절이온(36) 주입 공정은 생략 가능하다. 단, 이 경우에는 사이드월 게이트 문턱전압 조절이온 주입 공정을 실시하는 경우에 비하여 가상 소오스/드레인 형성 효율이 다소 떨어지게 된다.
본 실시예에서는 제 2 산화막(35)을 형성한 다음에 사이드월 게이트 문턱전압 조절이온(36) 주입 공정을 실시하였으나, 순서를 바꾸어서 사이드월 게이트 문턱전압 조절이온(36) 주입 공정을 실시한 후에 제 2 산화막(35)을 형성하여도 무방하다.
이어서, 상기 주게이트(34)를 포함하는 전면에 고농도 N형 불순물이 도핑된 제 2 폴리실리콘막을 형성하고 상기 제 2 폴리실리콘막을 블랭킷 에치(blanket etch)하여 도 3c에 도시하는 바와 같이 상기 주게이트(34)의 양측에 사이드월 게이트(37)를 형성한다.
상기 사이드월 게이트(37)는 상기 주게이트(34)와는 게이트간 절연막(35a)에 의해 절연되고 상기 반도체 기판(31)과는 사이드월 게이트 절연막(35b)에 의해 절연된다.
이때, 차후에 실시하는 실리사이드 공정을 용이하게 하고 게이트 콘택 저항 을 낮추고자 할 경우에는 상기 사이드월 게이트(37)의 탑부분이 상기 주게이트(34)의 탑부분보다 일정 높이(A) 낮게 되도록 상기 블랭킷 에치 공정을 컨트롤한다.
이어, 도 3d에 도시하는 바와 같이 상기 주게이트(34)와 사이드월 게이트(37)를 마스크로 소오스/드레인 불순물 이온을 주입한 다음 RTA(Rapid Thermal Annealing) 또는 스파이크 어닐(spike anneal)을 실시하여 주입된 불순물 이온을 확산시켜 소오스/드레인(38/39)을 형성한다.
그 다음으로 전면에 산화막과 질화막을 차례로 증착하고 상기 질화막과 산화막을 블랭킷 에치하여 상기 사이드월 게이트(37)의 측면 실리사이드 블록층(40)을 형성한다.
상기 실리사이드 블록층(40)은 전술한 예에서와 같이 서로 다른 종류의 2개의 절연막(산화막, 질화막)으로 형성할 수도 있고, 도시하지는 않았으나 단일 절연막으로 형성할 수도 있다.
이어, 표면 산화막 제거 공정을 실시한다.
따라서, 상기 주게이트(34)의 노출된 표면상의 제 2 산화막(35)과 소오스/드레인(38/39) 표면상의 제 2 산화막(35)이 제거되어 주게이트(34) 및 소오스/드레인(38/39)이 노출되게 된다.
그 다음, 전면에 고융점 금속을 증착한 다음 상기 고융점 금속과 실리콘을 반응시키는 통상적인 실리사이드 공정을 실시하여 도 3e에 도시하는 바와 같이 주게이트(34) 및 그 양측의 사이드월 게이트(37)의 노출된 표면과 상기 소오스/드레인(38/39) 표면에 각각 실리사이드층(41a)(41b)(41c)을 형성한다.
그리고 전면에 층간 절연막(도시생략)을 형성하고, 상기 층간 절연막에 상기 실리사이드층(41a)(41b)(41c)의 일부를 노출하는 콘택홀들을 형성한 다음 상기 콘택홀들에 도전재를 매립하여 실리사이드층(41a)(41b)(41c)에 각각 연결되는 게이트 콘택(42a), 소오스 콘택(42b), 드레인 콘택(42c)을 형성한다.
이상으로 본 발명에 따른 가상 소오스/드레인 확장 영역을 갖는 MOS 소자를 완성한다.
위에서는 NMOS인 경우에 대해서만 설명하였으나, PMOS일 경우 불순물 타입만 반대이고 나머지는 동일하므로 PMOS에 대한 설명은 생략하기로 한다..
상기와 같은 본 발명의 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 사이드월 게이트에 콘택을 형성할 필요가 없으므로 프로세스(process)가 간단해진다.
둘째, 사이드월 게이트 콘택을 형성할 필요가 없으므로 트랜지스터를 나노(nano)급 이하로 스케일링(scaling)시키기가 용이해진다.
셋째, 주게이트를 온/오프시키기 위해 인가하는 게이트 전압에 따라 가상 소오스/드레인 확장 영역을 형성하는 반전층의 농도가 변화하기 때문에 오프 상태에서의 펀치-쓰루(punch trough) 특성 및 리퀴지(leakage) 특성이 개선된다.
넷째, 50Å 내외의 얕은 소오스/드레인 확장 영역을 형성하므로써 모스 트랜지스터의 숏채널 효과(Short channel effect)를 효과적으로 억제시킬 수 있다. 따 라서, 모스 트랜지스터의 채널 길이를 50nm이하로 스케일링(scaling)시키더라도 숏채널 효과가 나타나지 않아 신뢰성있는 모스 트랜지스터를 구현할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.

Claims (16)

  1. 반도체 기판;
    상기 반도체 기판을 필드 영역과 활성영역으로 구분하는 소자 분리막;
    상기 활성영역 반도체 기판의 일영역상의 주게이트;
    상기 주게이트 양측의 사이드월 게이트;
    상기 반도체 기판과 주게이트 사이의 주게이트 절연막;
    상기 사이드월 게이트와 반도체 기판 사이의 사이드월 게이트 절연막;
    상기 주게이트와 사이드월 게이트 사이의 게이트간 절연막;
    상기 주게이트와 이에 인접한 사이드월 게이트 표면에 형성되어 상기 주게이트와 사이드월 게이트를 연결하는 실리사이드층;
    상기 실리사이드층이 형성되지 않은 사이드월 게이트상의 실리사이드 블록층;
    상기 사이드월 게이트 하부 반도체 기판내의 가상 소오스/드레인;
    상기 사이드월 게이트 양측의 반도체 기판내의 소오스/드레인; 그리고,
    상기 실리사이드층에 연결되는 게이트 콘택을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 소오스/드레인 표면에 형성되는 제 1, 제 2 실리사이드층; 그리고,
    상기 제 1, 제 2 실리사이드층에 연결되는 소오스/드레인 콘택을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 실리사이드 블록층은 서로 종류가 다른 2층의 절연막으로 구성됨을 특징으로 하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 절연막은 산화막과 질화막의 적층막임을 특징으로 하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 실리사이드 블록층은 단층의 절연막으로 구성됨을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 가상 소오스/드레인은 상기 반도체 기판과 반대 도전형의 불순물로 도핑됨을 특징으로 하는 반도체 소자.
  7. 제 6항에 있어서,
    상기 가상 소오스/드레인의 불순물 도핑 농도는 0~1.0E14ions/cm2임을 특징으로 하는 반도체 소자.
  8. 반도체 기판의 소자 격리 영역에 소자 격리막을 형성하는 단계;
    상기 소자 격리막이 형성되지 않은 활성영역의 반도체 기판의 일영역상에 주게이트 절연막을 개재하여 주게이트를 형성하는 단계;
    상기 주게이트를 포함한 반도체 기판 전면에 절연막을 형성하는 단계;
    상기 주게이트 양측면에 사이드월 게이트를 형성하는 단계;
    상기 사이드월 게이트 양측 반도체 기판내에 소오스/드레인을 형성하는 단계;
    상기 사이드월 게이트 양측면에 실리사이드 블록층을 형성하는 단계;
    상기 실리사이드 블록층을 마스크로 실리사이드 공정을 실시하여 주게이트와 이에 인접한 사이드월 게이트 표면에 실리사이드층을 형성하는 단계;
    상기 실리사이드층에 연결되는 게이트 콘택을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 절연막을 형성하기 전에 상기 반도체 기판과 반대 도전형의 사이드월 게이트 문턱전압 조절이온을 주입하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8항에 있어서,
    상기 절연막을 형성한 다음에 상기 반도체 기판과 반대 도전형의 사이드월 게이트 문턱전압 조절이온을 주입하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9항 또는 10항에 있어서,
    상기 사이드월 게이트 문턱전압 조절이온의 이온 주입 에너지는 1KeV~100KeV이고, 이온 주입 농도는 0~1.0E14ions/cm2임을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8항에 있어서,
    상기 사이드월 게이트를 형성하는 단계는
    상기 전면에 상기 반도체 기판과 반대 도전형의 불순물이 고농도로 도핑된 폴리실리콘막을 형성하고 상기 주게이트 양측면에 남도록 상기 폴리실리콘막을 블랭킷 에치(blanket etch)하는 단계임을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12항에 있어서,
    상기 블랭킷 에치 공정을 상기 사이드월 게이트의 탑부가 주게이트 탑부보다 일정 길이만큼 낮아질 때까지 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 8항에 있어서,
    상기 실리사이드 블록층을 형성하는 단계는
    전면에 하나 또는 2 종류의 절연막을 형성하고, 상기 사이드월 게이트 양측면에 남도록 상기 절연막을 블랭킷 에치하는 단계임을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 8항에 있어서,
    상기 실리사이드층을 형성하는 단계는
    표면 절연막을 제거하는 단계;
    전면에 고융점 금속을 증착하는 단계;
    상기 고융점 금속과 실리콘을 반응시키어 주게이트와 그 양측의 노출된 사이드월 게이트에 실리사이드층을 형성하는 단계;
    반응하지 않고 남아있는 고융점 금속을 제거하는 단계로 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 8항에 있어서,
    상기 실리사이드층 형성시에 상기 소오스/드레인 표면에 제 1, 제 2 실리사이드층을 함께 형성하고, 상기 게이트 콘택 형성시에 상기 제 1, 제 2 실리사이드층에 각각 연결되는 소오스 콘택 및 드레인 콘택을 함께 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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