KR100548362B1

KR100548362B1 - High order sampling wave shaping filter

Info

Publication number: KR100548362B1
Application number: KR1020030043967A
Authority: KR
Inventors: 이재철
Original assignee: 엘지전자 주식회사
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2006-02-02
Also published as: KR20050003251A; CN100342655C; CN1578165A

Abstract

본 발명은 고차 오버 샘플링 파형 정형 필터에 관한 것으로, 종래 고차 오버 샘플링 파형 정형 필터는 높은 차수의 펄스 정형기를 통해 높은 샘플링 비율로 칩단위 입력 데이터를 보간하여 아날로그 출력 신호의 품질을 높이고자 하므로 시스템의 복잡도가 대단히 높아지게 되어 비용, 개발 시간, 시스템의 부피등에 있어 심각한 취약점을 가지는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 디지털 송신 시스템의 송신부에서 칩클럭 단위로 변조된 디지털 데이터를 보간하는 고차 오버샘플링 파형 정형 필터에 있어서, 칩클럭의 정수배로 오버클럭된 클럭을 이용하여 칩클럭으로 제공되는 심볼들을 샘플링하여 소정의 정형 알고리즘을 통해 정형하는 펄스 정형기와; 상기 펄스 정형기의 클럭을 다시 정수배한 클럭을 이용하는 덧셈기와 지연기를 통해 상기 펄스 정형기의 출력을 또한번 정형하는 오버샘플 후처리기와; 상기 오버샘플 후처리기에서 사용하는 클럭을 이용하여 상기 오버샘플 후처리기의 출력을 아날로그로 변환하는 디지털 아날로그 변환기를 포함하는 고차 오버샘플링 파형 정형 필터를 제공함으로써 높은 차수의 펄스 정형기를 이용하는 경우보다 시스템 복잡도를 줄이면서 손쉽게 원하는 고품질 출력을 얻을 수 있는 것은 물론이고 이후 부가되는 아날로그 필터의 설계 여유를 더 제공할 수 있어 시스템의 복잡도에 기인한 설계 시간과 비용을 낮출 수 있는 효과가 있다. The present invention relates to a higher-order oversampling waveform shaping filter, and the conventional higher-order oversampling waveform shaping filter is intended to improve the quality of an analog output signal by interpolating chip unit input data at a high sampling rate through a high-order pulse shaping machine. The complexity is very high, there is a problem that has a serious vulnerability in the cost, development time, system volume, and the like. In view of the above problems, the present invention provides a chip clock using a clock overclocked by an integer multiple of the chip clock in a higher-order oversampling waveform shaping filter that interpolates digital data modulated by a chip clock unit in a transmitter of a digital transmission system. A pulse shaper for sampling the formed symbols and shaping them through a predetermined shaping algorithm; An oversample postprocessor for shaping the output of the pulse shaper once more via an adder and a delay using a clock multiplied by the clock of the pulse shaper again; The system complexity is higher than that of using a higher order pulse shaper by providing a higher-order oversampling waveform shaping filter including a digital-to-analog converter that converts the output of the oversample postprocessor to analog using a clock used by the oversample postprocessor. This reduces the design time and cost due to the complexity of the system, as well as providing the desired high quality output, while providing more design margin for subsequent analog filters.

Description

HIGH ORDER SAMPLING WAVE SHAPING FILTER}

도1은 본 발명 일 실시예의 간략한 구성 블록 다이어그램.1 is a simplified structural block diagram of an embodiment of the present invention.

도2는 본 발명 일 실시예에 따른 오버샘플 후처리기의 구성도.Figure 2 is a block diagram of an oversample postprocessor according to an embodiment of the present invention.

도3은 본 발명 일 실시예에 따른 파형 정형 과정을 보이는 파형도.Figure 3 is a waveform diagram showing a waveform shaping process according to an embodiment of the present invention.

도4는 본 발명 일 실시예의 특징을 나타내기 위한 시뮬레이션 화면.Figure 4 is a simulation screen for showing the features of an embodiment of the present invention.

***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***

10: 심볼 생성기 20: 펄스 정형기10: symbol generator 20: pulse shaper

30: 오버샘플 후처리기 31: 오버 클럭부30: oversample postprocessor 31: overclock section

32~35: 지연기 36: 덧셈기32 ~ 35: delay 36: adder

본 발명은 고차 오버 샘플링 파형 정형 필터에 관한 것으로, 특히 송신기에서 칩클럭 단위 데이터를 보간하여 적절한 아날로그 신호를 만들기 위해 낮은 차수의 파형정형기 출력을 간단한 구조의 오버샘플 후처리기를 이용하여 더 미세하게 보간하도록 하는 것으로 성능을 높이면서도 높은 차수의 파형정형기를 이용하는 경 우에 비해 시스템 복잡도를 극히 낮출 수 있도록 한 고차 오버 샘플링 파형 정형 필터에 관한 것이다.The present invention relates to a higher order oversampling waveform shaping filter. In particular, the low order waveform shaper output is interpolated more finely using a simpler structured oversample postprocessor to interpolate chip clock data at the transmitter to produce an appropriate analog signal. The present invention relates to a higher-order oversampling waveform shaping filter that can increase system performance while dramatically lowering system complexity compared to using higher order waveform shapers.

디지털 통신 기술이 대단히 빠른 속도로 발전함에 따라 다양한 신호를 디지털 신호로 변환하여 처리한 한 후 이를 다시 아날로그 신호로 변환하는 시스템의 중요성이 커지게 되었다. As digital communication technology has developed at an extremely high speed, the importance of a system that converts various signals into digital signals, processes them, and then converts them back into analog signals has increased.

일반적으로, 연속 신호를 이산 신호로 변환하는 과정에서 샘플링 간격 사이의 값은 소실되며, 일정한 단위로 정보가 소실된 이산 신호를 다시 아날로그 연속 신호로 변환하는 과정에서 그 품질을 높이기 위해 파형 정형 필터를 이용하여 상기소실된 내용을 보간한다. In general, in the process of converting a continuous signal into a discrete signal, the value between sampling intervals is lost. In the process of converting a discrete signal whose information is lost in a constant unit back to an analog continuous signal, a waveform shaping filter is used to improve the quality. To interpolate the missing content.

상기 파형 정형 필터는 칩 클럭을 오버클럭하여 전체적인 클럭 수를 높이고 소정의 알고리즘에 따라 상기 소실된 정보를 보간하게 된다. 일반적으로 높은 오버 샘플링을 수행하면, 이상적인 파형과 유사하게 된다. 따라서, 디지털 통신 시스템에 있어 이러한 파형 정형 필터는 필수적인 장치가 되었다.The waveform shaping filter overclocks the chip clock to increase the overall number of clocks and interpolate the lost information according to a predetermined algorithm. In general, high oversampling is similar to an ideal waveform. Therefore, these waveform shaping filters have become an essential device in digital communication systems.

상기 파형 정형 필터의 일반적인 형태는 유한 임펄스 응답 필터(FIR filter)로서, 필터의 팁이 많고 정밀도가 높아지면, 그 복잡도가 점점 더 높아진다. 따라서, 특정 용도에 따른 필터의 특성을 고려하여 복잡도를 줄이는 연구가 지속적으로 수행되고 있는 실정이다. 하지만, 샘플링의 속도를 높이는 것은 실질적으로 시스템의 복잡도를 매우 높이는 과정에 해당한다. The general form of the waveform shaping filter is a finite impulse response filter (FIR filter), the more complicated the tip of the filter, the higher the accuracy. Therefore, researches to reduce the complexity in consideration of the characteristics of the filter according to a specific use has been continuously conducted. However, increasing the speed of sampling is actually a process that greatly increases the complexity of the system.

아날로그 신호 측면에서는 이상적인 파형 정형이 이루어지지 못하기 때문에 발생하는 기생 주파수 성분(이미징)을 저역 통과 필터를 이용하여 제거해야 하며, 상기 기생 주파수 성분의 값이 클수록 저역 통과 필터의 설계는 정밀해져야 한다. 만일 샘플링 주파수가 높아진다면 상기 아날로그 저역 통과 필터는 단순하게 구성될 수 있어 설계 시간과 비용이 줄어들게 된다.The parasitic frequency component (imaging) generated due to the lack of ideal waveform shaping in terms of analog signals should be removed using a low pass filter, and the larger the value of the parasitic frequency component, the more precise the design of the low pass filter should be. If the sampling frequency is high, the analog low pass filter can be simply configured, reducing design time and cost.

즉, 종래 방법에 따르면 송신기의 칩단위 데이터를 보간하는 파형 정형 과정에서 높은 샘플링 주파수를 이용하는 고차 오버 샘플링 파형 정형 필터를 설계해야만 출력되는 아날로그 신호의 품질이 소정의 기준값에 도달할 수 있기 때문에 상기 고차 오버 샘플링 파형 정형 필터에 사용되는 펄스 정형기를 높은 차수로 설계하므로 시스템의 복잡도가 대단히 커지게 되며, 이는 비용과 부품의 물리적인 부피로 인해 설계 상 여러가지 문제점(목표 비용 초과, 개발 지연, 시스템 부피의 증가로 인한 전체 어플리케이션의 크기 증가등)을 야기하게 된다.That is, according to the conventional method, the high-order over-sampling waveform shaping filter using a high sampling frequency should be designed in the waveform shaping process of interpolating chip unit data of the transmitter, so that the quality of the output analog signal can reach a predetermined reference value. The high degree of design of the pulse shaper used in the oversampling waveform shaping filter increases the complexity of the system, which leads to a number of design issues (eg target cost, development delay, system volume) due to cost and physical volume of components. Increase in the size of the entire application).

상기한 바와 같이 종래 고차 오버 샘플링 파형 정형 필터는 높은 차수의 펄스 정형기를 통해 높은 샘플링 비율로 칩단위 입력 데이터를 보간하여 아날로그 출력 신호의 품질을 높이고자 하므로 시스템의 복잡도가 대단히 높아지게 되어 비용, 개발 시간, 시스템의 부피등에 있어 심각한 취약점을 가지는 문제점이 있었다.As described above, the conventional higher order oversampling waveform shaping filter is designed to interpolate the input data at the chip level through a higher order pulse shaping machine to improve the quality of the analog output signal, thereby greatly increasing the complexity of the system. However, there is a problem that has a serious vulnerability in the volume of the system.

상기와 같은 문제점을 감안한 본 발명은 낮은 차수의 펄스 정형기의 출력단에 오버 클럭으로 동작하는 간단한 덧셈기로 구현된 오버샘플 후처리기를 더 부가하는 것으로 높은 차수의 오버 샘플링 파형 정형을 가능하게 하여 높은 차수의 펄스 정형기 보다 시스템 복잡도를 크게 줄이면서 성능은 더 높일 수 있는 고차 오버 샘플링 파형 정형 필터를 제공하는데 그 목적이 있다.In view of the above problems, the present invention adds an oversample postprocessor implemented by a simple adder that operates as an overclock to the output stage of a low order pulse shaper, thereby enabling high order oversampling waveform shaping to achieve high order The goal is to provide a higher-order oversampling waveform shaping filter that can significantly reduce system complexity and provide higher performance than pulse shaping.

상기와 같은 목적을 달성하기위한 본 발명은, 디지털 송신 시스템의 송신부에서 칩클럭 단위로 변조된 디지털 데이터를 보간하는 고차 오버샘플링 파형 정형 필터에 있어서, 칩클럭의 정수배로 오버클럭된 클럭을 이용하여 칩클럭으로 제공되는 심볼들을 샘플링하여 소정의 정형 알고리즘을 통해 정형하는 펄스 정형기와; 상기 펄스 정형기가 사용하는 오버클럭된 클럭을 다시 정수배한 클럭을 이용하여 덧셈기와 지연기를 구동시켜 인가되는 상기 펄스 정형기의 출력을 지연시키면서 더하는 것으로 또 한번 정형하는 오버샘플 후처리기와; 상기 오버샘플 후처리기에서 사용하는 클럭을 이용하여 상기 오버샘플 후처리기의 출력을 아날로그로 변환하는 디지털 아날로그 변환기를 포함하는 것을 특징으로 한다.The present invention for achieving the above object, in the high-order oversampling waveform shaping filter for interpolating the digital data modulated in the chip clock unit in the transmission unit of the digital transmission system, using a clock overclocked by an integer multiple of the chip clock A pulse shaper for sampling the symbols provided to the chip clock and shaping them through a predetermined shaping algorithm; An oversample postprocessor for shaping the overclocked clock used by the pulse shaping machine by using an clock multiplied by an integer and adding the delay and outputting of the pulse shaping machine to be applied while delaying the output of the pulse shaping machine; And a digital-to-analog converter for converting the output of the oversample postprocessor to analog using a clock used in the oversample postprocessor.

상기 오버샘플 후처리기는 상기 펄스 정형기의 클럭을 기 설정된 배수로 오버클럭하는 오버클럭부와; 상기 기 설정된 배수 값만큼 나열된 제로오더 홀드 지연기들과; 상기 각 지연기들의 출력을 합산하여 평균값을 생성하는 덧셈기를 구비하는 것을 특징으로 한다.The oversample postprocessor includes: an overclock unit configured to overclock the clock of the pulse shaper by a preset multiple; Zero order hold delayers listed by the preset multiple value; And an adder for summing outputs of the respective delayers to generate an average value.

상기와 같은 본 발명을 첨부한 일 실시예의 도면들을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings of an embodiment of the present invention as follows.

도 1은 본 발명의 간략한 개념을 설명하기 위한 디지털 시스템의 송신부 구조를 나타낸 블록 다이어그램으로, 도시한 바와 같이 디지털 신호를 칩클럭에 의해 변조하는 심볼 생성기(10)와, 상기 심볼 생성기(10)의 출력을 오버클럭된 샘플링율로 샘플링하면서 소정의 보간 알고리즘에 의해 심볼 생성기의 출력들 사이의 값들을 보간하는 펄스 정형기(20)와, 상기 펄스 정형기(20)의 출력을 또다시 오버클럭 된 샘플링율로 샘플링하면서 대단히 간단한 구조의 선형 필터를 통해 선형 보간하는 오버샘플 후처리기(30)와, 상기 오버샘플 후처리기(30)의 클럭으로 동작하는 디지털 아날로그 변환기(40)와, 마지막으로, 상기 디지털 아날로그 변환기(40)에 의해 얻어진 아날로그 신호에서 잡음을 제거하는 아날로그 저역 통과 필터(50)로 이루어져 있다. 1 is a block diagram showing a structure of a transmitter of a digital system for explaining a brief concept of the present invention. As shown, a symbol generator 10 for modulating a digital signal by a chip clock, and a symbol generator 10 of FIG. A pulse shaper 20 that interpolates values between the outputs of the symbol generator by a predetermined interpolation algorithm while sampling the output at an overclocked sampling rate, and a sample rate that overclocks the output of the pulse shaper 20 again. An oversample postprocessor 30 that linearly interpolates through a linear filter having a very simple structure while sampling with a digital analog converter 40 that operates as a clock of the oversample postprocessor 30, and finally the digital analog It consists of an analog low pass filter 50 that removes noise from the analog signal obtained by the converter 40.

본 발명에서 추가된 부분은 오버샘플 후처리기(30)가 된다. 또한, 상기 디지털 아날로그 변환기(40)가 상기 오버샘플 후처리기(30)의 클럭으로 동작한다는 것에 주의한다.The added part in the present invention becomes the oversample postprocessor 30. Note also that the digital to analog converter 40 operates as a clock of the oversample postprocessor 30.

일반적으로, 펄스 정형기(20)는 칩 클럭을 n배한 오버클럭으로 동작하며, 상기 n의 값으로 4, 8, 16 등의 값을 사용하게 된다. 이 중에서 4 또는 8을 많이 사용하는데, 4배 오버클럭을 이용하게 되면 시스템이 간단해 지지만 출력되는 아날로그 신호의 품질이 좋지 않으며 포함되는 기생 주파수(이미징)을 필터링하는 아날로그 저역통과 필터(50)가 이상적인 필터에 가까운 품질을 가져야만 한다. 그러나 이상적인 필터를 설계하는 것은 불가능에 가까운 일이므로 품질을 낮추어 설계할 수 밖에 없다. In general, the pulse shaper 20 operates with an overclock of n times the chip clock, and uses values such as 4, 8, and 16 as the value of n. Among them, 4 or 8 is used a lot, and using 4 times overclock makes the system simpler, but the analog low pass filter 50 filtering the parasitic frequency (imaging) included in the output is not good quality. It should have a quality close to the ideal filter. However, designing an ideal filter is nearly impossible, and you can only design it with lower quality.

본 발명에서는, 오버 샘플링의 배율을 나타내는 용어로 차수를 사용하며, 고차 오버 샘플링이라는 것은 칩클럭을 높은 배율로 오버 클럭함을 의미한다.In the present invention, an order is used as a term indicating a magnification of oversampling, and higher order oversampling means overclocking the chip clock at a high magnification.

만일 품질을 소정의 기준값 이상으로 맞추려면 시스템의 복잡도를 증가시키더라도 8배 오버클럭을 이용한 펄스 정형기(20)를 이용하여 칩클럭으로 제공되는 심볼들 사이 값을 보간하게 된다. If the quality is higher than a predetermined reference value, even though the complexity of the system is increased, the pulse shaper 20 using the 8 times overclock is interpolated between the symbols provided to the chip clock.

그러나, 본 발명에서는 펄스 정형기(20)의 오버클럭 차수를 낮추어 시스템의 복잡도를 크게 개선하면서 대단히 간단한 구성을 가지는 오버샘플 후처리기(30)를 더 부가하여 전체적으로 높은 차수를 가지는 오버 샘플링 파형 정형이 가능하도록 한다.However, in the present invention, an oversampling waveform having a high order is possible by further adding an oversample postprocessor 30 having a very simple configuration while greatly improving the complexity of the system by lowering the overclock order of the pulse shaper 20. Do it.

상기 오버샘플 후처리기(30)는 펄스 정형기(20)에서 오버클럭된 클럭을 또한번 오버클럭하는데, 이때 사용되는 값 m은 2 또는 4를 이용할 수 있다. 당연히 그 이상도 간단하게 구현할 수 있다.The oversample postprocessor 30 also overclocks the clock overclocked in the pulse shaper 20, wherein the value m used may be 2 or 4. Naturally, much more is simpler to implement.

즉, 펄스 정형기(20)는 칩클럭 × n의 클럭을 이용하고, 오버샘플 후처리기(30)는 칩클럭 × n × m의 클럭을 이용하게 된다. 만일 n이 4이고 m이 4이면 칩클럭을 16배 오버클럭하여 샘플링을 실시하는 파형정형 필터로 동작하게 되는 것이다. 이 경우 시스템의 복잡도는 8배 오버클럭을 실시하는 펄스 정형기에 비해 크게 낮아지면서도 우수한 품질의 신호를 생성할 수 있게 된다. That is, the pulse shaper 20 uses a clock of chip clock x n, and the oversample postprocessor 30 uses a clock of chip clock x n x m. If n is 4 and m is 4, it operates as a waveform shaping filter that samples by overclocking the chip clock 16 times. In this case, the complexity of the system is significantly lower than that of a pulse shaper that performs eight times overclocking, while still producing a good signal.

이제, 본 발명 오버샘플 후처리기(30)의 간단한 실시예를 통해 단순한 지연기와 덧셈기를 이용한 구조를 알아보도록 한다.Now, the structure using a simple retarder and an adder will be described through a simple embodiment of the oversample postprocessor 30 of the present invention.

도 2는 본 발명 일 실시예의 오버샘플 후처리기(30)의 구조로서, m을 4로 이용하는 경우를 나타낸 것이다. 단순한 구조이므로 설계자에 의해 그 값은 8또는 16등의 더 큰 값으로 사용될 수 있다는데 주의한다.FIG. 2 shows the case of using m as 4 as the structure of the oversample postprocessor 30 according to the embodiment of the present invention. Note that because the structure is simple, the value can be used by the designer as a larger value, such as 8 or 16.

먼저, 비교적 낮은 차수로 오버클럭되는 펄스 정형기(20)의 출력을 더욱 오버클럭하기 위한 오버클럭부(31)가 존재하며, 상기 오버클럭부(31)에서 제공하는 클럭을 통해 얻어지는 상기 펄스 정형기(20)의 출력을 순차적으로 지연하는 지연부 들(32~35)이 나열되어 있다. 이는 일종의 쉬프트 레지스터로 이해하면 되고, 디지털 신호 처리기에서 사용하기 위한 설정으로는 제로 오더 홀드(Zero order hold) 방식의 지연기들이다. First, there is an overclock part 31 for further overclocking the output of the pulse shaper 20 which is overclocked in a relatively low order, and the pulse shaper (obtained through a clock provided by the overclocker 31) Delay units 32 to 35 sequentially delay the output of 20). This can be understood as a kind of shift register, and the setting for use in a digital signal processor is a zero order hold type delay unit.

일반적으로 디지털 신호 처리기에서 오버클럭을 이용하여 순차적인 값을 수신하면 오버클럭된 부분을 0의 값으로 채워넣게 되는데, 여기에 제로 오더 홀드라는 설정을 하게 되면 원래 클럭에 의해 수신되는 값을 그대로 이용하여 오버클럭된 부분을 채워넣게 된다.In general, when a digital signal processor receives sequential values using overclock, the overclocked part is filled with a value of 0. When the zero order hold is set, the value received by the original clock is used as it is. To fill in the overclocked part.

따라서, 제로 오더 홀드 지연기들(32~35)을 오버클럭되는 수(m) 만큼 나열하고, 각 지연기들(32~35)의 값을 덧셈기(36)로 더한 후, 고정된 비트값으로 유지하면 각 지연기들(32~35)의 값을 평균한 값이 얻어지게 된다. 이는 당 업자에게는 당연한 것으로 덧셈값의 평균을 구하기 위해서는 얻어진 값을 단순 쉬프트하면 된다. Therefore, the zero order hold delayers 32 to 35 are listed by the number of overclocks (m), and the values of the respective delayers 32 to 35 are added to the adder 36, and then the fixed bit values are set. In this case, the average of the values of the delay units 32 to 35 is obtained. This is natural to those skilled in the art. To obtain an average of the addition values, a simple shift of the obtained value is required.

따라서, 상기 오버샘플 후처리기(30)의 구조가 대단히 단순하다는 것을 알 수 있을 것이다. 이는 펄스 정형기(20)의 오버클럭 차수를 높이는 것에 비해 대단히 작은 시스템 자원으로도 실시할 수 있어 전체 시스템의 복잡도와 부피를 크게 줄일 수 있다. Therefore, it will be appreciated that the structure of the oversample postprocessor 30 is very simple. This can be done with very small system resources compared to increasing the overclock order of the pulse shaper 20, thereby greatly reducing the complexity and volume of the overall system.

도 3은 상기 도 2에 도시한 오버샘플 후처리기(30)의 실제 동작을 설명하기 위한 신호 처리의 실시예를 나타낸 것으로, 좌측의 신호는 펄스 정형기(20)에 의해 출력되는 값이며, 우측의 신호는 오버샘플 후처리기(30)를 통과한 출력을 의미한다. 연속되는 신호의 일부를 보인 것이라는데 주의한다.3 shows an embodiment of signal processing for explaining the actual operation of the oversample post-processor 30 shown in FIG. 2, the signal on the left is the value output by the pulse shaper 20, The signal refers to the output that passed through the oversample postprocessor 30. Note that part of the signal sequence is shown.

먼저, 10, 15, 5, 10 이라는 값을 칩클럭 × n인 오버 클럭 주기동안 유지하 는 펄스 정형기(20)의 출력이 오버샘플 후처리기(30)에 인가되면, 이를 m배(본 실시예에서는 4배) 오버 클럭하여 받아들이기 때문에 동일한 값이 4번 수신되는 것과 같다. First, when the output of the pulse shaper 20 that maintains the values 10, 15, 5, and 10 for an overclock period of chip clock x n is applied to the oversample postprocessor 30, this is m times (in this embodiment, 4 times) is the same value is received 4 times because it is overclocked and accepted.

처음 C1에서 10이라는 값이 출력되었다는 것은 지연기(32~35)의 출력이 모두 10이라는 것을 의미한다. 그 다음, 클럭(오버샘플 후처리기 클럭)에서는 제 1지연기(32)의 값이 15가 되고, 나머지 지연기들(33~35)의 값은 10을 유지하므로 그 값은 15+10+10+10 = 45가 되며, 이를 우로 2번 쉬프팅하여 원래 비트값을 유지하면 그 평균값인 11이 얻어진다. 단순 평균값이므로 소숫점 이하는 버림연산이 된다.The first output of the value 10 in C1 means that the outputs of the delay units 32 to 35 are all 10. Next, in the clock (oversample post-processor clock), the value of the first delay unit 32 is 15, and the values of the remaining delay units 33 to 35 are kept at 10, so the value is 15 + 10 + 10. +10 = 45, and shifting it two times to keep the original bit value gives an average value of 11. Since it is a simple average value, the decimal point is rounded down.

그 다음, 클럭에서 각 지연기들(32~35)의 출력은 15+15+10+10 = 50이 되며 그 평균은 12가 된다. 그 다음 클럭에서 출력 평균은 13이 되고, 그 다음 클럭(C2)에서 모든 지연기들(32~35)의 출력은 15이므로 출력 평균은 15가 된다.Then, the output of each of the delays 32 to 35 in the clock is 15 + 15 + 10 + 10 = 50 and the average is 12. At the next clock, the output average is 13, and at the next clock C2, the outputs of all the delayers 32-35 are 15, so the output average is 15.

즉, 계단식으로 나타나는 펄스 정형기(20)의 출력을 부드러운 선형 출력으로 보간하게 되는 것이다. In other words, the output of the pulse shaper 20 which appears in a stepwise manner is interpolated to a smooth linear output.

그 다음 단계는 동일한 방식으로 동작하게 되므로 생략하도록 한다. The next step will work the same way and will be omitted.

만일 오버샘플 후처리기(30)의 m값을 8로 하게 되면 더욱 세밀한 선형 동작을 가져올 수 있으며, 펄스 정형기(20)에서 사용하는 오버클럭 차수(n)를 8로 한 후 오버샘플 후처리기(30)의 차수(m)를 4로 한다면 32차 오버 샘플링 시스템이 되어 16차 오버클럭 펄스 정형기(20)보다 시스템 복잡도를 크게 낮추면서 품질을 크게 높일 수 있게 된다.If the m value of the oversample postprocessor 30 is 8, more detailed linear motion can be obtained. After the overclock order n used in the pulse shaper 20 is 8, the oversample postprocessor 30 If the order (m) of 4) is a 32 th order oversampling system, the system complexity can be greatly improved while the system complexity is significantly lower than that of the 16 th order overclock pulse shaper 20.

따라서, 본 발명은 어떠한 조합으로도 사용 가능하며, 낮은 시스템 복잡도를 가지는 낮은 차수의 펄스 정형기(20)를 이용하더라도 높은 품질의 신호를 얻어낼 수 있게 된다. 또한, 신호의 품질이 높아지므로 아날로그 저역 통과 필터(50)의 설계 여유가 커질 수 있게 된다.Therefore, the present invention can be used in any combination, and high quality signals can be obtained even by using a low order pulse shaper 20 having a low system complexity. In addition, since the signal quality is higher, the design margin of the analog low pass filter 50 can be increased.

도 4는 전술한 실시예인 16차 오버샘플링(4배(n) × 4배(m)) 파형 정형부(펄스 정형기와 오버샘플 후 처리기의 조합)의 출력과 기존의 4차 오버샘플링 펄스 정형기 출력 및 8차 오버샘플링 펄스 정형기 출력을 비교한 시뮬레이션 결과이다. Fig. 4 shows the output of the 16th order oversampling (4 times (n) x 4 times (m)) waveform shaping unit (combination of pulse shaper and postsample processor) and the conventional 4th order oversampling pulse shaper output. And an eighth-order oversampling pulse shaper output.

도시한 바와 같이, 4차 오버샘플링 출력은 칩 비율의 4배 위치(4, 8, 12, 16)에서 각각 큰 이미징(기생 주파수)이 나타나는 것을 알 수 있다. 이러한 이미징은 잡음원으로 기능하므로 그 크기가 낮을 수록, 그리고 나타나는 횟수가 작을 수록 출력의 품질이 높은 것이다. 또한, 출력 신호의 일반적인 형태 역시 상당히 거칠게 나타남을 알 수 있다.As shown, it can be seen that the fourth oversampling output shows large imaging (parasitic frequency) at positions four, eight, twelve, sixteen times the chip ratio, respectively. Since this imaging acts as a noise source, the lower the size and the smaller the number of times, the higher the output quality. It can also be seen that the general shape of the output signal is also quite rough.

8차 오버샘플링 출력은 칩 비율의 8배 위치(8, 16)에서 각각 큰 이미징이 나타나게 된다. 비록 4차 오버샘플링 출력에 비해 이미징의 수가 절반으로 줄어들고, 일반적인 형태 역시 다소간 부드러워지기는 했지만, 시스템 복잡도에 비하면 그 효과가 뛰어나지 않다.The eighth order oversampling output results in large imaging at positions eight and sixteen times the chip ratio, respectively. Although the number of imaging is cut in half compared to the fourth-order oversampling output and the general shape is somewhat smoother, the effect is not as good as the system complexity.

마지막으로 본 발명의 16차 오버샘플링 출력은 4차 오버샘플링과 4차 오버샘플 후처리에 의한 16차 오버샘플링의 특성을 가지게 된다. 4차 펄스 정형기의 흔적이 칩 비율의 4배 위치(4, 8, 12)에 이미징으로 나타나게 되지만 그 크기는 오버샘플 후처리를 하지 않은 단순 4차 혹은 8차 펄스 정형기의 출력에 비해 크게 낮아진다. 도시된 크기는 로그 스케일이므로 도시된 크기 차이라면 10배의 이미징 크기 차이를 의미한다. 그리고, 16차 오버 샘플링의 특성에 의해 칩 비율의 16배 위치(16)에서는 기존의 단순 4차 혹은 8차 펄스 정형기의 출력과 동일한 결과를 가진다. 그러나 일반적인 신호의 형태는 8차 펄스 정형기의 출력보다 더욱 부드러운 결과를 얻는다는 것을 알 수 있을 것이다. 즉, 낮은 차수의 펄스 정형기에 의해 작은 크기의 이미징이 나타나므로 전체적인 품질은 실제 16차 펄스 정형기에는 미치치 못하지만 8차 펄스 정형기의 출력보다는 뛰어나다고 할 수 있게 된다. Finally, the 16 th order oversampling output of the present invention has the characteristics of the 16 th order oversampling by the 4 th order oversampling and the 4 th order oversample post-processing. Traces of the fourth-order pulse shaper appear imaging at four times the chip ratio (4, 8, 12), but the magnitude is significantly lower than the output of a simple fourth- or eighth-order pulse shaper without oversample postprocessing. Since the size shown is a logarithmic scale, a difference in size shown means a 10 times imaging size difference. Further, due to the characteristics of the 16th order oversampling, the position 16 times the chip ratio has the same result as the output of the conventional simple 4th or 8th order pulse shaper. However, it can be seen that the general signal shape produces smoother results than the output of an 8th-order pulse shaper. In other words, the low-order pulse shaper shows small size imaging, so the overall quality is not as good as that of the 16th-order pulse shaper, but it is superior to the output of the 8th-order pulse shaper.

즉, 8배 오버클럭을 실시하는 펄스 정형기의 시스템 복잡도 보다 월등히 낮은 4배 오버클럭 펄스 정형기와 단순 지연기와 덧셈기를 이용한 4배 오버샘플 후처리기의 조합을 통해 8배 오버클럭 펄스 정형기의 출력보다 품질이 높은 출력을 얻을 수 있게 된다.That is, the combination of 4x overclock pulse shaper and 4x oversample postprocessor using simple delay and adder is much lower than the output of 8x overclock pulse shaper. This high output can be obtained.

따라서, 본 발명은 낮은 차수의 펄스 정형기와 간단한 구조의 오버샘플 후처리기를 조합하여 높은 차수의 오버샘플링 파형 정형 필터를 용이하게 구현할 수 있게 된다.Accordingly, the present invention can easily implement a high order oversampling waveform shaping filter by combining a low order pulse shaping machine with a simple structure of the oversample postprocessor.

상기한 바와 같이 본 발명 고차 오버 샘플링 파형 정형 필터는 낮은 차수의 펄스 정형기 출력단에 오버 클럭으로 동작하는 간단한 덧셈기로 구현된 오버샘플 후처리기를 더 부가함으로써 높은 차수의 펄스 정형기를 이용하는 경우보다 시스템 복잡도를 줄이면서 손쉽게 원하는 고품질 출력을 얻을 수 있는 것은 물론이고 이후 부가되는 아날로그 필터의 설계 여유를 더 제공할 수 있어 시스템의 복잡도에 기인한 설계 시간과 비용을 낮출 수 있는 효과가 있다. As described above, the high order oversampling waveform shaping filter of the present invention adds an oversample postprocessor implemented by a simple adder that operates overclocked to a low order pulse shaping machine output stage, thereby reducing the system complexity than using a high order pulse shaping machine. In addition to reducing the desired high-quality output, it can also provide more design margin for subsequent analog filters, reducing design time and cost due to system complexity.

Claims

A high order oversampling waveform shaping filter for interpolating digital data modulated by a chip clock unit in a transmitter of a digital transmission system,

A pulse shaper for sampling the symbols provided to the chip clock by using a clock overclocked by an integer multiple of the chip clock and shaping through a predetermined shaping algorithm;

An oversample postprocessor for shaping the overclocked clock used by the pulse shaping machine by using an clock multiplied by an integer and adding the delay and outputting of the pulse shaping machine to be applied while delaying the output of the pulse shaping machine;

And a digital-to-analog converter for converting the output of the oversample postprocessor to analog using a clock used in the oversample postprocessor.

The sampled signal of claim 1, wherein the oversample postprocessor samples the output of the pulse shaper using a clock that overclocks the clock used by the pulse shaper again, and the plurality of delayers operate at the clock rate. And a linear filter for interpolating between the outputs of the pulse shaper by a linear value by adding the outputs of the delayers at the clock speed while sequential delaying.

The apparatus of claim 1, wherein the oversample postprocessor comprises: an overclock unit configured to overclock a clock used by the pulse shaper by a preset multiple; Zero order hold delayers listed by the preset multiple value; And an adder for summing outputs of the respective delayers to generate an average value.