Nothing Special   »   [go: up one dir, main page]

KR100532971B1 - 메모리 장치용 데이타 출력 장치 - Google Patents

메모리 장치용 데이타 출력 장치 Download PDF

Info

Publication number
KR100532971B1
KR100532971B1 KR10-2004-0027899A KR20040027899A KR100532971B1 KR 100532971 B1 KR100532971 B1 KR 100532971B1 KR 20040027899 A KR20040027899 A KR 20040027899A KR 100532971 B1 KR100532971 B1 KR 100532971B1
Authority
KR
South Korea
Prior art keywords
data
pull
cmos buffer
transistor
local data
Prior art date
Application number
KR10-2004-0027899A
Other languages
English (en)
Other versions
KR20050102494A (ko
Inventor
김동균
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2004-0027899A priority Critical patent/KR100532971B1/ko
Priority to US10/878,712 priority patent/US7031200B2/en
Publication of KR20050102494A publication Critical patent/KR20050102494A/ko
Application granted granted Critical
Publication of KR100532971B1 publication Critical patent/KR100532971B1/ko

Links

Classifications

    • A—HUMAN NECESSITIES
    • A45—HAND OR TRAVELLING ARTICLES
    • A45C—PURSES; LUGGAGE; HAND CARRIED BAGS
    • A45C11/00—Receptacles for purposes not provided for in groups A45C1/00-A45C9/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • A—HUMAN NECESSITIES
    • A45—HAND OR TRAVELLING ARTICLES
    • A45C—PURSES; LUGGAGE; HAND CARRIED BAGS
    • A45C11/00—Receptacles for purposes not provided for in groups A45C1/00-A45C9/00
    • A45C2011/002—Receptacles for purposes not provided for in groups A45C1/00-A45C9/00 for portable handheld communication devices, e.g. mobile phone, pager, beeper, PDA, smart phone

Landscapes

  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 장치에 사용되는 데이타 출력 장치에 관한 것으로, 특히 비트라인 감지 증폭기에 의하여 증폭된 데이타를 재차 증폭하여 글로벌 입출력 라인으로 전달함에 있어 데이타 전송 속도를 개선시킨 데이타 출력 장치에 관한 것이다.
본 발명 실시예인 메모리 장치용 데이타 출력 장치는 메모리 장치의 비트라인쌍으로부터 전달된 데이타를 수신하는 제 1 및 제 2 로컬 데이타 라인;상기 제 1 및 제 2 로컬 데이타 라인사이에 위치하는 증폭기; 상기 제 1 로컬 데이타 라인상의 데이타를 수신하는 제 1 CMOS형 버퍼 수단; 상기 제 2 로컬 데이타 라인상의 데이타를 수신하는 제 2 CMOS형 버퍼 수단; 상기 제 1 CMOS형 버퍼 수단의 출력신호를 반전시켜 홀딩하는 제 1 래치 수단; 상기 제 2 CMOS형 버퍼 수단의 출력신호를 그대로 홀딩하는 제 2 래치 수단; 구동전압과 접지사이에 직렬로 연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한다. 여기서, 제 1 래치수단의 출력신호는 상기 풀업 트랜지스터의 게이트에 인가되고, 상기 제 2 래치수단의 출력신호는 상기 풀다운 트랜지스터의 게이트에 인가된다.

Description

메모리 장치용 데이타 출력 장치{A data output device for a memory device}
본 발명은 메모리 장치에 사용되는 데이타 출력 장치에 관한 것으로, 특히 비트라인 감지 증폭기에 의하여 증폭된 데이타를 재차 증폭하여 글로벌 입출력 라인으로 전달함에 있어 데이타 전송 속도를 개선시킨 데이타 출력 장치에 관한 것이다.
일반적으로, 메모리 장치의 리드 동작시, 어드레스 신호에 의하여 선택된 셀 데이타는 비트라인 감지 증폭기에 의하여 감지 및 증폭된 후, 로컬 데이타 라인으로 전송된다. 참고로, 비트라인과 로컬 데이타 라인은 쌍으로 구성되어 있다.
그런데, 로컬 데이타 라인으로 전송된 데이타의 하이 레벨과 로우 레벨의 차이값은 약 200mV 정도로 매우 작다. 이 때문에 로컬 데이타 라인으로 전송된 데이타를 CMOS 전압 레벨로 변환하는 과정이 필요하다. 이러한 과정은 로컬 라인쌍 사이에 위치하는 증폭기(도 1 의 증폭기 참조)에 의하여 이루어진다. 즉, 로컬 라인으로 전송된 하이 및 로우 레벨 데이타는 증폭기에 의하여 구동전압(VDD) 레벨과 접지 레벨로 증폭된다. 따라서, 하이 및 로우 레벨간의 전압차는 VDD가 된다. 여기서, VDD는 메모리 장치에 인가되는 구동전압으로 메모리 장치의 종류에 따라 1.8V, 2.5V 등이 될 수 있다.
이하, 종래의 데이타 출력 장치를 나타내는 도 1을 참조하여 보다 구체적으로 설명하기로 한다.
도 1에서, MADT(Main Amplifier Data True)는 비트라인(BIT)으로부터 전달된 데이타를 수신하는 로컬 데이타 라인상의 데이타를 나타내고, MADB(Main Amplifier Data Bar)는 비트라인(/BIT)으로부터 전달된 데이타를 수신하는 로컬 데이타 라인상의 데이타를 나타낸다.
도 1의 증폭기는 비트라인으로부터 전송된 데이타(MADT, MADB)를 CMOS 전압 레벨로 증폭하는 회로이다. 증폭기의 동작은 MAE(Main Amplifier Enable) 신호에 의하여 제어된다. 즉, MAE 신호가 하이 레벨을 유지하는 동안 증폭기는 정상적인 증폭 동작을 수행한다.
도 1에서, 트랜지스터(P1, N1, N2)는 데이타(MADT)를 수신하는 CMOS형 버퍼이며, 래치(INV1, INV2)는 CMOS형 버퍼의 출력 신호를 홀딩한다.
래치(INV1, INV2)로부터 출력된 데이타(MAQ)는 인버터(INV3, INV4)에 각각 인가된다.
인버터(INV3)의 출력신호는 스위치(TM1)를 통하여 풀업 트랜지스터(P3)의 게이트로 전송되고, 인버터(INV4)의 출력신호는 스위치(TM2)를 통하여 풀다운 트랜지스터(N3)의 게이트로 전송된다.
스위치(TM1, TM2)는 제어신호(MAOEB)에 의하여 제어된다. 도시된 바와같이, 제어신호(MAOEB)가 로우 레벨인 경우, 스위치(TM1, TM2)가 턴온되어 인버터(INV3, INV4)의 출력신호는 풀업 및 풀다운 트랜지스터(P3, N3)의 게이트로 각각 전송된다. 반면에, 제어신호(MAOEB)가 하이 레벨인 경우, 스위치(TM1, TM2)는 턴오프된다. 제어신호(MAOEB)가 하이 레벨인 경우는 회로가 프리차지 상태인 경우를 나타내고, 제어신호(MAOEB)가 로우 레벨인 경우는 회로가 정상 동작 상태인 경우를 나타낸다.
전원전압과 풀업 트랜지스터(P3)의 게이트에 사이에 위치하는 트랜지스터(P2)는 풀다운 트랜지스터(N3)가 동작하는 경우 풀업 트랜지스터(P3)의 동작을 디스에이블시키는 역할을 한다. 이와 비슷하게, 풀다운 트랜지스터(N3)의 게이트와 접지전압 사이에 위치하는 트랜지스터(N4)는 풀업 트랜지스터(P3)가 동작하는 경우 풀 다운 트랜지스터(N3)의 동작을 디스에이블시키는 역할을 한다.
예컨대, 전원전압과 풀업 트랜지스터(P3)의 게이트 사이에 위치하는 트랜지스터(P2)와, 풀다운 트랜지스터(N3)의 게이트와 접지전압 사이에 위치하는 트랜지스터(N4)는 제어신호(MAOEB)가 하이 레벨인 경우 즉 프리차지 상태인 경우에 트랜지스터(P3)의 게이트 노드를 하이로 트랜지스터(N3)의 게이트 노드를 로우로 각각 인가함으로써 트랜지스터(P3)와 트랜지스터(N3)를 턴오프하는 역학을 한다. 제어신호(MAOEB)가 로우인 경우에는 트랜지스터(P2)와 트랜지스터(N4)는 각각 턴오프 상태를 유지한다.
글로벌 데이타 라인(gio 버스)은 풀업 또는 풀다운 트랜지스터로부터 전달된 데이타를 데이타 출력 드라이버로 전송하는 기능을 한다.
이하, 도 2 를 참조하여 도 1에 도시된 회로의 동작을 설명한다.
증폭기 동작을 제어하는 제어신호(MAE)가 하이 레벨로 인에이블되기 전에, 비트라인으로부터 로컬 데이타 라인으로 전달된 데이타(MADT, MADB)의 전압차는, 도 2에서 알 수 있듯이, 매우 작다. 도 2에서, 데이타(MADT)는 점선으로 표시하였으며, 데이타(MADB)는 실선으로 표시하였다.
제어신호(MAE)가 하이 레벨로 천이하면, 증폭기가 동작한다. 따라서, 로컬 데이타 라인의 데이타(MADT)는 구동전압 레벨로 상승하고, 데이타(MADB)는 접지전압 레벨로 떨어진다. 즉, CMOS 전압 레벨로 디벨럽된다.
데이타(MADT)가 하이 레벨이므로, CMOS형 버퍼의 출력신호(MAQB)는 로우 레벨이며, 따라서 래치(INV1, INV2)로부터 출력되는 데이타(MAQ)는 하이 레벨이다.
인버터(INV3, INV4)는 데이타(MAQ)를 수신하여 반전시킨다.
여기까지의 동작이 완료된 후, 제어신호(MAOEB)가 로우 레벨로 천이하면, 스위치(TM1, TM2)가 턴온된다. 따라서, 인버터(INV3, INV4)의 출력신호는 풀업 및 풀다운 트랜지스터(P3, N3)의 게이트로 전달된다.
위의 경우, 데이타(MAQ)는 하이 레벨이었으므로, 풀업 트랜지스터(P3)가 턴온될 것이다. 따라서, 글로벌 데이타 라인(gio 버스)으로 하이 레벨의 데이타가 전달된다.
참고로, 도 2에서, 데이타(MADT, MADB)가 모두 하이 레벨인 경우는 로컬 데이타 라인이 프리차지 상태에 있는 것을 나타낸다. 그리고, 프리차지 상태 후, 점선으로 표시된 데이타(MADT)의 전위가 데이타(MADB)의 전위보다 낮아지는 단계는 비트라인으로부터 데이타가 전달되는 과정을 나타낸다.
도 2에서, 지연시간은 제어신호(MAE)가 인에이블된후부터 글로벌 데이타 라인으로 데이타가 출력하기까지의 시간을 나타낸다. 그리고, 마아진은 제어신호(MAE)가 인에이블된 후부터 제어신호(MAOEB)가 로우 레벨로 인에이블되기까지의 시간을 나타낸다. 따라서, 이들 지연시간과 마아진은 데이타 출력 장치의 데이타 전달 속도와 밀접하게 관련되어 있다.
그런데, 종래 회로는 데이타 전달을 위한 중간 구성요소(즉, 인버터(INV3, INV4)와 스위치(TM1, TM2))의 존재로 인하여 지연시간을 단축시키는 데 한계가 있었다. 따라서, 종래의 회로를 DDR2 SDRAM 등과 같이 동작 속도가 빠른 차세대 메모리 장치에 그대로 적용하기 곤란하다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 차세대 메모리 장치에 적용가능한 고속 데이타 출력 장치를 제공한다.
특히, 본 발명은 데이타 전달 수단의 감축을 데이타 전달 속도를 개선시킴으로써 메모리 장치의 리드 동작 시간을 단축시킬 수 있는 데이타 출력 장치를 제공한다.
본 발명 실시예인 메모리 장치용 데이타 출력 장치는 메모리 장치의 비트라인쌍으로부터 전달된 데이타를 수신하는 제 1 및 제 2 로컬 데이타 라인;상기 제 1 및 제 2 로컬 데이타 라인사이에 위치하는 증폭기; 상기 제 1 로컬 데이타 라인상의 데이타를 수신하는 제 1 CMOS형 버퍼 수단; 상기 제 2 로컬 데이타 라인상의 데이타를 수신하는 제 2 CMOS형 버퍼 수단; 상기 제 1 CMOS형 버퍼 수단의 출력신호를 반전시켜 홀딩하는 제 1 래치 수단; 상기 제 2 CMOS형 버퍼 수단의 출력신호를 그대로 홀딩하는 제 2 래치 수단; 구동전압과 접지사이에 직렬로 연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한다. 여기서, 제 1 래치수단의 출력신호는 상기 풀업 트랜지스터의 게이트에 인가되고, 상기 제 2 래치수단의 출력신호는 상기 풀다운 트랜지스터의 게이트에 인가된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 3은 본 발명에 따른 메모리 장치용 데이타 출력 장치를 도시한다.
본 발명의 메모리 장치용 데이타 출력 장치는 로컬 데이타 라인(line1, line2)과, 증폭기(300)와, CMOS형 버퍼(301, 302)와, 래치(303, 304)와, 풀업 트랜지스터(P3)와 풀다운 트랜지스터(N7)를 구비한다.
로컬 데이타 라인(line1, line2)은 메모리 장치의 비트라인쌍(BIT, /BIT)으로부터 전달된 데이타를 수신한다. 도시된 바와같이, 로컬 데이타 라인(line1)상의 데이타는 MADT로 표시하였으며, 로컬 데이타 라인(line2)상의 데이타는 MADB로 표시하였다. 전술한 바와같이, 비트라인으로부터 로컬 데이타 라인으로 전달된 데이타(MADT, MADB)의 전압차는 약 200mV 정도로 매우 작다(도 4 참조). 따라서, 이 전압차를 CMOS 전압 레벨로 증폭할 필요가 있다.
증폭기(300)는 로컬 데이타 라인상의 데이타(MADT, MADB)를 CMOS 전압 레벨로 증폭하는 기능을 갖는다. 도 4에서 알 수 있듯이, 제어신호(MAE)가 하이 레벨로 천이하여 증폭기(300)가 동작을 하면, 점선으로 표시된 로컬 라인상의 하이 레벨 데이타(MADT)는 구동전압(VDD)레벨로 상승하고, 실선으로 표시된 로컬 라인상의 로우 레벨 데이타(MADB)는 접지 레벨로 다운된다.
CMOS형 버퍼(301)는 구동전압(VDD)과 접지사이에 직렬 연결된 PMOS 트랜지스터(P1)과 NMOS 트랜지스터(N1, N2)를 구비한다. PMOS 트랜지스터(P1)과 NMOS 트랜지스터(N2)의 공통 게이트는 로컬 데이타 라인(line1)과 연결되어 있다. NMOS 트랜지스터(N1)의 게이트에는 제어신호(MAE)가 인가된다. 제어신호(MAE)는 증폭기(300)와 CMOS형 버퍼(301)의 동작을 제어하는 신호이다. 제어신호(MAE)가 하이 레벨로 천이하면, 증폭기(300)와 CMOS형 버퍼(301)은 정상 동작을 수행한다. 즉, CMOS형 버퍼(301)는 증폭기(300)에 의하여 증폭된 데이타(MADT)를 수신하여 논리 레벨을 반전시켜 출력한다. CMOS형 버퍼(301)의 출력단과 접지사이에 NMOS 트랜지스터(N5)가 위치하며, NMOS 트랜지스터(N5)의 게이트에는 제어신호(MAOEB)가 인가된다.
CMOS형 버퍼(302)는 구동전압(VDD)과 접지사이에 직렬 연결된 PMOS 트랜지스터(P2)과 NMOS 트랜지스터(N3, N4)를 구비한다. PMOS 트랜지스터(P2)과 NMOS 트랜지스터(N4)의 공통 게이트는 로컬 데이타 라인(line2)과 연결되어 있다. NMOS 트랜지스터(N3)의 게이트에는 제어신호(MAE)가 인가된다. 제어신호(MAE)가 하이 레벨로 천이하면, CMOS형 버퍼(302)은 정상 동작을 수행한다. 즉, CMOS형 버퍼(302)는 증폭기(300)에 의하여 증폭된 데이타(MADB)를 수신하여 논리 레벨을 반전시켜 출력한다. CMOS형 버퍼(302)의 출력단과 접지사이에 NMOS 트랜지스터(N6)가 위치하며, NMOS 트랜지스터(N6)의 게이트에는 제어신호(MAOEB)가 인가된다.
래치(303)는 2 개의 인버터(INV1, INV2)로 구성되며, CMOS형 버퍼(303)의 출력신호를 반전시켜 홀딩한다. 래치(304)는 2 개의 인버터(INV3, INV4)로 구성되며, CMOS형 버퍼(304)의 출력신호의 논리 레벨을 그대로 홀딩한다.
래치(303)의 출력단은 풀업 트랜지스터(P3)의 게이트(PU)과 연결되며, 래치(304)의 출력단은 풀다운 트랜지스터(N7)의 게이트(PD)과 연결된다.
풀업 트랜지스터(P3)와 풀다운 트랜지스터(N7)는 구동전압(VDD)과 접지사이에 직렬로 연결된다.
도 4는 도 3에 도시된 회로의 동작을 설명하는 파형도이다.
도 4에서, 제어신호(MAE)는 증폭기(300)와 CMOS형 버퍼(301, 302)의 동작을 제어하는 신호로서, 제어신호(MAE)가 하이 레벨을 유지하는 동안 증폭기(300)와 CMOS형 버퍼(301, 302)는 정상 동작을 수행한다.
로컬 데이타 라인(line1)상의 데이타(MADT)는 점선으로 표시되어 있으며, 로컬 데이타 라인(line2)상의 데이타(MADB)는 실선으로 표시되어 있다. 도시된 바와같이, 제어신호(MAE)가 하이 레벨로 천이하여 증폭기(300)가 정상 동작을 수행하면, 데이타(MADT, MADB)는 구동전압(VDD)과 접지전압으로 증폭된다. 제어신호(MAE)가 로우 레벨로 천이하면, 로컬 데이타 라인(line1, line2)은 프리차지 상태로 천이한다. 도 4에서는 프리차지 상태에서, 로컬 데이타 라인상의 데이타(MADT, MADB)는 모두 구동전압(VDD) 레벨을 유지하고 있음을 알 수 있다.
프리차지 동작 후, 비트라인(BIT)을 통하여 로우 레벨의 신호가 인가되고, 비트라인(/BIT)을 통하여 하이 레벨의 신호가 인가된는 경우, 점선으로 표시된 데이타(MADT)는 프리차지 상태를 이탈하여 전압이 다운되고, 실선으로 표시된 데이타(MADB)는 일정 전압을 유지하는 것을 알 수 있다. 이후, 제어신호(MAE)가 하이 레벨로 천이하면, 전술한 바와같이, 증폭기(300)에 의하여 데이타(MADT, MADB)는 CMOS 전압 레벨로 증폭된다.
제어신호(MAOEB)는 NMOS 트랜지스터(N5, N6)의 게이트에 인가되는 신호로서, 데이타 출력 장치가 프리차지 상태에 있는 동안 하이 레벨 상태를 유지한다. 제어신호(MAOEB)가 하이 레벨인 경우, NMOS 트랜지스터(N5, N6)는 모두 턴온 상태이므오, CMOS형 버퍼(301, 302)의 출력단의 전위 레벨은 접지 상태가 된다. 따라서, 풀업 트랜지스터(P3)와 풀다운 트랜지스터(N7)는 턴오프 상태가 된다. 이 경우, 글로벌 데이타 라인(gio 버스)은 기존의 데이타를 래치할 것이다.
이하, 본 발명 회로의 동작을 도 3 및 도 4를 참조하여 설명한다.
프리차지 상태에서, 로컬 데이타 라인(line1, line2)의 전위 레벨은 하에 레벨(즉, 구동전압 레벨)을 유지한다.
비트라인으로부터 로컬 데이타 라인으로 데이타 신호가 인가되면 로컬 데이타 라인간의 전위 레벨은 도 4에서와 같이 약 200mV 정도까지 전개된다.
그 다음, 프리차지 상태에서 하이 레벨을 유지하고 있던 제어신호(MAOEB)가 로우 레벨로 천이한다.
제어 신호(MAOEB)가 로우 레벨로 천이한 후, 증폭기(300)와 CMOS형 버퍼(301, 302)의 동작을 제어하는 신호(MAE)가 하이 레벨로 인에이블된다.
따라서, 도 4에서 알 수 있듯이, 로컬 데이타 라인상의 데이타(MADT, MADB)는 CMOS 전압 레벨로 증폭된다. 데이타(MADT)와 데이타(MADB)의 논리 레벨은 반대이다.
증폭된 데이타(MADT)는 CMOS형 버퍼(301)과 래치(303)를 통과하여 풀 업 트랜지스터(P3)의 게이트(PU)에 인가된다.
증폭된 데이타(MADB)는 CMOS형 버퍼(302)과 래치(304)를 통과하여 풀 다운 트랜지스터(N7)의 게이트(PD)에 인가된다.
턴온된 풀업 또는 풀다운 트랜지스터에 의하여 하이 레벨 또는 로우 레벨의 데이타가 글로벌 데이타 라인(gio 버스)으로 전송된다.
다음, 종래의 회로와 본 발명 회로의 차이점을 살펴본 후, 본 발명 회로의 우수성에 대하여 설명하기로 한다.
먼저, 도 1에 도시된 종래의 회로는 하나의 로컬 데이타 라인만을 이용하여 풀업 및 풀 다운 트랜지스터를 사용하는 기술을 제시하고 있는 반면에, 도 3에 도시된 본 발명의 회로는 로컬 데이타 라인(line1, line2) 각각에 대응하는 CMOS형 버퍼와 래치가 제공된다.
또한, 종래 회로의 경우, 래치와 풀업 및 풀 다운 트랜지스터 사이에 스위치에 의하여 제어되는 인버터가 내재되어 있었으나, 본 발명의 경우, 래치와 풀업 및 풀 다운 트랜지스터는 직접 연결되어 있다.
이러한 차이점으로 인하여 본 발명의 회로는 데이타 전달 시간을 단축시킬 수 있다는 장점을 갖추고 있다. 즉, 증폭된 데이타가 CMOS형 버퍼와 래치를 통과한 후 직접 풀업 또는 풀 다운 트랜지스터에 인가되므로 데이타 전달 시간이 종래의 경우보다 훨씬 짧다.
이러한 결과는 제어 신호(MAE)가 하이 레벨로 천이하는 타이밍보다 제어신호(MAOEB)를 먼저 로우 레벨로 천이시킴과 아울러, 데이타 전달시 초래되는 데이타 지연 수단의 일부를 제거하였기 때문이다.
이상에서 알 수 있는 바와같이, 본 발명에 따른 데이타 출력 장치를 사용하는 경우, 데이타 전달 속도를 단축시킬 수 있다. 이러한 본 발명의 회로는 고속 동작을 요구하는 차세대 메모리 장치에 적용 가능하다.
도 1은 종래의 데이타 출력 장치의 일예이다.
도 2는 도 1에 도시된 데이타 출력 장치의 동작을 설명하기 위한 파형도이다.
도 3은 본 발명에 따른 데이타 출력 장치의 일예이다.
도 4는 도 3에 도시된 데이타 출력 장치의 동작을 설명하기 위한 파형도이다.

Claims (8)

  1. 메모리 장치의 비트라인쌍으로부터 전달된 데이타를 수신하는 제 1 및 제 2 로컬 데이타 라인;
    상기 제 1 및 제 2 로컬 데이타 라인사이에 위치하는 증폭기;
    상기 제 1 로컬 데이타 라인상의 데이타를 수신하는 제 1 CMOS형 버퍼 수단;
    상기 제 2 로컬 데이타 라인상의 데이타를 수신하는 제 2 CMOS형 버퍼 수단;
    상기 제 1 CMOS형 버퍼 수단의 출력신호를 홀딩하는 제 1 래치 수단;
    상기 제 2 CMOS형 버퍼 수단의 출력신호를 홀딩하는 제 2 래치 수단;
    구동전압과 접지사이에 직렬로 연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비하며,
    상기 제 1 래치수단의 출력신호는 상기 풀업 트랜지스터의 게이트에 인가되고, 상기 제 2 래치수단의 출력신호는 상기 풀다운 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 메모리 장치용 데이타 출력 장치.
  2. 제 1 항에 있어서,
    상기 증폭기와 상기 제 1 및 제 2 CMOS형 버퍼 수단은 제 1 제어신호에 의하여 인에이블되며,
    인에이블된 상기 증폭기는 상기 제 1 및 제 2 로컬 데이타 라인상의 데이타를 증폭하여 상기 제 1 및 제 2 CMOS형 버퍼 수단으로 전송하는 것을 특징으로 하는 메모리 장치용 데이타 출력 장치.
  3. 제 2 항에 있어서,
    상기 제 1 래치수단의 입력단과 접지사이에 연결된 제 1 스위치와,
    상기 제 2 래치수단의 입력단과 접지사이에 연결된 제 2 스위치를 더 구비하며,
    대기모드인 경우, 상기 제 1 및 제 2 스위치는 턴온되어 상기 제 1 및 제 2 래치수단의 입력단을 접지와 연결시키며,
    동작모드인 경우, 상기 제 1 및 제 2 스위치는 턴오프 상태를 유지하는 것을 특징으로 하는 메모리 장치용 데이타 출력 장치.
  4. 제 3 항에 있어서,
    동작 모드일 경우, 상기 제 1 및 제 2 스위치가 턴오프된 후, 상기 제 1 제어 신호가 인에이블되는 것을 특징으로 하는 메모리 장치용 데이타 출력 장치.
  5. 제 3 항에 있어서,
    상기 제 1 및 제 2 스위치는 모스 트랜지스터로 구성되며, 각 모스 트랜지스터의 게이트에 인가되는 제 2 제어 신호에 의하여 턴온/오프되는 것을 특징으로 하는 메모리 장치용 데이타 출력 장치.
  6. 제 5 항에 있어서,
    상기 제 2 제어신호에 의하여 상기 제 1 및 제 2 스위치가 턴오프된 후, 상기 제 1 제어신호에 의하여 상기 증폭기 및 상기 제 1 및 제 2 CMOS형 버퍼 수단이 인에이블되는 것을 특징으로 하는 메모리 장치용 데이타 출력 장치.
  7. 제 1 항에 있어서,
    상기 제 1 CMOS형 버퍼 수단은 상기 제 1 로컬 데이타 라인상의 데이타를 수신하여 반전시키며,
    상기 제 2 CMOS형 버퍼 수단은 상기 제 2 로컬 데이타 라인상의 데이타를 수신하여 반전시키는 것을 특징으로 하는 메모리 장치용 데이타 출력 장치.
  8. 제 1 항에 있어서,
    상기 제 1 로컬 데이타 라인상의 데이타와 상기 제 2 로컬 데이타 라인상의 데이타는 서로 다른 논리 레벨을 갖는 것을 특징으로 하는 메모리 장치용 데이타 출력 장치.
KR10-2004-0027899A 2004-04-22 2004-04-22 메모리 장치용 데이타 출력 장치 KR100532971B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2004-0027899A KR100532971B1 (ko) 2004-04-22 2004-04-22 메모리 장치용 데이타 출력 장치
US10/878,712 US7031200B2 (en) 2004-04-22 2004-06-28 Data output apparatus for memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2004-0027899A KR100532971B1 (ko) 2004-04-22 2004-04-22 메모리 장치용 데이타 출력 장치

Publications (2)

Publication Number Publication Date
KR20050102494A KR20050102494A (ko) 2005-10-26
KR100532971B1 true KR100532971B1 (ko) 2005-12-01

Family

ID=35136228

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-0027899A KR100532971B1 (ko) 2004-04-22 2004-04-22 메모리 장치용 데이타 출력 장치

Country Status (2)

Country Link
US (1) US7031200B2 (ko)
KR (1) KR100532971B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7974142B2 (en) * 2007-09-04 2011-07-05 Hynix Semiconductor Inc. Apparatus and method for transmitting/receiving signals at high speed
WO2010119393A1 (en) * 2009-04-17 2010-10-21 Koninklijke Philips Electronics N.V. An ambient telephone communication system, a movement member, method, and computer readable medium therefor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4621208A (en) * 1984-09-06 1986-11-04 Thomson Components - Mostek Corporation CMOS output buffer
US5363330A (en) * 1991-01-28 1994-11-08 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming
KR960004567B1 (ko) * 1994-02-04 1996-04-09 삼성전자주식회사 반도체 메모리 장치의 데이타 출력 버퍼
JPH08139290A (ja) * 1994-11-11 1996-05-31 Toshiba Corp 半導体記憶装置
US5751649A (en) * 1997-02-26 1998-05-12 Artisan Components, Inc. High speed memory output circuitry and methods for implementing same
US6130813A (en) * 1999-01-11 2000-10-10 Dell U.S.A., L.P. Protection circuit for electronic devices
JP3626452B2 (ja) * 2001-12-27 2005-03-09 株式会社東芝 半導体装置
JP2003272382A (ja) * 2002-03-20 2003-09-26 Mitsubishi Electric Corp 半導体記憶装置
KR100543203B1 (ko) * 2003-03-20 2006-01-20 주식회사 하이닉스반도체 유효 데이타 윈도우의 조절이 가능한 반도체 메모리장치의 데이타 출력 버퍼

Also Published As

Publication number Publication date
KR20050102494A (ko) 2005-10-26
US20050237819A1 (en) 2005-10-27
US7031200B2 (en) 2006-04-18

Similar Documents

Publication Publication Date Title
JP3825188B2 (ja) 半導体装置及びプリチャージ方法
US7161860B2 (en) Local input/output line precharge circuit of semiconductor memory device
US5798972A (en) High-speed main amplifier with reduced access and output disable time periods
GB2287112A (en) Auto-precharging semiconductor memory devices
EP0639000B1 (en) Flip-flop type amplifier circuit
KR100299889B1 (ko) 동기형신호입력회로를갖는반도체메모리
US9735780B2 (en) Tri-state driver circuits having automatic high-impedance enabling
US5506522A (en) Data input/output line sensing circuit of a semiconductor integrated circuit
JPH0456398B2 (ko)
US5835449A (en) Hyper page mode control circuit for a semiconductor memory device
EP0420189A2 (en) Sense amplifier circuit
KR100328322B1 (ko) 버스 구동 회로 및 이 버스 구동 회로를 갖는 메모리 장치
KR100211149B1 (ko) 반도체 메모리 장치의 데이터 출력버퍼 제어회로
KR100532971B1 (ko) 메모리 장치용 데이타 출력 장치
US6411553B1 (en) Single ended data bus equilibration scheme
KR100701683B1 (ko) 센스 앰프 전원제어회로
KR20080011105A (ko) 제 1 단 및 제 2 단을 포함하는 데이터 샘플러
US4435791A (en) CMOS Address buffer for a semiconductor memory
KR100230374B1 (ko) 감지증폭기
KR100772093B1 (ko) 반도체 메모리 장치
JPH10112183A (ja) 半導体記憶装置
KR20020025501A (ko) 반도체 메모리의 데이터 라이트 회로
KR100571641B1 (ko) 라이트 드라이버
KR100818096B1 (ko) 라이트 드라이버 제어 회로를 포함하는 반도체 메모리 장치및 라이트 드라이버 제어 방법
KR100810062B1 (ko) 반도체 메모리 소자와 그의 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131111

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140916

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee