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KR100538096B1 - 원자층 증착 방법을 이용하는 커패시터 형성 방법 - Google Patents

원자층 증착 방법을 이용하는 커패시터 형성 방법 Download PDF

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KR100538096B1
KR100538096B1 KR10-2004-0017503A KR20040017503A KR100538096B1 KR 100538096 B1 KR100538096 B1 KR 100538096B1 KR 20040017503 A KR20040017503 A KR 20040017503A KR 100538096 B1 KR100538096 B1 KR 100538096B1
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South Korea
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film
plasma
substrate
ammonia
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임재순
김성태
김영선
박영근
정숙진
이승환
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삼성전자주식회사
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Abstract

개시된 커패시터 형성 방법에 있어서, 제1유전막은 하부 전극이 형성된 반도체 기판 상에 형성된다. 상기 제1유전막은 알루미늄 질화물(AlN)로 이루어지며, TMA 소스와 암모니아(NH3) 플라즈마를 이용하는 원자층 증착 방법에 의해 형성된다. 고유전율 물질로 이루어진 제2유전막은 상기 제1유전막 상에 형성되며, 상부 전극은 상기 제2유전막 상에 형성된다. 상기 제1유전막은 암모니아(NH3) 가스 또는 질소(N2) 플라즈마를 이용하여 형성된 유전막보다 더 우수한 유전 특성을 갖는다. 따라서, 커패시터의 동작 성능이 향상될 수 있다.

Description

원자층 증착 방법을 이용하는 커패시터 형성 방법{Method for forming a capacitor using atomic layer deposition method}
본 발명은 원자층 증착(atomic layer deposition; ALD) 공정을 이용하여 반도체 장치의 커패시터를 형성하는 방법에 관한 것이다. 보다 상세하게는, 원자층 증착 공정을 이용하여 형성된 복합 유전막을 갖는 반도체 장치의 커패시터를 형성하기 위한 방법에 관한 것이다.
일반적으로 메모리 셀 영역의 축소에 따른 셀 커패시턴스(cell capacitance)의 감소는 반도체 메모리 장치의 집적도 증가를 저해하는 요인으로 작용한다. 상기 셀 커패시턴스의 감소는 반도체 메모리 장치의 데이터 독출 능력(readability)을 열화시키고 소프트 에러율(soft error rate)을 증가시키며, 반도체 메모리 장치가 저전압에서 동작하는 것을 어렵게 한다.
상기 셀 커패시턴스를 증가시키기 위한 노력의 예로써, 한정된 셀 영역 내에서 커패시턴스를 증가시키기 위하여 커패시터의 유전막을 박막화하는 방법, 또는 실린더나 핀과 같은 구조를 갖는 커패시터 하부 전극을 형성하여 커패시터의 유효 면적을 증가시키는 방법 등이 제안되었다. 그러나, 1 기가비트 이상의 다이내믹 랜덤 억세스 메모리(Dynamic Random Access Memory: DRAM)에서는 이러한 방법들로 메모리 장치를 작동시키기에 충분히 높은 커패시턴스를 얻기가 어렵다.
이러한 문제점을 해결하기 위하여 디자인 룰(design rule)이 1㎛ 이하인 고집적의 반도체 메모리 장치의 커패시터의 유전막의 제조에 있어서, 기존의 질화막, 탄탈륨옥사이드(Ta2O5) 혹은 알루미나(Al2O3)보다 상대적으로 높은 유전 상수(κ)를 갖는 물질로 이루어진 유전막, 예를 들어 Y2O3막, HfO2막, ZrO2막, Nb2O5막, BaTiO3막 또는 SrTiO3막을 커패시터의 유전막으로 사용하는 방법이 활발히 연구되고 있다.
특히, 커패시터의 유전막으로 알루미나(Al2O3)를 단독으로 사용하는 대신 하프늄 산화물(HfO2)-알루미나(Al2O3)를 포함하는 복합 유전막을 사용하여 커패시터를 제조하거나, 나아가 적층이 용이한 금속-절연막-기판(Metal-Insulator-Substrate: MIS) 커패시터의 제조에 있어 하프늄 산화막(HfO2)을 유전막으로 사용하면, 상기 유전막의 등가 산화막 두께(thickness of equivalent oxide; Toxeq.)를 감소시킬 수 있다.
또한, 상기 커패시터의 하부 전극이 폴리실리콘을 포함하는 경우, 폴리실리콘과 유전막 사이에서의 산화 반응을 방지하기 위한 산화방지막으로 실리콘 질화막(Si3N4)이 사용될 수 있다. 이러한 경우, 상기 커패시터의 복합 유전막은 실리콘 질화막(Si3N4)과 금속 산화막으로 이루어질 수 있으며, 상기 복합 유전막은 원자층 증착 방법에 의해 형성될 수 있다.
상기와 같이 실리콘 질화막(Si3N4)이 하부 전극과 금속 산화막 사이의 층간막으로 사용되는 경우, 상기 실리콘 질화막(Si3N4)의 유전 상수가 7 내지 8 정도이므로, 상기 실리콘 질화막(Si3N4)과 금속 산화막으로 이루어지는 복합 유전막의 등가 산화막 두께는 상기 실리콘 질화막(Si3N4)에 의해 크게 영향을 받는다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 상기 실리콘 질화막(Si3N4)보다 높은 유전 상수를 갖는 층간막을 갖는 개선된 복합 유전막 및 이를 제조하는 방법에 대한 연구가 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 실리콘 질화물(Si3N4)보다 유전 상수가 높은 알루미늄 질화물(AlN)로 이루어진 유전막을 갖는 커패시터를 형성하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 하부 전극을 포함하는 하부 구조물이 형성된 기판 상에 알루미늄 전구체를 포함하는 반응물을 공급하여 상기 기판 상에 상기 반응물의 일부를 화학적으로 흡착시키는 단계와, 상기 기판 상에 제1퍼지 가스를 공급하여 상기 화학 흡착된 일부를 제외한 상기 반응물의 나머지 부분을 제거하는 단계와, 상기 기판 상에 암모니아(NH3) 플라즈마를 공급하여 상기 기판 상에 알루미늄 질화물(AlN)로 이루어지는 유전막을 형성하는 단계와, 상기 기판 상에 제2퍼지 가스를 공급하여 상기 유전막을 형성하는 동안 발생된 반응 부산물을 제거하는 단계와, 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 원자층 증착 방법을 이용하는 커패시터 형성 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 알루미늄 전구체로는 TMA(TriMethyl Aluminium) 또는 TEA(TriEthyl Aluminium)가 사용될 수 있으며, 바람직하게 버블러에 의해 형성된 기상의 TMA가 사용될 수 있다. 상기 하부 전극 및 상부 전극은 폴리실리콘, 루테늄(Ru), 플라티늄(Pt), 이리듐(Ir), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 또는 이들의 복합물로 이루어질 수 있다.
상기 유전막을 형성하는 동안 반응 온도는 약 500℃ 이하인 것이 바람직하며, 특히 300℃ 내지 400℃ 정도의 반응 온도가 바람직하다. 상기 암모니아(NH3) 플라즈마는 리모트 플라즈마 방식으로 공급될 수 있으며, 이때의 플라즈마 파워는 50W 내지 500W가 바람직하다. 특히, 100W 내지 450W 정도의 플라즈마 파워가 바람직하다. 상기 유전막은 매엽식 반응 챔버 또는 배치식 반응 챔버 내부에서 형성될 수 있으며, 매엽식 반응 챔버가 사용되는 경우 암모니아(NH3) 플라즈마의 공급 시간은 0.5초 내지 10초인 것이 바람직하며, 배치식 반응 챔버가 사용되는 경우 암모니아(NH3) 플라즈마의 공급 시간은 10초 내지 10분인 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 하부 전극을 포함하는 하부 구조물이 형성된 기판 상에 알루미늄 전구체를 포함하는 반응물을 공급하여 상기 기판 상에 상기 반응물의 일부를 화학적으로 흡착시키는 단계와, 상기 기판 상에 제1퍼지 가스를 공급하여 상기 화학 흡착된 일부를 제외한 상기 반응물의 나머지 부분을 제거하는 단계와, 상기 기판 상에 암모니아(NH3) 플라즈마를 공급하여 상기 기판 상에 알루미늄 질화물(AlN)로 이루어지는 제1유전막을 형성하는 단계와, 상기 기판 상에 제2퍼지 가스를 공급하여 상기 제1유전막을 형성하는 동안 발생된 반응 부산물을 제거하는 단계와, 상기 제1유전막 상에 제2유전막을 형성하는 단계와, 상기 제2유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 원자층 증착 방법을 이용하는 커패시터 형성 방법이 제공된다.
상기 제2유전막은 원자층 증착 방법에 의해 형성될 수 있으며, HfO2막, Al2O3막, TiO2막, Y2O3막, ZrO2막, Ta2O5 막, Nb2O5막, BaTiO3막 또는 SrTiO3막이 상기 제2유전막으로 사용될 수 있다.
한편, 상기 알루미늄 질화물(AlN)로 이루어지는 유전막의 유전 상수는 약 10 정도이며, 상기 유전막과 고유전율 물질(high-k material)로 이루어지는 제2유전막으로 구성되는 복합 유전막은 실리콘 질화막(Si3N4)을 갖는 종래의 복합 유전막보다 낮은 등가 산화막 두께를 갖는다.
따라서, 커패시터의 정전 용량을 향상시킬 수 있으며 반도체 장치의 고집적화에 따른 셀 영역의 축소에 효과적으로 대처할 수 있다. 또한, 데이터 독출 능력과 같은 반도체 메모리 장치의 동작 특성 및 신뢰도를 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 바람직한 일 실시예에 따른 커패시터 형성 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 먼저, 실리콘웨이퍼와 같은 반도체 기판 상에 알루미늄 전구체를 포함하는 반응물을 공급하여 상기 반응물의 일부는 화학적으로 상기 반도체 기판의 표면에 흡착시킨다(단계 S100).
상기 반도체 상에는 하부 전극(또는 스토리지 전극)을 포함하는 하부 구조물이 형성되어 있으며, 상기 반응물은 캐리어 가스에 의해 상기 기판이 위치되는 원자층 증착 챔버로 공급된다. 상기 알루미늄 전구체로는 TMA(TriMethyl Aluminium) 또는 TEA(TriEthyl Aluminium)가 사용될 수 있으며, 상기 캐리어 가스로는 아르곤(Ar) 가스 또는 질소(N2) 가스와 같은 불활성 가스가 사용될 수 있다. 구체적으로, 상기 알루미늄 전구체는 상기 캐리어 가스를 사용하는 통상적인 버블러를 통해 상기 원자층 증착 챔버로 공급될 수 있으며, 상기 TMA가 바람직하게 사용될 수 있다.
상기 하부 전극은 통상의 화학 기상 증착 공정을 통해 형성될 수 있으며, 폴리실리콘, 루테늄(Ru), 플라티늄(Pt), 이리듐(Ir), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN)로 이루어질 수 있다.
상기 원자층 증착 챔버로는 한 장의 기판에 대하여 원자층 증착 공정을 수행하는 매엽식 챔버 또는 다수의 기판에 대하여 원자층 증착 공정을 수행하는 배치식 챔버가 사용될 수 있다. 한편, 상기 반응물의 공급 유량 및 공급 시간은 질량 유량 제어기(mass flow controller; MFC)에 의해 조절될 수 있다.
상기 알루미늄 전구체의 일부는 상기 반도체 기판의 표면 상에 화학적으로 흡착되어 원자층(atomic layer)을 형성하며, 그 나머지 부분은 상기 원자층 표면에 물리적으로 흡착된다.
상기 물리적으로 흡착된 나머지 부분을 상기 반도체 기판으로부터 제거하기 위하여 상기 기판 상으로 제1퍼지 가스를 공급한다(단계 S110).
상기 반도체 기판 상에 암모니아(NH3) 플라즈마를 공급하여 상기 기판 상에 알루미늄 질화물(AlN)로 이루어지는 유전막을 형성한다(단계 S120). 구체적으로, 상기 반도체 기판 상에 화학 흡착된 알루미늄 전구체와 상기 암모니아 플라즈마 사이의 치환 반응에 의해 알루미늄 질화물(AlN)로 이루어지는 유전막이 형성된다.
상기 암모니아(NH3) 플라즈마는 리모트 플라즈마 방법에 의해 원자층 증착 챔버로 공급될 수도 있고, 상기 원자층 증착 챔버 내부에서 형성될 수도 있다. 상기 암모니아(NH3) 플라즈마의 공급 시간은 원자층 증착 챔버의 종류에 따라 변화될 수 있다. 예를 들면, 매엽식 원자층 증착 챔버가 사용되는 경우 상기 암모니아(NH3) 플라즈마의 공급 시간은 0.5초 내지 10초 정도인 것이 바람직하며, 배치식 원자층 증착 챔버가 사용되는 경우 상기 암모니아(NH3) 플라즈마의 공급 시간은 10초 내지 10분 정도인 것이 바람직하다.
상기 암모니아(NH3) 플라즈마를 형성하기 위한 플라즈마 파워는 50w 내지 500W 정도일 수 있으며, 바람직하게는 100W 내지 450W 정도의 플라즈마 파워가 사용될 수 있다. 또한, 상기 유전막을 형성하는 동안 반응 온도는 500℃ 이하로 유지되는 것이 바람직하며, 특히 300℃ 내지 400℃ 정도의 반응 온도를 유지하는 것이 더욱 바람직하다.
상기 유전막을 형성하는 동안 발생된 반응 부산물과 미반응된 암모니아(NH3) 플라즈마를 제거하기 위해 제2퍼지 가스를 공급한다(단계 S130). 상기 제1퍼지 가스 및 제2퍼지 가스로는 아르곤 가스 또는 질소 가스와 같은 불활성 가스가 사용될 수 있다.
상기 S100 내지 S130 단계를 반복적으로 수행함으로써 목적하는 두께를 갖는 유전막이 반도체 기판 상에 형성된다(단계 S140).
상기 유전막 상에 상부 전극을 형성한다(단계 S150). 상기 상부 전극은 통상의 화학 기상 증착 공정을 통해 형성될 수 있으며, 폴리실리콘, 루테늄(Ru), 플라티늄(Pt), 이리듐(Ir), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN)로 이루어질 수 있다.
상술한 바에 따르면, 상기 유전막은 알루미늄 전구체와 암모니아(NH3) 플라즈마의 화학 반응에 의해 형성된다. 따라서, 양질의 알루미늄 질화물(AlN)로 이루어진 유전막이 형성될 수 있으며, 상기 유전막을 갖는 커패시터의 동작 특성이 크게 개선될 수 있다.
한편, 도시되지는 않았으나, 상술한 바와 같은 본 발명의 일 실시예에 따른 커패시터 형성 방법은 상기 알루미늄 질화물(AlN)로 이루어진 유전막 상에 금속 산화막을 형성하는 단계를 더 포함할 수 있다. 즉, 상기 커패시터는 알루미늄 질화물(AlN)로 이루어진 제1유전막과 금속 산화물과 같은 고유전율 물질로 이루어진 제2유전막으로 구성되는 복합 유전막을 가질 수 있다.
상기 금속 산화막의 예로는 HfO2막, Al2O3막, TiO2막, Y2 O3막, ZrO2막, Ta2O5막, Nb2O5막, BaTiO3막, SrTiO3막 등이 있으며, 원자층 증착 공정을 통해 형성될 수 있다.
한편, 상술한 바와 같은 본 발명의 일 실시예에 따른 커패시터 형성 방법은 단지 예시적인 것에 불과하므로, 본 발명이 상기 일 실시예에 의해 한정되지는 않는다.
도 2a 내지 도 2e는 도 1에 도시된 커패시터의 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 소자 분리 영역(102)에 의해 활성 영역(101)이 정의된 반도체 기판(100) 상에 게이트 절연막(104), 게이트 전극(110) 및 소스/드레인 영역(116a, 116b)을 포함하는 트랜지스터들을 형성한다.
상기 게이트 절연막(104)으로는 실리콘 산화막(SiO2), 실리콘 산질화막(SiON), 금속 산화막 등이 사용될 수 있으며, 통상적인 화학 기상 증착 공정 또는 원자층 증착 공정에 의해 약 10Å 내지 70Å 정도로 형성될 수 있다. 상기 금속 산화막은 금속 전구체와 O3, 플라즈마 O2, 리모트 플라즈마 O2 또는 플라즈마 N2O 등과 같은 활성화된 산화제를 사용하는 원자층 증착(ALD) 공정을 통해 형성될 수 있다. 바람직하게는, Hf(OtBu)4 및 O3를 이용한 원자층 증착(ALD) 공정을 통해 반도체 기판(100) 상에 HfO2 게이트 절연막(104)이 형성될 수 있다.
상기 게이트 전극(110)은 불순물 도핑된 폴리실리콘막(106) 및 금속 실리사이드막(108)이 순차적으로 적층된 폴리사이드 구조로 형성하는 것이 바람직하다. 상기 게이트 전극(110)의 상면 및 측벽에는 각기 실리콘 산화물이나 실리콘 질화물로 이루어진 캡핑 절연막(112) 및 스페이서(114)가 형성된다.
도 2b를 참조하면, 상기 트랜지스터들이 형성된 반도체 기판(100)의 전면에 산화물로 이루어진 제1절연막(118)을 형성한 후, 통상의 사진 식각 공정으로 상기 제1 절연막(118)을 식각하여 상기 소스 영역(116a)을 부분적으로 노출시키는 콘택홀(120)을 형성한다.
이어서, 상기 콘택홀(120) 및 제1절연막(118) 상에 제1도전막(미도시), 예를 들면, 인(P)으로 도핑된 폴리실리콘막을 증착한 후, 상기 제1절연막(118)의 표면이 노출되도록 상기 제1도전막을 에치백(etch back) 공정 또는 화학 기계적 연마(CMP) 공정으로 제거하여 상기 콘택홀(120) 내에 콘택 플러그(122)를 형성한다.
도 2c를 참조하면, 상기 콘택 플러그(122) 및 제1절연막(118) 상에 식각 방지막(123)을 형성한다. 상기 식각 방지막(123)은 상기 제1절연막(118)에 대하여 높은 식각 선택비를 가지는 물질, 예를 들면, 실리콘 질화물(SixNy) 또는 실리콘 산질화물(SiON)로 이루어질 수 있다.
상기 식각 방지막(123) 상에 산화물로 이루어진 제2절연막(124)을 형성한 다음, 상기 제2절연막(124)을 식각하여 상기 콘택 플러그(122)를 노출시키는 개구부(126)를 형성한다. 구체적으로, 상기 제2절연막(124)을 식각 방지막(123)이 노출될 때까지 부분적으로 식각한 다음, 소정의 시간 동안 과도 식각하여 콘택 플러그(122) 및 제1절연막(118)을 부분적으로 노출시키는 개구부(126)를 형성한다.
이어서, 상기 개구부(126)의 측면과 저면 및 상기 제2절연막(124)의 상에 제2도전막(127)을 형성한다. 상기 제2도전막(127)은 폴리실리콘과 같은 반도체 물질, 루테늄(Ru), 플라티늄(Pt), 이리듐(Ir) 등과 같은 희금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 도전성 금속 질화물을 사용하여 형성될 수 있다.
도 2d를 참조하면, 상기 제2도전막(127) 상에 희생막(도시하지 않음)을 형성한 후, 상기 제2절연막(124)의 표면이 노출되도록 상기 제2절연막(124) 상에 형성된 제2도전막(127)의 상부 및 상기 희생막의 상부를 에치백 공정 또는 화학적 기계적 연마 공정을 통해 제거한다.
상기 희생막 및 제2절연막(124)을 습식 식각 공정으로 제거하여 커패시터의 하부 전극(128)을 형성한다.
상기 하부 전극 상에 알루미늄 전구체를 포함하는 반응물과 암모니아(NH3) 플라즈마를 이용하는 원자층 증착 공정을 통해 알루미늄 질화물(AlN)로 이루어진 제1유전막(130)을 형성한다.
상기 제1유전막(131) 상에 Hf(OtBu)4와 같은 하프늄 알콕사이드 전구체와 O3, 플라즈마 O2, 리모트 플라즈마 O2, 플라즈마 N2O 등의 활성화된 산화제를 이용한 원자층 증착 공정으로 하프늄 산화물(HfO2)로 이루어진 제2유전막(132)을 형성한다.
도 2e를 참조하면, 상기 제2유전막(130) 상에 커패시터(C)의 상부 전극(132)을 형성하여, 하부 전극(128), 제1유전막(130), 제2유전막(131) 및 상부 전극(132)을 포함하는 커패시터(C)를 형성한다. 이 경우, 상기 상부 전극(132)은 폴리실리콘과 같은 반도체 물질, 루테늄(Ru), 플라티늄(Pt) 혹은 이리듐(Ir) 등과 같은 희금속, 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 내지 텅스텐 질화물(WN) 등과 같은 도전성 금속 질화물을 사용하여 형성한다. 바람직하게는, 상기 상부 전극(132)은 티타늄 질화막(TiN)과 폴리실리콘막이 순차적으로 적층된 구조로 형성될 수 있다. 이때, 상기 티타늄질화막(TiN)은 커패시터(C)의 하부 구조의 열화를 방지하기 위하여 약 550℃ 이하의 온도에서 형성하는 것이 바람직하다.
한편, 상기 상부 전극(132) 상에 도전막(도시되지 않음)을 형성하는 단계를 추가적으로 수행할 수 있다. 예를 들면, 상부 전극(132)으로 티타늄질화막(TiN)을 형성한 다음, 실제 반도체 메모리 장치의 제조의 후속 공정을 위하여 추가적으로 도전 물질을 증착할 수 있다. 이 경우, 상기 도전 물질은 n형 또는 p형으로 도핑된 실리콘(doped silicon), n형 또는 p형으로 도핑된 실리콘 게르마늄(SixGey), 또는 텅스텐(W), 텅스텐 질화물(WN) 내지 알루미늄 질화물(AlN) 등과 같은 금속 또는 금속 질화물로 이루어질 수 있다.
도시된 바에 의하면, 상기 커패시터(C)는 제1유전막(130) 및 제2유전막(131)으로 이루어진 복합 유전막을 갖고 있으나, 알루미늄 질화물(AlN)로 이루어진 단일 유전막(제1유전막, 130)을 가질 수도 있다.
표 1은 서로 다른 공정 조건들을 이용한 원자층 증착 방법으로 형성된 알루미늄 질화막들에 대한 XPS(X-ray Photoelectronic Spectroscopy) 방법을 이용한 검사 결과를 나타낸다.
X-ray 입사각 O N C Si Al
TMA + NH3 90° 53.0% 0.5% 7.2% - 39.3%
TMA + N2 플라즈마 30° 43.5% 8.0% 18.9% 6.5% 23.0%
90° 44.9% 7.8% 13.9% 16.0% 17.4%
TMA + NH3 플라즈마 30° 42.8% 11.3% 11.3% 2.4% 32.2%
90° 34.3% 18.9% 6.9% 6.7% 33.2%
표 1을 참조하면, TMA 소스와 암모니아(NH3) 가스를 이용하는 원자층 증착 방법을 통해 형성된 제1알루미늄 질화막에는 질소의 함량이 1% 미만임을 알 수 있으며, 이는 제1알루미늄 질화막의 특성이 매우 열악하다는 것을 의미한다.
한편, TMA 소스와 질소 플라즈마를 이용하는 원자층 증착 방법에 의해 형성된 제2알루미늄 질화막은 TMA 소스와 암모니아(NH3) 플라즈마를 이용하는 원자층 증착 방법에 의해 형성된 제3알루미늄 질화막에 비하여 산소 및 탄소의 함량이 높고, 이와 반대로, 알루미늄 및 질소의 함량이 낮다는 것을 알 수 있다. 이러한 검사 결과는 상기 제2알루미늄 질화막이 상기 제3알루미늄 질화막보다 불순물을 더 많이 함유하고 있다는 것을 의미하며, 상기 제3알루미늄 질화막의 유전 특성이 제2알루미늄 질화막보다 우수하다는 것을 의미한다.
상기와 같은 본 발명의 바람직한 실시예에 따른 커패시터 형성 방법에 의해 제조된 커패시터는 알루미늄 전구체와 암모니아(NH3) 플라즈마를 이용하는 원자층 증착 방법에 의해 형성된 제1유전막과 고유전율 물질로 이루어진 제2유전막을 갖는다.
따라서, 실리콘 질화막과 같은 종래의 유전막에 비하여 등가 산화막 두께를 감소시킬 수 있으며, 커패시터의 동작 특성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 커패시터 형성 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2e는 도 1에 도시된 커패시터의 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자 분리 영역
104 : 게이트 절연막 106 : 폴리실리콘막
108 : 금속 실리사이드막 110 : 게이트 전극
112 : 캡핑 절연막 114 : 스페이서
116a, 116b : 소스/드레인 영역 118 : 제1절연막
120 : 콘택홀 122 : 콘택 플러그
124 : 제2절연막 126 : 개구부
128 : 하부 전극 130 : 제1유전막
131 : 제2유전막 132 : 상부 전극
C : 커패시터

Claims (20)

  1. a) 하부 전극을 포함하는 하부 구조물이 형성된 기판 상에 알루미늄 전구체를 포함하는 반응물을 공급하여 상기 기판 상에 상기 반응물의 일부를 화학적으로 흡착시키는 단계;
    b) 상기 기판 상에 제1퍼지 가스를 공급하여 상기 화학 흡착된 일부를 제외한 상기 반응물의 나머지 부분을 제거하는 단계;
    c) 상기 기판 상에 암모니아(NH3) 플라즈마를 공급하여 상기 기판 상에 알루미늄 질화물(AlN)로 이루어지는 유전막을 형성하는 단계;
    d) 상기 기판 상에 제2퍼지 가스를 공급하여 상기 유전막을 형성하는 동안 발생된 반응 부산물을 제거하는 단계; 및
    e) 상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 원자층 증착 방법을 이용하는 커패시터 형성 방법.
  2. 제1항에 있어서, 상기 알루미늄 전구체는 TMA(TriMethyl Aluminium) 또는 TEA(TriEthyl Aluminium)인 것을 특징으로 하는 커패시터 형성 방법.
  3. 제1항에 있어서, 상기 하부 전극 및 상부 전극은 폴리실리콘, 루테늄(Ru), 플라티늄(Pt), 이리듐(Ir), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 텅스텐 질화물(WN)로 이루어지는 군으로부터 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 커패시터 형성 방법.
  4. 제1항에 있어서, 상기 유전막을 형성하는 동안 반응 온도는 500℃ 이하인 것을 특징으로 하는 커패시터 형성 방법.
  5. 제1항에 있어서, 상기 a) 내지 d) 단계를 반복적으로 수행하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  6. 제1항에 있어서, 상기 암모니아(NH3) 플라즈마는 리모트 플라즈마 방식으로 공급되는 것을 특징으로 하는 커패시터 형성 방법.
  7. 제1항에 있어서, 상기 암모니아(NH3) 플라즈마를 형성하기 위한 플라즈마 파워는 50W 내지 500W인 것을 특징으로 하는 커패시터 형성 방법.
  8. 제1항에 있어서, 상기 유전막은 매엽식 반응 챔버 내에서 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  9. 제8항에 있어서, 상기 암모니아(NH3) 플라즈마의 공급 시간은 0.5초 내지 10초인 것을 특징으로 하는 커패시터 형성 방법.
  10. 제1항에 있어서, 상기 유전막은 배치식 반응 챔버 내에서 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  11. 제10항에 있어서, 상기 암모니아(NH3) 플라즈마의 공급 시간은 10초 내지 10분인 것을 특징으로 하는 커패시터 형성 방법.
  12. a) 하부 전극을 포함하는 하부 구조물이 형성된 기판 상에 알루미늄 전구체를 포함하는 반응물을 공급하여 상기 기판 상에 상기 반응물의 일부를 화학적으로 흡착시키는 단계;
    b) 상기 기판 상에 제1퍼지 가스를 공급하여 상기 화학 흡착된 일부를 제외한 상기 반응물의 나머지 부분을 제거하는 단계;
    c) 상기 기판 상에 암모니아(NH3) 플라즈마를 공급하여 상기 기판 상에 알루미늄 질화물(AlN)로 이루어지는 제1유전막을 형성하는 단계;
    d) 상기 기판 상에 제2퍼지 가스를 공급하여 상기 제1유전막을 형성하는 동안 발생된 반응 부산물을 제거하는 단계;
    e) 상기 제1유전막 상에 제2유전막을 형성하는 단계; 및
    f) 상기 제2유전막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 원자층 증착 방법을 이용하는 커패시터 형성 방법.
  13. 제12항에 있어서, 상기 제2유전막은 원자층 증착 공정에 의해 형성되는 것을 특징으로 하는 커패시터 형성 방법.
  14. 제12항에 있어서, 상기 제2유전막은 HfO2막, Al2O3막, TiO2막, Y2O3막, ZrO2막, Ta2O5막, Nb2O5막, BaTiO3막 또는 SrTiO 3막인 것을 특징으로 하는 커패시터 형성 방법.
  15. 제12항에 있어서, 상기 알루미늄 전구체는 TMA(TriMethyl Aluminium) 또는 TEA(TriEthyl Aluminium)인 것을 특징으로 하는 커패시터 형성 방법.
  16. 제12항에 있어서, 상기 제1유전막을 형성하는 동안 반응 온도는 300℃ 내지 400℃인 것을 특징으로 하는 커패시터 형성 방법.
  17. 제12항에 있어서, 상기 a) 내지 d) 단계를 반복적으로 수행하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 형성 방법.
  18. 제12항에 있어서, 상기 암모니아(NH3) 플라즈마는 리모트 플라즈마 방식으로 공급되며, 상기 암모니아(NH3) 플라즈마를 형성하기 위한 플라즈마 파워는 100W 내지 450W인 것을 특징으로 하는 커패시터 형성 방법.
  19. 제12항에 있어서, 상기 제1유전막은 매엽식 반응 챔버 내에서 형성되며, 상기 암모니아(NH3) 플라즈마의 공급 시간은 0.5초 내지 10초인 것을 특징으로 하는 커패시터 형성 방법.
  20. 제12항에 있어서, 상기 제1유전막은 배치식 반응 챔버 내에서 형성되며, 상기 암모니아(NH3) 플라즈마의 공급 시간은 10초 내지 10분인 것을 특징으로 하는 커패시터 형성 방법.
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