KR100528073B1 - Fabricating method of semiconductor device - Google Patents
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Abstract
본 발명은 콘택홀 내에 적층되는 텅스텐층의 매립 특성을 향상시켜 콘택 저항을 저하시킬 수 있는 반도체소자의 제조방법에 관한 것으로서, 본 발명에 따른 반도체소자 제조방법은 반도체 기판 상에 층간절연막을 적층한 후 상기 층간절연막의 소정 부분에 콘택홀을 형성하는 단계;와, 상기 콘택홀 및 층간절연막 상에 장벽 금속층을 적층하는 단계;와, 상기 장벽 금속층을 포함한 기판 전면에 제 1 텅스텐층을 적층하는 단계;와, 상기 제 1 텅스텐층에 대해 플라즈마 식각 처리하여 콘택홀 내부 공간에 보이드가 형성되는 것을 방지하는 단계;와, 상기 제 1 텅스텐층 상에 제 2 텅스텐층을 적층하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a method of manufacturing a semiconductor device capable of reducing the contact resistance by improving the buried characteristics of the tungsten layer laminated in the contact hole, the method of manufacturing a semiconductor device according to the present invention is a lamination of an interlayer insulating film on a semiconductor substrate Forming a contact hole in a predetermined portion of the interlayer insulating film; laminating a barrier metal layer on the contact hole and the interlayer insulating film; and laminating a first tungsten layer on the entire surface of the substrate including the barrier metal layer. And preventing plasma from forming voids in the contact hole inner space by performing plasma etching on the first tungsten layer; and laminating a second tungsten layer on the first tungsten layer. It features.
Description
본 발명은 반도체소자 제조방법에 관한 것으로서, 보다 상세하게는 콘택홀 내의 플러그용 텅스텐의 적층시 보이드의 생성을 방지할 수 있는 반도체소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing the generation of voids when stacking tungsten plugs in a contact hole.
반도체소자의 고집적화가 진행됨에 따라 반도체소자의 설계 룰(rule)이 미세화되면서 모스(MOS) 트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 특히, 금속 배선의 선폭이 축소되면 게이트 금속과 금속 배선을 콘택시키거나 소스/드레인과 금속 배선을 콘택시키기 위한 콘택홀의 사이즈도 함께 축소된다. 이렇게 되면, 게이트 전극과 금속 배선의 콘택 저항이 증가하므로 금속 배선의 저항이 증가하고 결국에는 반도체 소자의 동작 속도가 늦어지게 된다. 따라서, 반도체 소자의 특성 개선을 이루기 위해서는 금속 배선의 저항과 반도체 소자의 동작 속도 향상이라는 상충되는 두 가지 인자의 조화가 요구된다.As the integration of semiconductor devices increases, the design rules of semiconductor devices become finer, and thus the source / drain size of the MOS transistor, the line width of the gate electrode, and the line width of the metal wiring are reduced. In particular, when the line width of the metal wiring is reduced, the size of the contact hole for contacting the gate metal and the metal wiring or contacting the source / drain and the metal wiring is also reduced. In this case, since the contact resistance of the gate electrode and the metal wiring increases, the resistance of the metal wiring increases, and eventually, the operation speed of the semiconductor device becomes slow. Therefore, in order to improve the characteristics of the semiconductor device, a combination of two conflicting factors, the resistance of the metal wiring and the operation speed of the semiconductor device, is required.
최근에 미세 선폭을 구현하기 위한 한 방법으로서 화학적 기상 증착(Chemical Vapor Deposition) 공정에 의한 텅스텐층 매립 방법을 도입하기 시작하였다. 이 방법은 콘택홀을 텅스텐층으로 매립한 후 상기 텅스텐층의 상부에 알루미늄 재질의 상호연결을 형성해주는 금속배선 형성방법을 주로 이용하고 있다. 이러한 방법이 텅스텐 플러그(W Plug) 공정이라고 불린다.Recently, a method of embedding a tungsten layer by chemical vapor deposition (Chemical Vapor Deposition) has been introduced as a method for realizing fine line width. This method mainly uses a metal wiring forming method in which a contact hole is filled with a tungsten layer and then an aluminum interconnect is formed on top of the tungsten layer. This method is called a tungsten plug (W Plug) process.
상기 텅스텐 플러그 공정에서는 실리콘 기판이나 다결정 실리콘 재질의 라인을 일부 노출시키는 콘택홀의 경우, 층간절연막의 일부분에 콘택홀을 형성한 후에 상기 콘택홀 및 상기 층간절연막 상에 텅스텐층을 적층할 때 반응 챔버의 내부로 주입되는 반응가스, 예를 들어 WF6 가스의 불소(F)에 의한 손상을 방지하고 아울러 상기 콘택홀에서의 안정된 티타늄 실리사이드를 형성하기 위해 상기 콘택홀에 Ti/TiN 막을 미리 적층한다. 마찬가지로, 비아홀의 경우에도 층간절연막의 일부분에 비아홀을 형성한 후에 상기 비아홀 및 상기 층간절연막 상에 텅스텐층을 적층하기 전에 상기 비아홀에 Ti/TiN 막이나 TiN 막을 적층한다.In the tungsten plug process, in the case of a contact hole exposing a portion of a silicon substrate or a line of polycrystalline silicon material, a contact hole is formed in a part of the interlayer insulating film, and then a tungsten layer is deposited on the contact hole and the interlayer insulating film. A Ti / TiN film is pre-laminated in the contact hole in order to prevent damage caused by fluorine (F) in the reaction gas, for example, WF 6 gas, which is injected into the contact hole, and to form stable titanium silicide in the contact hole. Similarly, in the case of the via hole, a Ti / TiN film or a TiN film is laminated in the via hole after the via hole is formed in a part of the interlayer insulating film and before the tungsten layer is deposited on the via hole and the interlayer insulating film.
상기 콘택홀이나 비아홀에서의 TiN 막이나 Ti/TiN 막은 장벽금속층의 역할을 담당한다. 상기 장벽금속층을 형성하는데 있어 주로 TiN 막을 주로 사용하는데, 이는 텅스텐이 실리콘이나 산화막과의 접촉성이 약하고 TiN 막이나 TiW 막 상에서 양호하게 성장하는 특성 때문이다. 상기 TiN 막이나 TiW 막의 막질은 텅스텐의 형성 초기 단계인 핵생성(Nucleation) 단계에서 상기 텅스텐막의 막질에 영향을 줌으로써 전체적인 텅스텐막의 막질에 큰 영향을 주는 것으로 알려져 있다. 예를 들면, 장벽금속층으로 주로 사용되는 스퍼터링 공정에 의해 형성된 TiN 막은 일반적으로 스퍼터링 챔버의 내부로 질소(N2) 가스를 주입시키면서 Ti 재질의 타겟을 아르곤(Ar)이온으로 스퍼터링함으로써 상기 타겟으로부터 떨어져 나오는 Ti 원자를 질소 가스로 반응시키는 방법이나, 질소 가스를 상기 스퍼터링 챔버의 내부로 주입시켜 상기 타겟을 질화시킨 후 상기 타겟을 아르곤(Ar) 이온으로 스퍼터링하는 방법에 의해 반도체 기판 상에 적층된다.The TiN film or the Ti / TiN film in the contact hole or via hole serves as a barrier metal layer. The TiN film is mainly used in forming the barrier metal layer, because tungsten has a weak contact with silicon or an oxide film and grows well on the TiN film or the TiW film. The film quality of the TiN film or the TiW film is known to have a great effect on the overall film quality of the tungsten film by affecting the film quality of the tungsten film in the nucleation step, which is an initial step of forming tungsten. For example, a TiN film formed by a sputtering process mainly used as a barrier metal layer is generally separated from the target by sputtering a target made of Ti with argon (Ar) while injecting nitrogen (N 2 ) gas into the sputtering chamber. The Ti atoms to be released are reacted with nitrogen gas, or nitrogen gas is injected into the sputtering chamber to nitrate the target, followed by sputtering the target with argon (Ar) ions.
그러나, 이러한 방법들은 모든 Ti 원자들이 TiN 으로 변화하지 않으므로 상기 TiN 막의 일부분에 Ti 원자가 존재하기 쉽다. 이러한 TiN 막이 일정 시간 이상으로 외부의 대기에 노출되면 반응성이 좋은 Ti 원자가 대기중의 산소나 다른 이물질과 쉽게 반응해버린다. 따라서, Ti 가 존재하였던 부분에서는 상기 TiN 막보다 표면 에너지가 높고 불안정한 부분이 발생한다. 상기 불안정한 부분에서는 후속 공정인 텅스텐막의 적층 공정이 진행될 때, 초기 핵생성 때에 반응 가스들이 빠르게 반응함으로써 막질이 열악해지거나 증착 속도가 매우 빠른 텅스텐막이 국부적으로 다량 형성되는 이상 성장 현상이 다발하게 된다.However, these methods are prone to Ti atoms in a portion of the TiN film since not all Ti atoms change to TiN. When the TiN film is exposed to the outside atmosphere for a predetermined time or more, highly reactive Ti atoms easily react with oxygen or other foreign matter in the atmosphere. Therefore, in the portion where Ti was present, the surface energy is higher and unstable than the TiN film. In the unstable part, when the tungsten film lamination process, which is a subsequent process, proceeds, the reaction gases react rapidly during initial nucleation, resulting in abnormal film growth or abnormal growth phenomena in which a large amount of tungsten films are formed at a very high deposition rate.
종래의 텅스텐 플러그 형성 공정을 도면을 참조하여 간략히 설명하면 다음과 같다. 도 1에 도시한 바와 같이, 반도체 기판(101)의 층간절연막(102)의 일부분에 상기 반도체 기판(101)과의 콘택을 위한 콘택홀을 형성한 후 상기 콘택홀의 저면과 측면 및 상기 층간절연막(102)의 표면 상에 TiN 막이나 Ti/TiN 막과 같은 장벽금속층(103)을 적층한다. 그런 다음, 상기 콘택홀에 콘택홀을 메우기 위해 상기 콘택홀의 내부와 상기 콘택홀 외측 부분에 상기 텅스텐층(104)을 두꺼운 두께로 적층한다. 이어, 상기 층간절연막(102)이 드러나도록 상기 텅스텍막을 화학 기계적 연마법(Chemical Mechanical Polishing)을 통해 연마하면 텅스텐 플러그가 완성된다.A conventional tungsten plug forming process will be briefly described with reference to the drawings. As shown in FIG. 1, after forming contact holes for contact with the semiconductor substrate 101 in a portion of the interlayer insulating film 102 of the semiconductor substrate 101, the bottom and side surfaces of the contact holes and the interlayer insulating film ( A barrier metal layer 103 such as a TiN film or a Ti / TiN film is laminated on the surface of 102. Thereafter, the tungsten layer 104 is stacked in a thick thickness inside the contact hole and an outer portion of the contact hole to fill the contact hole in the contact hole. Subsequently, when the tungsten film is polished by chemical mechanical polishing to expose the interlayer insulating film 102, a tungsten plug is completed.
그러나, 상기와 같은 종래 기술에 따른 텡스텐 플러그 형성 방법에 있어서 상기 장벽 금속층(103)의 TiN 막의 표면 일부분에 표면 에너지가 높고 불안정한 부분(103a, 103b)이 자주 발생한다. 이러한 불안정한 부분이 상기 콘택홀의 입구 부분에 존재하는 경우, 텅스텐 플러그를 형성하기 위한 텅스텐층의 매립 과정에서 콘택홀 양측면의 텅스텐 성장 속도가 여타 부위보다 빠르게 되어 오버행(overhang)이 발생됨에 따라 콘택홀의 입구를 막아버리게 된다. However, in the tungsten plug forming method according to the prior art as described above, portions of the surface of the TiN film of the barrier metal layer 103 have high surface energy and unstable portions 103a and 103b frequently occur. When such an unstable portion is present at the inlet of the contact hole, the tungsten growth rate on both sides of the contact hole is faster than other parts in the process of embedding the tungsten layer for forming the tungsten plug, resulting in an overhang, resulting in an overhang. Will block.
이로써, 반응 챔버 내의 반응 가스가 더 이상 상기 콘택홀로 유입되지 못하므로 상기 콘택홀이 텅스텐층에 의해 완전히 매립되지 못하고 상기 콘택홀의 내부에 빈 공간인 보이드(void)(105)가 형성되는 결과를 초래한다. 이와 같은 보이드(105)는 콘택홀의 콘택 저항을 높이고 심한 경우에는 반도체소자의 동작 불능과 같은 콘택 불량을 가져온다. 결국, 반도체소자의 콘택 신뢰성을 확보하기가 어렵고 나아가 수율 저하가 불가피하다. 또한, 상기 보이드(105)는 추후의 CMP(Chemical Mechanical Polishing) 공정 및 세정 공정 수행시 사용되는 액체 성분의 화학 약품을 흡습하게 되고 이러한 보이드 내의 불순물은 향후 고온에서 수행되는 금속 증착, 소결 등의 공정에서 기화되어 금속 배선을 부식시키는 결과를 초래한다.As a result, since the reaction gas in the reaction chamber is no longer introduced into the contact hole, the contact hole is not completely filled by the tungsten layer and a void 105 is formed inside the contact hole. do. Such voids 105 increase the contact resistance of the contact hole and, in severe cases, lead to contact failure such as inoperability of the semiconductor device. As a result, it is difficult to secure the contact reliability of the semiconductor device, and further, the yield is inevitable. In addition, the voids 105 absorb the chemicals of the liquid components used in the subsequent CMP (Chemical Mechanical Polishing) process and the cleaning process, and impurities in the voids may be a process such as metal deposition or sintering performed at high temperature in the future. Vaporizes, resulting in corrosion of the metallization.
한편, 상기와 같은 오버행이 발생하지 않더라고 장경비(Aspect ratio)가 10 : 1 이 넘는 콘택홀의 경우, 콘택홀에 적층되는 텅스텐의 스텝 커버리지가 낮아 콘택홀을 완벽하게 매립하는데 어려움이 있다.On the other hand, even if the overhang does not occur as described above, in the case of a contact hole having an aspect ratio of more than 10: 1, it is difficult to completely fill the contact hole because the step coverage of tungsten stacked in the contact hole is low.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 콘택홀 내에 적층되는 텅스텐층의 매립 특성을 향상시켜 콘택 저항을 저하시킬 수 있는 반도체소자의 제조방법을 제공하는 것을 목적으로 한다. The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can reduce the contact resistance by improving the buried characteristics of the tungsten layer laminated in the contact hole.
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조방법은 반도체 기판 상에 층간절연막을 적층한 후 상기 층간절연막의 소정 부분에 콘택홀을 형성하는 단계;와, 상기 콘택홀 및 층간절연막 상에 장벽 금속층을 적층하는 단계;와, 상기 장벽 금속층을 포함한 기판 전면에 제 1 텅스텐층을 적층하는 단계;와, 상기 제 1 텅스텐층에 대해 플라즈마 식각 처리하여 콘택홀 내부 공간에 보이드가 형성되는 것을 방지하는 단계;와, 상기 제 1 텅스텐층 상에 제 2 텅스텐층을 적층하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method comprising: forming a contact hole in a predetermined portion of an interlayer insulating film after laminating an interlayer insulating film on a semiconductor substrate; Stacking a barrier metal layer; and depositing a first tungsten layer on the entire surface of the substrate including the barrier metal layer; and plasma-etching the first tungsten layer to prevent voids from forming in the contact hole. And laminating a second tungsten layer on the first tungsten layer.
바람직하게는, 제 1 항에 있어서, 상기 제 1 텅스텐층을 적층하기 전에 텅스텐 핵을 100∼1000A의 두께로 형성하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the method further comprises forming a tungsten nucleus to a thickness of 100 to 1000 A before stacking the first tungsten layer.
바람직하게는, 상기 제 1 텅스텐층과 제 2 텅스텐층의 적층시 공정 온도는 350∼500℃ 로 하며, 상기 제 1 텅스텐층의 적층 두께는 500∼2000Å 으로 형성하고, 상기 제 2 텅스텐층의 적층 두께는 500∼3000Å 으로 형성한다.Preferably, when the first tungsten layer and the second tungsten layer is laminated, the process temperature is 350 to 500 ° C., and the lamination thickness of the first tungsten layer is 500 to 2000 kPa, and the second tungsten layer is laminated. The thickness is formed to be 500 to 3000 mm 3.
바람직하게는, 상기 플라즈마 식각 처리는 SF6, 헬륨(He), 아르곤(Ar)의 혼합 기체 또는 SF6, 아르곤(Ar)의 혼합 기체 또는 SF6 가스 또는 NF3 가스 또는 NF3, 아르곤(Ar)의 혼합 기체 또는 아르곤(Ar) 가스를 이용한다.Preferably, the plasma etching process is a mixed gas of SF 6 , helium (He), argon (Ar) or SF 6 , a mixed gas of argon (Ar) or SF 6 gas or NF 3 gas or NF 3 , argon (Ar ) Mixed gas or argon (Ar) gas.
바람직하게는, 상기 플라즈마 식각 처리는 챔버 내의 압력을 20∼600mTorr 의 상태에서 진행한다.Preferably, the plasma etching process is performed at a pressure of 20 to 600 mTorr in the chamber.
바람직하게는, 상기 플라즈마 식각 처리는 50∼800W의 고주파 전원이 인가되는 상태에서 5∼100초간 실시한다.Preferably, the plasma etching process is performed for 5 to 100 seconds while a high frequency power source of 50 to 800 W is applied.
바람직하게는, 상기 플라즈마 식각 처리하는 단계와 제 2 텅스텐층을 적층하는 단계를 1∼2회 반복한다.Preferably, the step of plasma etching and laminating the second tungsten layer are repeated once or twice.
본 발명의 특징에 따르면, 콘택홀에 매립되는 텅스텐층을 제 1 텅스텐층과 제 2 텅스텐층으로 구분하여 적층하고, 제 1 텅스텐층의 적층 후 플라즈마 식각 처리를 진행하여 콘택홀 입구 주위의 오버행을 제거함과 동시에 제 1 텅스텐층의 표면을 거칠게 함으로써 표면적을 증가시켜 제 2 텅스텐층의 적층시 반응 에너지를 낮추어 텅스텐층에 의한 콘택홀의 완벽한 매립을 기할 수 있게 된다.According to a feature of the present invention, a tungsten layer embedded in a contact hole is divided into a first tungsten layer and a second tungsten layer, and a plasma etching process is performed after the first tungsten layer is laminated to thereby reduce an overhang around the contact hole inlet. Simultaneously, the surface of the first tungsten layer is removed to increase the surface area, thereby lowering the reaction energy when the second tungsten layer is stacked, thereby making it possible to completely fill the contact hole by the tungsten layer.
이하, 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법을 상세히 설명하기로 한다. 도 2 내지 도 6은 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 2 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
먼저 도 2를 도시한 바와 같이 실리콘 재질의 반도체 기판(201) 상에 층간절연막(202)을 적층한다. 여기서, 상기 반도체 기판(201)에는 반도체소자를 위한 소스/드레인용 확산층, 게이트 산화막, 게이트전극 및 층간절연막 등이 미리 형성되어 있음은 자명한 사실이다.First, as shown in FIG. 2, an interlayer insulating film 202 is stacked on a semiconductor substrate 201 made of silicon. Here, it is apparent that the semiconductor substrate 201 is formed with a source / drain diffusion layer, a gate oxide film, a gate electrode and an interlayer insulating film for a semiconductor device in advance.
상기 층간절연막(202)의 적층이 완료되고 나면, 상기 반도체 기판의 콘택 부분, 예를 들어 상기 확산층과의 콘택을 위해 상기 층간절연막의 일부분을 포토리소그래피 공정을 이용하여 선택적으로 식각함으로써 상기 확산층을 노출시키는 콘택홀(203)을 형성한다.After the stacking of the interlayer insulating film 202 is completed, the diffusion layer is exposed by selectively etching a portion of the interlayer insulating film using a photolithography process for contact with a contact portion of the semiconductor substrate, for example, the diffusion layer. Contact holes 203 are formed.
상기 콘택홀(203)의 형성을 위한 상기 층간절연막(202)의 식각 공정이 완료되면 상기 콘택홀(203)을 세정공정에 의해 세정시킨다. 이 때, 상기 세정공정 수행시 습식 세정공정이나 건식 세정공정이 모두 사용될 수 있다.When the etching process of the interlayer insulating layer 202 for forming the contact hole 203 is completed, the contact hole 203 is cleaned by a cleaning process. At this time, both the wet cleaning process and the dry cleaning process may be used when the cleaning process is performed.
상기 콘택홀(203)의 세정이 완료되고 나면, 상기 콘택홀(203)의 저면 및 측면과 함께 상기 층간절연막(202)의 표면 상에 장벽금속층(204)을 적층한다. 구체적으로, 스퍼터링 공정을 이용하여 상기 장벽 금속층(204)의 하부층인 Ti막을 500∼1000Å의 두께로 상기 콘택홀의 저면 및 측면과 함께 상기 층간절연막의 표면 상에 적층하고, 상기 Ti막 상에 TiN막을 50∼1000Å의 두께로 적층한다. 따라서, 상기 장벽 금속층(204)이 Ti막과 TiN막의 2중층으로 구성될 수 있다. 한편, 상기 장벽 금속층(204)이 TiN막의 단일층으로 구성되는 것도 가능하다.After the cleaning of the contact hole 203 is completed, the barrier metal layer 204 is stacked on the surface of the interlayer insulating layer 202 together with the bottom and side surfaces of the contact hole 203. Specifically, by using a sputtering process, a Ti film, which is a lower layer of the barrier metal layer 204, is laminated on the surface of the interlayer insulating film together with the bottom and side surfaces of the contact hole at a thickness of 500 to 1000 GPa, and a TiN film is formed on the Ti film. It is laminated at a thickness of 50 to 1000 mm. Therefore, the barrier metal layer 204 may be composed of a double layer of a Ti film and a TiN film. On the other hand, the barrier metal layer 204 may be composed of a single layer of the TiN film.
장벽 금속층(204)이 형성된 상태에서, 상기 콘택홀(203)을 충분히 메우도록 텅스텐층을 상기 장벽 금속층 상에 적층한다. 보다 구체적으로 설명하면, 도 3에 도시한 바와 같이 상기 장벽 금속층 상에 텅스텐 핵(Nucleation)(205)을 형성시키고 상기 텅스텐 핵을 시드(seed)로 사용하여 화학 기상 증착법(Chemical Vapor Deposition)을 통해 제 1 텅스텐층(206)을 성장시킨다(도 4 참조). 이 때, 상기 텅스텐 핵(205)의 두께는 100∼1000Å이 바람직하며 상기 제 1 텅스텐층(206)은 500∼2000Å의 두께로 적층한다. 그리고, 제 1 텅스텐층(206) 적층시 공정 온도는 350∼500℃ 정도가 바람직하다.In the state where the barrier metal layer 204 is formed, a tungsten layer is stacked on the barrier metal layer to sufficiently fill the contact hole 203. More specifically, as shown in FIG. 3, a tungsten nucleus 205 is formed on the barrier metal layer, and the tungsten nucleus is used as a seed, through chemical vapor deposition. The first tungsten layer 206 is grown (see FIG. 4). At this time, the thickness of the tungsten nucleus 205 is preferably 100 to 1000 GPa, and the first tungsten layer 206 is laminated to a thickness of 500 to 2000 GPa. In addition, the process temperature at the time of laminating the first tungsten layer 206 is preferably about 350 to 500 ° C.
이와 같이 텅스텐 핵(205)을 형성하고 제 1 텅스텐층(206)을 성장시키게 되면 도 4에 도시한 바와 같이, 콘택홀 입구 부위에 있어서 제 1 텅스텐층이 기타 다른 부분보다 성장 속도가 빠르게 진행되어 오버행(overhang)(206a)이 발생되고 이로 인해, 콘택홀의 입구가 막힘에 따라 콘택홀 내부 공간에 보이드(Void)(207)가 형성된다. 상기 보이드(207)가 잔존한 상태에서 제조 공정이 완료되면 콘택 저항이 커져 소자의 신뢰성에 악영향을 미치게 된다.As such, when the tungsten nucleus 205 is formed and the first tungsten layer 206 is grown, as shown in FIG. 4, the growth rate of the first tungsten layer is faster than other portions at the contact hole inlet. An overhang 206a is generated, and as a result, a void 207 is formed in the inner space of the contact hole as the inlet of the contact hole is blocked. When the manufacturing process is completed in the state where the void 207 remains, the contact resistance increases, which adversely affects the reliability of the device.
이와 같이 보이드(207)를 제거하기 위해서 상기 콘택홀을 막고 있는 콘택홀 입구 주위의 제 1 텅스텐층 즉, 오버행(overhang)(206a)을 제거해야 한다. 상기 콘택홀 입구 주위의 제 1 텅스텐층을 제거하기 위하여 소정의 챔버 내에서 플라즈마 식각 공정을 수행한다(도 5 참조). In order to remove the void 207, the first tungsten layer around the contact hole inlet blocking the contact hole, that is, the overhang 206a, must be removed. A plasma etching process is performed in a predetermined chamber to remove the first tungsten layer around the contact hole inlet (see FIG. 5).
이 때 플라즈마화되는 기체는 SF6, 헬륨(He), 아르곤(Ar)의 혼합기체 또는 SF6과 아르곤(Ar)의 혼합기체 또는 SF6과 헬륨(He)의 혼합기체 또는 NF3와 아르곤(Ar)의 혼합기체 또는 SF6 또는 NF3 기체 등 SF6, 헬륨(He), 아르곤(Ar), NF3 가스 중 어느 하나 또는 2 이상의 가스에 의한 혼합 가스를 이용한다. 그리고, 상기 플라즈마 식각 공정이 수행되는 챔버의 공정 조건은 다음과 같다. 챔버 압력은 20∼600mTorr, 챔버의 고주파(Radio Frequency) 파워는 50∼800W, 공정시간은 5∼100초가 바람직하다.At this time, the gas to be plasmaized is a mixture of SF 6 , helium (He), argon (Ar) or a mixture of SF 6 and argon (Ar) or a mixture of SF 6 and helium (He) or NF 3 and argon ( A mixed gas of Ar) or a mixture of SF 6 , helium (He), argon (Ar), and NF 3 gas, or a mixture of two or more gases, such as SF 6 or NF 3 gas. In addition, process conditions of the chamber in which the plasma etching process is performed are as follows. The chamber pressure is preferably 20 to 600 mTorr, the radio frequency power of the chamber is 50 to 800 W, and the process time is 5 to 100 seconds.
한편, 상기 플라즈마 식각 처리는 통상의 증착 챔버에서 진행되나, 증착 챔버에 에치백 챔버를 추가 부착하여 계속적인 진공 상태에서 실시할 수도 있다.On the other hand, the plasma etching process is performed in a conventional deposition chamber, but may be carried out in a continuous vacuum state by additionally attaching an etch back chamber to the deposition chamber.
상기와 같이 플라즈마를 이용하여 상기 오버행 부위(206a)를 제거함에 따라 콘택홀의 내부 공간이 다시 열리게 된다. 또한, 플라즈마 처리를 수행함에 따라 제 1 텅스텐층의 표면의 거칠기가 증가되는데 이는 제 1 텅스텐층의 표면적을 증가시킴을 의미하고 표면적이 증가되면 반응 에너지의 저하를 유발시켜, 이후의 제 2 텅스텐층이 증착될 때 사용되는 반응 기체들과의 원활한 반응을 촉진하는 효과를 얻는다. 따라서, 텅스텐의 스텝 커버리지 특성을 향상시켜 장경비가 큰 콘택홀에서도 완벽한 텅스텐 매립을 실시할 수 있다.As described above, as the overhang portion 206a is removed using plasma, the inner space of the contact hole is opened again. In addition, as the plasma treatment is performed, the roughness of the surface of the first tungsten layer is increased, which means that the surface area of the first tungsten layer is increased. The effect of facilitating a smooth reaction with the reaction gases used when this is deposited is obtained. Therefore, the tungsten step coverage characteristic can be improved, and perfect tungsten embedding can be performed even in a large contact hole.
플라즈마 식각 처리에 의해 콘택홀 입구 주위의 오버행이 제거된 상태에서, 도 6에 도시한 바와 같이 제 2 텅스텐층(208) 적층 공정을 수행하여 콘택홀을 완전 매립하는 과정을 진행한다. 제 1 텅스텐층의 적층 과정에서와 마찬가지로 화학 기상 증착법을 이용하며 공정 온도는 350∼500℃ 이며, 이때 적층되는 제 2 텅스텐층의 두께는 500∼3000Å 정도가 바람직하다.In the state where the overhang around the contact hole inlet is removed by the plasma etching process, as shown in FIG. 6, the process of completely filling the contact hole is performed by performing the second tungsten layer 208 lamination process. As in the deposition process of the first tungsten layer, a chemical vapor deposition method is used, and the process temperature is 350 to 500 ° C., and the thickness of the second tungsten layer to be laminated is preferably about 500 to 3000 kPa.
한편, 콘택홀의 오버행 발생 빈도 및 기타 여건에 따라 상기의 플라즈마 식각 처리 및 제 2 텅스텐층 적층 공정을 1∼2회 추가 즉, 2회 이상 반복하여 실시할 수 있다.Meanwhile, the plasma etching process and the second tungsten layer lamination process may be performed once or twice, i.e., two or more times depending on the frequency of contact hole occurrence and other conditions.
이후, 도면에 도시하지 않았지만 상기의 과정을 통해 콘택홀에 대한 텅스텐층 매립 공정이 완료된 상태에서, 상기 제 1 텅스텐층과 제 2 텅스텐층으로 구성되는 텅스텐층을 에치백 공정이나 화학기계적 연마공정에 의해 평탄화함으로써 상기 콘택홀 내에 플러그를 형성하면 본 발명에 따른 반도체소자의 제조 공정은 완료된다.Thereafter, although not shown in the drawing, in the state where the tungsten layer embedding process for the contact hole is completed through the above process, the tungsten layer composed of the first tungsten layer and the second tungsten layer is subjected to an etch back process or a chemical mechanical polishing process. When the plug is formed in the contact hole by planarization, the manufacturing process of the semiconductor device according to the present invention is completed.
한편, 본 발명은 설명의 편의상 콘택홀을 기준으로 설명하였으나, 콘택홀 이외에 비아홀에도 동일하게 적용시킬 수 있음은 자명한 사실이다.On the other hand, the present invention has been described based on the contact hole for convenience of description, it is obvious that the same can be applied to the via hole in addition to the contact hole.
이상 설명한 바와 같이, 본 발명은 콘택홀에 매립하는 텅스텐층을 제 1 텅스텐층 적층과 제 2 텅스텐층 적층의 2단계 적층 과정을 진행하고 또한 제 1 텅스텐층 적층과 제 2 텅스텐층 적층의 사이에 콘택홀 입구 주위에 발생하는 오버행을 제거하는 플라즈마 식각 처리 과정을 수행함에 따라 완벽한 콘택홀 내의 텅스텐층 매립 공정을 수행할 수 있으며 또한, 상기 플라즈마 식각 처리를 실시함에 따라 제 1 텅스텐층의 표면을 거칠게 하여 표면적을 증가시킴에 따라 제 2 텅스텐층의 적층시 반응 에너지를 낮춤에 따라 콘택홀 내의 텅스텐층 매립이 원활하게 진행되도록 할 수 있게 된다.As described above, according to the present invention, the tungsten layer embedded in the contact hole is subjected to a two-step lamination process of the first tungsten layer lamination and the second tungsten layer lamination, and further, between the first tungsten layer lamination and the second tungsten layer lamination. By performing the plasma etching process to remove the overhang generated around the contact hole inlet, the tungsten layer embedding process in the perfect contact hole may be performed, and the surface of the first tungsten layer may be roughened as the plasma etching process is performed. As the surface area is increased, as the reaction energy is lowered when the second tungsten layer is laminated, the tungsten layer embedded in the contact hole may be smoothly progressed.
이에 따라, 본 발명은 콘택홀의 콘택 저항을 저하시키고 콘택 신뢰성을 담보할 수 있게 된다. Accordingly, the present invention can lower the contact resistance of the contact hole and ensure contact reliability.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 기술적 사상에 벗어나지 않는 범위 내에서 다양한 형태의 번형도 가능함은 이 분야의 통상의 지식을 가진 자에게는 자명한 사실이다. On the other hand, the present invention is not limited to the contents described in the drawings and the detailed description, it is obvious to those of ordinary skill in the art that various forms of transformation are possible without departing from the technical spirit of the present invention. to be.
도 1은 종래 기술에 따른 텅스텐 플러그 형성 방법을 설명하기 위한 구조 단면도.1 is a structural cross-sectional view for explaining a tungsten plug forming method according to the prior art.
도 2 내지 도 6은 본 기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정 단면도.2 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present technology.
<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing
201 : 반도체 기판 202 : 층간절연막201: semiconductor substrate 202: interlayer insulating film
203 : 콘택홀 204 : 장벽금속층203: contact hole 204: barrier metal layer
205 : 텅스텐 핵 206 : 제 1 텅스텐층205: tungsten nucleus 206: first tungsten layer
206a : 오버행 207 : 보이드206a: overhang 207: void
208 : 제 2 텅스텐층208: second tungsten layer
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