KR100503963B1 - Method of manufacturing a capacitor in semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000003990 capacitor Substances 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 58
- 238000010438 heat treatment Methods 0.000 claims abstract description 47
- 230000004888 barrier function Effects 0.000 claims abstract description 42
- 238000009792 diffusion process Methods 0.000 claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
- 229910008486 TiSix Inorganic materials 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 239000012298 atmosphere Substances 0.000 claims description 53
- 229910052760 oxygen Inorganic materials 0.000 claims description 53
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 45
- 239000001301 oxygen Substances 0.000 claims description 45
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 14
- 239000007789 gas Substances 0.000 claims description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- 229910052786 argon Inorganic materials 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 229910052757 nitrogen Inorganic materials 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 4
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 4
- 229910000510 noble metal Inorganic materials 0.000 claims description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 3
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 239000012300 argon atmosphere Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 29
- 229910052718 tin Inorganic materials 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 229910008484 TiSi Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- -1 or at the same time Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 본 발명은 콘택플러그가 형성될 소정의 콘택홀내부에 다결정실리콘이 형성되고, 그 상부에 조성비가 x=50∼90at%, y=10∼50at%인 TixNy을 증착한 후, 한번의 열처리공정에 의해 TiSix의 오믹콘택층과 TiN의 확산방지막을 동시에 형성함으로써, 콘택플러그의 공정이 단순해짐과 아울러 공정시간이 단축되어 반도체 소자의 제조원가를 낮출 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. The present invention relates to a method of manufacturing a semiconductor device, wherein a polysilicon is formed in a predetermined contact hole in which a contact plug is to be formed. After depositing TixNy, by simultaneously forming an ohmic contact layer of TiSix and a diffusion barrier of TiN by one heat treatment process, the process of contact plug can be simplified and the process time can be shortened to reduce the manufacturing cost of semiconductor devices. A method for manufacturing a capacitor of a semiconductor device.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 본 발명은 콘택플러그가 형성될 소정의 콘택홀내부에 다결정실리콘이 형성되고, 그 상부에 조성비가 x=50∼90at%, y=10∼50at%인 TixNy을 증착한 후, 한번의 열처리공정에 의해 TiSix의 오믹콘택층과 TiN의 확산방지막을 동시에 형성함으로써, 콘택플러그의 공정이 단순해짐과 아울러 공정시간이 단축되어 반도체 소자의 제조원가를 낮출 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, the present invention relates to a method for manufacturing a semiconductor device, wherein polysilicon is formed in a predetermined contact hole in which a contact plug is to be formed. By depositing TixNy (%) and simultaneously forming the ohmic contact layer of TiSix and the diffusion barrier of TiN by one heat treatment process, the process of contact plug can be simplified and the process time can be shortened to reduce the manufacturing cost of semiconductor devices. The present invention relates to a capacitor manufacturing method of a semiconductor device.
통상, DRAM 소자의 캐패시터 유전체막으로 SiO2/Si3N4/SiO2 적층구조가 많이 이용되고 있다. 그러나, 최근에는 고유전율과 저누설전류의 캐패시터를 구현함과 아울러 캐패시터 제조공정의 단순화를 들어 적층구조에서 단층구조로 바뀌고 있는 추세이다. 이런 추세에 발맞추어, 1Gbit 이상의 집적도를 갖는 DRAM 소자의 캐패시터 유전체막으로 BST 또는 Ta2O5가 사용된다. BST 또는 Ta2O5를 이용한 캐패시터는 Ru/Ta2O5/Ru, Ru/BST/Ru, Pt/BST/Pt, Ru/Ta2O5/TiN 및 TiN/Ta 2O5/TiN의 구조가 많이 사용된다.In general, a SiO 2 / Si 3 N 4 / SiO 2 laminate structure is often used as a capacitor dielectric film of a DRAM device. However, in recent years, a capacitor having a high dielectric constant and a low leakage current and a simplified capacitor manufacturing process have been shifting from a stacked structure to a single layer structure. In line with this trend, BST or Ta 2 O 5 is used as a capacitor dielectric film of a DRAM device having an integration degree of 1 Gbit or more. Capacitors using BST or Ta 2 O 5 are composed of Ru / Ta 2 O 5 / Ru, Ru / BST / Ru, Pt / BST / Pt, Ru / Ta 2 O 5 / TiN and TiN / Ta 2 O 5 / TiN Is used a lot.
이런, 구조를 가진 캐패시터는 콘택플러그를 통해 액티브 영역(Active area)과 접속된다. 일반적으로, 콘택플러그는 도프트 다결정 실리콘, 오믹콘택층 및 확산방지막이 형성된 적층구조가 널리 이용된다. 확산방지막은 캐패시터의 하부전극과 도프트 다결정 실리콘간의 고체반응을 막기 위해 TiN, TaN, TiSiN, TiAlN등의 질화물이 사용된다. 오믹접촉층은 확산방지막과 도프트 다결정 실리콘간에 상호 접촉력을 높이기 위해 TiSi2가 일반적으로 사용된다.Such a structured capacitor is connected to an active area through a contact plug. In general, a contact plug has a multilayer structure in which a doped polycrystalline silicon, an ohmic contact layer and a diffusion barrier layer are formed. As the diffusion barrier, nitrides such as TiN, TaN, TiSiN, and TiAlN are used to prevent solid reaction between the capacitor's lower electrode and the doped polycrystalline silicon. As the ohmic contact layer, TiSi 2 is generally used to increase the mutual contact force between the diffusion barrier film and the doped polycrystalline silicon.
캐패시터의 제조 방법을 도 1(a) 내지 도 1(d)를 결부하여 상세히 설명하면 다음과 같다. The manufacturing method of the capacitor will be described in detail with reference to FIGS. 1 (a) to 1 (d) as follows.
도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 층간절연막(2)이 증착된 후, 소정의 식각공정에 의해 반도체 기판(1)의 소정 부위가 노출되도록 콘택홀이 형성된다.Referring to FIG. 1A, first, an interlayer insulating film 2 is deposited on a semiconductor substrate 1 on which a predetermined structure is formed, and then a contact is made to expose a predetermined portion of the semiconductor substrate 1 by a predetermined etching process. Holes are formed.
이후, 콘택홀을 메우도록 화학기상증착법으로 다결정실리콘(3)이 증착된 후, 소정 부위가 화학적기계연마법(CMP) 또는 에치백(Etch Back) 공정에 의해 제거된다. 이어서, 소정 부위가 제거된 다결정실리콘(3) 상부에 Ti(4)가 물리화학증착법 또는 화학기상증착법에 의해 증착된다. Thereafter, after the polysilicon 3 is deposited by chemical vapor deposition to fill the contact hole, a predetermined portion is removed by a chemical mechanical polishing (CMP) or etch back process. Subsequently, Ti (4) is deposited on the polycrystalline silicon 3 from which a predetermined portion is removed by physical chemical vapor deposition or chemical vapor deposition.
도 1(b)를 참조하면, Ti(4)를 포함한 전체 구조 상부를 질소분위기에서 열처리하면 다결정실리콘(3)과 Ti(4)가 반응하여 다결정실리콘(3) 상부에 TiSi2의 오믹접촉층(5)이 형성된다. 이때, 오믹접촉층(5) 상부에는 다결정실리콘(3)과 미반응된 Ti(4)가 잔재하게 된다.Referring to FIG. 1 (b), when the upper portion of the entire structure including Ti (4) is heat treated in a nitrogen atmosphere, the polysilicon 3 and Ti (4) react to form an ohmic contact layer of TiSi 2 on the polysilicon 3. (5) is formed. At this time, the polysilicon 3 and the unreacted Ti (4) remain on the ohmic contact layer 5.
도 1(c)를 참조하면, 이후, 미반응된 Ti(4)는 소정의 세정공정에 의해 제거된다. Referring to Fig. 1 (c), unreacted Ti (4) is then removed by a predetermined cleaning process.
도 1(d)를 참조하면, 오믹접촉층(5)를 포함한 전체 구조 상부에 TiN 계통의 질화물로 구성된 확산방지막(6)이 형성된다. 여기서, 다결정실리콘(3), 오믹접촉층(5) 및 확산방지막(6)을 포함하여 콘택플러그(7)가 형성된다. Referring to FIG. 1 (d), a diffusion barrier 6 formed of a TiN-based nitride is formed on the entire structure including the ohmic contact layer 5. Here, the contact plug 7 is formed including the polysilicon 3, the ohmic contact layer 5 and the diffusion barrier 6.
이후, 콘택플러그(7)를 포함한 전체 구조 상부에 귀금속 또는 전도성물질의 하부전극(8), BST의 유전체막(9) 및 상부전극(10)이 순차적으로 형성된다. Thereafter, the lower electrode 8 of the precious metal or the conductive material, the dielectric film 9 of the BST, and the upper electrode 10 are sequentially formed on the entire structure including the contact plug 7.
전술한 바와 같이, 콘택플러그의 오믹콘택층은 Ti와 다결정실리콘이반응하여 형성되는 TiSi2로 형성된다.As described above, the ohmic contact layer of the contact plug is formed of TiSi 2 formed by reacting Ti with polycrystalline silicon.
그러나, TiSi2는 산소에 쉽게 산화되기 때문에 미반응된 Ti가 제거된 후, 바로 확산방지막을 그 상부에 형성해야 하는 공정상의 어려움이 발생된다. 또한, TiSi2가 산소에 의해 산화될 경우, 그 부위 계면특성이 감소되어 콘택저항이 증가하는 문제가 발생하게 된다.However, since TiSi 2 is easily oxidized to oxygen, a process difficulty arises in that a diffusion barrier must be formed immediately after the unreacted Ti is removed. In addition, when TiSi 2 is oxidized by oxygen, a problem arises in that the contact interface property is reduced and the contact resistance is increased.
또한, TiSi2의 상부에 미반응된 Ti를 제거하기 위한 별도의 세정공정이나 열처리공정이 이루어져야 한다. 이로 인해, 추가적인 신규 장비 투자 및 공정상의 어려움이 발생하여 캐패시터를 제조하는데 있어서 많은 공정시간과 증착장비가 요구되어 제품의 원가가 증가하는 단점이 있다.In addition, a separate cleaning process or heat treatment process must be performed to remove unreacted Ti on top of TiSi 2 . As a result, additional new equipment investment and process difficulties occur, which requires a lot of processing time and deposition equipment to manufacture the capacitor, which increases the cost of the product.
따라서, 본 발명의 목적은 콘택플러그를 구성하고 있는 오믹콘택층 및 확산방지막을 형성하기 위한 공정시 발생하는 공정상의 어려움을 개선함과 아울러 오믹콘택층과 확산방지막간의 계면특성을 개선할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다. Accordingly, an object of the present invention is to improve the interface difficulties between the ohmic contact layer and the diffusion barrier that form the contact plug, and to improve the interface characteristics between the ohmic contact layer and the diffusion barrier. The present invention provides a method of manufacturing a capacitor of a device.
본 발명의 또 다른 목적은 본 발명은 콘택플러그가 형성될 소정의 콘택홀내부에 다결정실리콘이 형성되고, 그 상부에 조성비가 x=50∼90at%, y=10∼50at%인 TixNy을 증착한 후, 한번의 열처리공정에 의해 TiSix의 오믹콘택층과 TiN의 확산방지막을 동시에 형성함으로써, 콘택플러그의 공정이 단순해짐과 아울러 공정시간이 단축되어 콘택플러그를 형성하기 위한 공정상의 어려움이 개선되어 반도체 소자의 제조원가를 낮출 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다. It is still another object of the present invention to provide polycrystalline silicon in a predetermined contact hole in which a contact plug is to be formed, and to deposit TixNy having a composition ratio of x = 50 to 90 at% and y = 10 to 50 at%. After that, by simultaneously forming the ohmic contact layer of TiSix and the diffusion barrier of TiN by one heat treatment process, the process of contact plug is simplified and the process time is shortened. The present invention provides a method for manufacturing a capacitor of a semiconductor device that can reduce the manufacturing cost of the device.
본 발명은 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀내에 다결정실리콘을 형성하는 단계와; 상기 콘택홀을 메우도록 TixNy를 증착한 후, 열처리하여 오믹콘택층 및 확산방지막을 형성하는 단계와; 상기 확산 방지막을 산소를 포함하는 기체분위기에서 열처리하는 단계; 및 상기 콘택홀을 포함한 전체 구조 상부에 하부전극, 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함한다. The present invention provides a method for manufacturing a semiconductor device, comprising: forming an insulating layer on an upper surface of a semiconductor substrate on which a predetermined structure is formed, and then forming a contact hole for etching a predetermined region of the insulating layer to expose a predetermined region of the semiconductor substrate; Forming polysilicon in the contact hole; Depositing TixNy to fill the contact hole and then performing heat treatment to form an ohmic contact layer and a diffusion barrier layer; Heat-treating the diffusion barrier in a gas atmosphere containing oxygen; And sequentially forming a lower electrode, a dielectric layer, and an upper electrode on the entire structure including the contact hole.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2(a) 내지 도 2(c)는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다. 2 (a) to 2 (c) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to a first embodiment of the present invention.
도 2(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(11) 상부에 층간절연막(12)이 증착된 후, 패터닝되어 반도체 기판(11)의 소정 부위가 노출되도록 콘택홀이 형성된다.Referring to FIG. 2A, an interlayer insulating film 12 is first deposited on a semiconductor substrate 11 having a predetermined structure, and then contact holes are formed to be patterned to expose a predetermined portion of the semiconductor substrate 11. .
이후, 콘택홀을 메우도록 화학기상증착법으로 다결정실리콘(13)이 증착된 후, 소정 부위가 화학적기계연마법(CMP) 또는 에치백(Etch Back) 공정에 의해 제거된다. 이어서, 소정 부위가 제거된 다결정실리콘(13) 상부에 조성비가 x=50∼90at%, y=10∼50at%인 TixNy(14)가 물리화학증착법, 화학기상증착법 또는 단원자증착법에 의해 20∼500℃의 온도범위에서 100∼1000Å의 두께로 증착된다. Thereafter, after the polysilicon 13 is deposited by chemical vapor deposition to fill the contact hole, a predetermined portion is removed by a chemical mechanical polishing (CMP) or etch back process. Subsequently, TixNy (14) having a composition ratio of x = 50 to 90 at% and y = 10 to 50 at% is formed on the polycrystalline silicon 13 from which a predetermined portion is removed by physical chemical vapor deposition, chemical vapor deposition, or monoatomic deposition. It is deposited to a thickness of 100 to 1000 Pa in the temperature range of 500 ° C.
도 2(b)를 참조하면, 이후, TixNy(14)를 포함한 전체 구조 상부를 500∼800℃의 온도범위와 질소 및 암모니아분위기에서 10초∼30분동안 열처리하여 다결정실리콘(13) 상부에 콘택홀이 매립되도록 TiSix의 오믹콘택층(15)과 TiN의 확산방지막(16)이 형성된다. Referring to FIG. 2 (b), the upper part of the entire structure including the TixNy 14 is heat-treated at a temperature range of 500 to 800 ° C. for 10 seconds to 30 minutes in a nitrogen and ammonia atmosphere to contact the upper part of the polysilicon 13. An ohmic contact layer 15 of TiSix and a diffusion barrier 16 of TiN are formed to fill the hole.
이후, 확산방지막(16)의 표면을 조밀하게 형성함과 아울러 산소로 충진시키기 위해 전체 구조 상부가 100∼650℃의 온도범위와 산소분위기에서 1∼5분동안 열처리되거나, 100∼650℃의 온도범위와 아르곤과 산소가 소정 비율로 혼합된 기체분위기에서 1∼5분동안 열처리되거나, 100∼650℃의 온도범위와 질소와 산소가 소정 비율로 혼합된 기체분위기에서 1∼5분동안 열처리되거나, 100∼650℃의 온도범위와 이온화됨과 아울러 소정의 속도로 가속된 산소분위기에서 1∼5분동안 열처리된다. Thereafter, the upper surface of the entire structure is heat-treated for 1 to 5 minutes in a temperature range of 100 to 650 ° C. and an oxygen atmosphere in order to form the surface of the diffusion barrier 16 and to fill with oxygen, or a temperature of 100 to 650 ° C. Heat-treated for 1 to 5 minutes in a range and a gas atmosphere mixed with argon and oxygen in a predetermined ratio, or heat-treated for 1 to 5 minutes in a gas atmosphere mixed with a predetermined range in a temperature range of 100 to 650 ° C, or It is ionized with a temperature range of 100 to 650 ° C and heat treated for 1 to 5 minutes in an accelerated oxygen atmosphere at a predetermined rate.
또한, 확산방지막(16)은 100∼650℃의 온도범위에서 이온화된 아르곤분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 동시에 이온화된 아르곤과 산소가 소정의 비율로 혼합된 분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 이온화된 질소분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 동시에 이온화된 질소와 산소가 소정의 비율로 혼합된 분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 이온화된 NH4분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 이온화된 NH4플라즈마 분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 이온화된 NH4플라즈마와 산소플라즈마 분위기에서 열처리거나, 100∼650℃의 온도범위에서 자외선이온으로 열처리된다. 여기서, 열처리 시간은 모두 1∼5분의 범위로 설정된다.In addition, the diffusion barrier 16 is heat-treated in an ionized argon atmosphere at a temperature range of 100 to 650 ° C., and then heat-treated in an ionized oxygen atmosphere, or at the same time, argon and oxygen are ionized at a temperature range of 100 to 650 ° C. Heat-treated in the mixed atmosphere at a ratio, and then heat-treated in an ionized oxygen atmosphere, or heat-treated in an ionized nitrogen atmosphere at a temperature range of 100 ~ 650 ℃, heat-treated in an ionized oxygen atmosphere, or a temperature range of 100 ~ 650 ℃ At the same time, the ionized nitrogen and oxygen are heat-treated in an atmosphere mixed with a predetermined ratio, and then heat-treated in an ionized oxygen atmosphere, or heat-treated in an ionized NH 4 atmosphere at a temperature range of 100 to 650 ° C., and then ionized oxygen atmosphere. Heat-treated at or in an ionized NH 4 plasma atmosphere at a temperature in the range of 100-650 ° C., and then heated in an ionized oxygen atmosphere. Heat treatment in an NH 4 plasma and oxygen plasma atmosphere ionized at a temperature range of 100 to 650 ° C, or heat treatment with ultraviolet ions at a temperature range of 100 to 650 ° C. Here, all the heat processing time is set in the range of 1 to 5 minutes.
도 2(c)를 참조하면, 이후 전체 구조 상부에 하부전극(18), 유전체막(19) 및 상부전극(20)이 순차적으로 형성된다. Referring to FIG. 2C, the lower electrode 18, the dielectric film 19, and the upper electrode 20 are sequentially formed on the entire structure.
하부전극(18) 및 상부전극(20)은 Ru, RuO2, Ir, IrO2, Rh, RhO2, Os, OsO 2, Re 및 ReO2와 같은 귀금속물질로 형성된다.The lower electrode 18 and upper electrode 20 is formed of a noble metal material such as Ru, RuO 2, Ir, IrO 2, Rh, RhO 2, Os, OsO 2, Re and ReO 2.
여기서, 유전체막(19)은 열처리공정에 의해 열처리되는데, 열처리공정은 상부전극(20)이 형성전 또는 형성후에 이루어진다. Here, the dielectric film 19 is heat treated by a heat treatment process, which is performed before or after the upper electrode 20 is formed.
열처리공정은 600∼800℃의 온도범위와 O2, N2, NH4, Ar과 O2가 소정 비율로 혼합된 혼합가스, N2와 O2가 소정 비율로 혼합된 혼합가스, Ar과 O2의 혼합 플라즈마, N2와 O2의 혼합 플라즈마, N2O 플라즈마, NH4 플라즈마 및 자외선 오존 분위기중 어느 하나의 분위기에서 이루어진다.The heat treatment process is a temperature range of 600 to 800 ℃ and O 2 , N 2 , NH 4 , a mixed gas in which Ar and O 2 are mixed in a predetermined ratio, a mixed gas in which N 2 and O 2 is mixed in a predetermined ratio, Ar and O 2 , a mixed plasma of N 2 and O 2 , an N 2 O plasma, an NH 4 plasma, and an ultraviolet ozone atmosphere.
도 3(a) 내지 도 3(d)는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다. 3 (a) to 3 (d) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to a second embodiment of the present invention.
도 3(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(21) 상부에 층간절연막(22)이 증착된 후, 패터닝되어 반도체 기판(21)의 소정 부위가 노출되도록 콘택홀이 형성된다.Referring to FIG. 3A, first, an interlayer insulating layer 22 is deposited on a semiconductor substrate 21 on which a predetermined structure is formed, and then a contact hole is formed so as to expose a predetermined portion of the semiconductor substrate 21. .
이후, 콘택홀을 메우도록 화학기상증착법으로 다결정실리콘(23)이 증착된 후, 소정 부위가 화학적기계연마법(CMP) 또는 에치백(Etch Back) 공정에 의해 제거된다. 이어서, 소정 부위가 제거된 다결정실리콘(23) 상부에 조성비가 x=50∼90at%, y=10∼50at%인 TixNy(24)가 물리화학증착법, 화학기상증착법 또는 단원자증착법에 의해 20∼500℃의 온도범위에서 100∼1000Å의 두께로 증착된다. Thereafter, after the polycrystalline silicon 23 is deposited by chemical vapor deposition to fill the contact hole, a predetermined portion is removed by a chemical mechanical polishing (CMP) or etch back process. Subsequently, TixNy (24) having a composition ratio of x = 50 to 90 at% and y = 10 to 50 at% is formed on the polycrystalline silicon 23 from which a predetermined portion is removed by physical chemical vapor deposition, chemical vapor deposition, or monoatomic vapor deposition. It is deposited to a thickness of 100 to 1000 Pa in the temperature range of 500 ° C.
도 3(b)를 참조하면, 이후, TixNy(24)를 포함한 전체 구조 상부를 500∼800℃의 온도범위와 질소 및 암모니아분위기에서 10초∼30분동안 열처리하여 다결정실리콘(23) 상부에 콘택홀내부에 TiSix의 오믹콘택층(25)과 TiN의 확산방지막(26)이 형성된다. Referring to FIG. 3 (b), the upper part of the entire structure including TixNy 24 is heat-treated for 10 seconds to 30 minutes in a temperature range of 500 to 800 ° C. and nitrogen and ammonia to contact the upper part of the polysilicon 23. An ohmic contact layer 25 of TiSix and a diffusion barrier 26 of TiN are formed in the hole.
이후, 확산방지막(26)의 표면을 조밀하게 형성함과 아울러 산소로 충진시키기 위해 전체 구조 상부가 100∼650℃의 온도범위와 산소분위기에서 1∼5분동안 열처리되거나, 100∼650℃의 온도범위와 아르곤과 산소가 소정 비율로 혼합된 기체분위기에서 1∼5분동안 열처리되거나, 100∼650℃의 온도범위와 질소와 산소가 소정 비율로 혼합된 기체분위기에서 1∼5분동안 열처리되거나, 100∼650℃의 온도범위와 이온화됨과 아울러 소정의 속도로 가속된 산소분위기에서 1∼5분동안 열처리된다. Thereafter, in order to form the surface of the diffusion barrier 26 densely and fill with oxygen, the upper portion of the entire structure is heat-treated for 1 to 5 minutes in a temperature range of 100 to 650 ° C. and an oxygen atmosphere, or a temperature of 100 to 650 ° C. Heat-treated for 1 to 5 minutes in a range and a gas atmosphere mixed with argon and oxygen in a predetermined ratio, or heat-treated for 1 to 5 minutes in a gas atmosphere mixed with a predetermined range in a temperature range of 100 to 650 ° C, or It is ionized with a temperature range of 100 to 650 ° C and heat treated for 1 to 5 minutes in an accelerated oxygen atmosphere at a predetermined rate.
또한, 확산방지막(26)은 100∼650℃의 온도범위에서 이온화된 아르곤분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 동시에 이온화된 아르곤과 산소가 소정의 비율로 혼합된 분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 이온화된 질소분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 동시에 이온화된 질소와 산소가 소정의 비율로 혼합된 분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 이온화된 NH4분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 이온화된 NH4플라즈마 분위기에서 열처리된 후, 이온화된 산소분위기에서 열처리되거나, 100∼650℃의 온도범위에서 이온화된 NH4플라즈마와 산소플라즈마 분위기에서 열처리거나, 100∼650℃의 온도범위에서 자외선이온으로 열처리된다. 여기서, 열처리 시간은 모두 1∼5분의 범위로 설정된다.In addition, the diffusion barrier 26 is heat-treated in an ionized argon atmosphere at a temperature range of 100 to 650 ° C., and then heat-treated in an ionized oxygen atmosphere, or at the same time, argon and oxygen are ionized at a temperature range of 100 to 650 ° C. Heat-treated in the mixed atmosphere at a ratio, and then heat-treated in an ionized oxygen atmosphere, or heat-treated in an ionized nitrogen atmosphere at a temperature range of 100 ~ 650 ℃, heat-treated in an ionized oxygen atmosphere, or a temperature range of 100 ~ 650 ℃ At the same time, the ionized nitrogen and oxygen are heat-treated in an atmosphere mixed with a predetermined ratio, and then heat-treated in an ionized oxygen atmosphere, or heat-treated in an ionized NH 4 atmosphere at a temperature range of 100 to 650 ° C., and then ionized oxygen atmosphere. Heat-treated at or in an ionized NH 4 plasma atmosphere at a temperature in the range of 100-650 ° C., and then heated in an ionized oxygen atmosphere. Heat treatment in an NH 4 plasma and oxygen plasma atmosphere ionized at a temperature range of 100 to 650 ° C, or heat treatment with ultraviolet ions at a temperature range of 100 to 650 ° C. Here, all the heat processing time is set in the range of 1 to 5 minutes.
도 3(c)를 참조하면, 이후 전체 구조 상부에 콘택홀을 매립함과 아울러 소정 부위가 돌출되도록 제 1 전극(28a)이 형성된다. 이후, 제 1 전극(28a)을 포함한 전체 구조 상부에 더미패턴층(29)이 증착된 후, 패터닝되어 제 1 전극(28a)의 소정 부위가 노출된다. 이후, 제 1 전극(28a) 상부에 제 2 전극(28b)이 증착된후, 패터닝되어 하부전극(28)이 형성된다. Referring to FIG. 3C, a first electrode 28a is formed to fill a contact hole in the upper portion of the entire structure and to protrude a predetermined portion. Thereafter, the dummy pattern layer 29 is deposited on the entire structure including the first electrode 28a, and then patterned to expose a predetermined portion of the first electrode 28a. Thereafter, the second electrode 28b is deposited on the first electrode 28a and then patterned to form a lower electrode 28.
여기서, 제 1 및 제 2 전극(28a,28b)는 Ru, RuO2, Ir, IrO2, Rh, RhO2, Os, OsO2, Re 및 ReO2와 같은 귀금속물질로 형성된다.Here, the first and second electrodes (28a, 28b) is formed from a noble metal material such as Ru, RuO 2, Ir, IrO 2, Rh, RhO 2, Os, OsO 2, Re and ReO 2.
도 3(d)를 참조하면, 이후, 더미패턴층(29)은 소정의 스트립공정에 의해 제거되고, 하부전극(28) 상부에는 유전체막(30) 및 상부전극(31)이 순차적으로 형성된다. 상부전극(31)은 Ru, RuO2, Ir, IrO2, Rh, RhO2, Os, OsO2, Re 및 ReO2와 같은 귀금속물질로 형성된다.Referring to FIG. 3D, the dummy pattern layer 29 is removed by a predetermined strip process, and the dielectric film 30 and the upper electrode 31 are sequentially formed on the lower electrode 28. . The upper electrode 31 is formed of a noble metal material such as Ru, RuO 2, Ir, IrO 2, Rh, RhO 2, Os, OsO 2, Re and ReO 2.
여기서, 유전체막(30)은 열처리공정에 의해 열처리되는데, 열처리공정은 상부전극(31)이 형성전 또는 형성후에 이루어진다. Here, the dielectric film 30 is heat treated by a heat treatment process, which is performed before or after the upper electrode 31 is formed.
열처리공정은 600∼800℃의 온도범위와 O2, N2, NH4, Ar과 O2가 소정 비율로 혼합된 혼합가스, N2와 O2가 소정 비율로 혼합된 혼합가스, Ar과 O2의 혼합 플라즈마, N2와 O2의 혼합 플라즈마, N2O 플라즈마, NH4 플라즈마 및 자외선 오존 분위기중 어느 하나의 분위기에서 이루어진다.The heat treatment process is a temperature range of 600 to 800 ℃ and O 2 , N 2 , NH 4 , a mixed gas in which Ar and O 2 are mixed in a predetermined ratio, a mixed gas in which N 2 and O 2 is mixed in a predetermined ratio, Ar and O 2 , a mixed plasma of N 2 and O 2 , an N 2 O plasma, an NH 4 plasma, and an ultraviolet ozone atmosphere.
전술한 바와 같이, 본 발명은 콘택플러그가 형성될 소정의 콘택홀내부에 다결정실리콘이 형성되고, 그 상부에 조성비가 x=50∼90at%, y=10∼50at%인 TixNy을 증착한 후, 한번의 열처리공정에 의해 TiSix의 오믹콘택층과 TiN의 확산방지막을 동시에 형성한다. As described above, in the present invention, polycrystalline silicon is formed in a predetermined contact hole where a contact plug is to be formed, and after depositing TixNy having a composition ratio of x = 50 to 90 at% and y = 10 to 50 at%, By one heat treatment process, an ohmic contact layer of TiSix and a diffusion barrier of TiNix are simultaneously formed.
상술한 바와 같이, 본 발명은 콘택플러그가 형성될 소정의 콘택홀내부에 다결정실리콘이 형성되고, 그 상부에 조성비가 x=50∼90at%, y=10∼50at%인 TixNy을 증착한 후, 한번의 열처리공정에 의해 TiSix의 오믹콘택층과 TiN의 확산방지막을 동시에 형성함으로써, 콘택플러그의 공정이 단순해짐과 아울러 공정시간이 단축될 수 있다. As described above, in the present invention, polycrystalline silicon is formed in a predetermined contact hole in which a contact plug is to be formed, and after depositing TixNy having a composition ratio of x = 50 to 90 at% and y = 10 to 50 at%, By simultaneously forming the ohmic contact layer of TiSix and the diffusion barrier of TiN by one heat treatment process, the process of contact plug can be simplified and the process time can be shortened.
이로 인해, 콘택플러그를 형성하기 위한 공정상의 어려움이 개선되어 반도체 소자의 제조원가를 낮출 수 있다. As a result, process difficulties for forming a contact plug may be improved, thereby lowering the manufacturing cost of the semiconductor device.
또한, 한번의 열처리공정에 의해 동일한 계열의 물질로 오믹콘택층과 확산방지막이 동시에 형성됨으로 인해 오믹콘택층과 확산방지막간의 계면특성이 개선될 수 있다. 또, 본 발명은 산소 분위기에서 확산방지막을 열처리함으로써, 확산방지막의 표면을 조밀하게 형성하고, 확산방지막에 산소를 충진시켜 균일한 산화층을 형성할 수 있다.In addition, since the ohmic contact layer and the diffusion barrier are formed at the same time by the same heat treatment process, the interface characteristics between the ohmic contact layer and the diffusion barrier may be improved. In addition, in the present invention, by heat-treating the diffusion barrier in an oxygen atmosphere, the surface of the diffusion barrier can be densely formed, and oxygen can be filled into the diffusion barrier to form a uniform oxide layer.
도 1(a) 내지 도 1(d)는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도. 1 (a) to 1 (d) are cross-sectional views of a semiconductor device shown for explaining a capacitor manufacturing method of a semiconductor device according to the prior art.
도 2(a) 내지 도 2(c)는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도. 2 (a) to 2 (c) are cross-sectional views of a semiconductor device for explaining the method of manufacturing a capacitor of the semiconductor device according to the first embodiment of the present invention.
도 3(a) 내지 도 3(d)는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 도시한 반도체 소자의 단면도. 3A to 3D are cross-sectional views of a semiconductor device for explaining a method of manufacturing a capacitor of a semiconductor device according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1,11,21 : 반도체 기판 2,12,22 : 층간절연층1,11,21: semiconductor substrate 2,12,22: interlayer insulating layer
3,13,23 : 다결정 실리콘 4 : Ti3,13,23 polycrystalline silicon 4: Ti
5,15,25 : 오믹콘택층 6,16,26 : 확산방지막5,15,25: ohmic contact layer 6,16,26: diffusion barrier
7,17,27 : 콘택플러그 8,18,28 : 하부전극 7,17,27: contact plug 8,18,28: lower electrode
9,19,30 : 유전체막 10,20,31 : 상부전극9,19,30: dielectric film 10,20,31: upper electrode
14,24 : TixNy 14,24: TixNy
Claims (23)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0074649A KR100503963B1 (en) | 2000-12-08 | 2000-12-08 | Method of manufacturing a capacitor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0074649A KR100503963B1 (en) | 2000-12-08 | 2000-12-08 | Method of manufacturing a capacitor in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020045265A KR20020045265A (en) | 2002-06-19 |
| KR100503963B1 true KR100503963B1 (en) | 2005-07-26 |
Family
ID=27680552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0074649A KR100503963B1 (en) | 2000-12-08 | 2000-12-08 | Method of manufacturing a capacitor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100503963B1 (en) |
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- 2000-12-08 KR KR10-2000-0074649A patent/KR100503963B1/en not_active IP Right Cessation
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|---|---|
| KR20020045265A (en) | 2002-06-19 |
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