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KR100502677B1 - Output buffer of semiconductor memory device - Google Patents

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KR100502677B1
KR100502677B1 KR1019970067662A KR19970067662A KR100502677B1 KR 100502677 B1 KR100502677 B1 KR 100502677B1 KR 1019970067662 A KR1019970067662 A KR 1019970067662A KR 19970067662 A KR19970067662 A KR 19970067662A KR 100502677 B1 KR100502677 B1 KR 100502677B1
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pull
signal
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gate
slew rate
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문대영
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주식회사 하이닉스반도체
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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 메모리 소자의 출력버퍼Output buffer of semiconductor memory device

2. 발명이 해결하고자하는 기술적 과제2. The technical problem to be solved by the invention

풀업 트랜지스터 및 풀다운 트랜지스터를 통해 흐르는 최고치 전류를 감소시켜, 잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하는데 그 목적이 있다.It is an object of the present invention to provide an output buffer of a semiconductor memory device capable of reducing noise by reducing peak current flowing through a pull-up transistor and a pull-down transistor.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

본 발명의 일 측면에 따르면, 데이터신호 및 출력인에이블신호에 응답하여 풀업/풀다운 제어신호를 생성하기 위한 풀업/풀다운 제어부; 상기 풀업/풀다운 제어신호에 응답하여 출력단을 풀업/풀다운 구동하기 위한 풀업/풀다운 MOS 트랜지스터; 공급전압의 레벨을 판단하기 위한 기준신호를 발생하기 위한 전압레퍼런스 발생부; 상기 데이터신호 및 상기 기준신호에 응답하여 상기 풀업 제어신호의 슬루레이트를 조절하기 위한 제1 슬루레이트 조절부; 및 상기 데이터신호 및 상기 기준신호에 응답하여 상기 풀다운 제어신호의 슬루레이트를 조절하기 위한 제2 슬루레이트 조절부를 구비하는 반도체 메모리 소자의 출력 버퍼가 제공됨.According to an aspect of the invention, the pull-up / pull-down control unit for generating a pull-up / pull-down control signal in response to the data signal and the output enable signal; A pull-up / pull-down MOS transistor for driving an output stage in response to the pull-up / pull-down control signal; A voltage reference generator for generating a reference signal for determining the level of the supply voltage; A first slew rate adjusting unit for adjusting a slew rate of the pull-up control signal in response to the data signal and the reference signal; And a second slew rate controller for adjusting the slew rate of the pull-down control signal in response to the data signal and the reference signal.

4. 발명의 중요한 용도4. Important uses of the invention

풀업 트랜지스터 및 풀다운 트랜지스터의 게이트에 인가되는 전압의 레벨을 제어하여 잡음의 원인이 되는 최고치 전류를 감소시킬 수 있는 것임.By controlling the level of the voltage applied to the gate of the pull-up transistor and the pull-down transistor, it is possible to reduce the peak current that causes noise.

Description

반도체 메모리 소자의 출력 버퍼Output buffer of semiconductor memory device

본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 풀업 트랜지스터 및 풀다운 트랜지스터의 게이트에 인가되는 전압의 레벨을 제어하여 잡음의 원인이 되는 최고치 전류를 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an output buffer of a semiconductor memory device capable of controlling the level of a voltage applied to a gate of a pull-up transistor and a pull-down transistor to reduce a peak current that causes noise.

일반적으로, 데이터를 반도체 메모리 소자 외부로 출력하는 출력버퍼는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 CMOS 인버터로 구성된다.In general, the output buffer for outputting data to the outside of the semiconductor memory device is composed of a CMOS inverter consisting of a PMOS transistor and an NMOS transistor.

도 1을 참조하여 종래의 반도체 메모리 소자의 출력버퍼를 설명한다.An output buffer of a conventional semiconductor memory device will be described with reference to FIG. 1.

도 1을 참조하면, 종래의 반도체 메모리 소자의 출력버퍼는, 출력 인에이블신호(OE)와 인버터(10)를 통해 반전된 데이터신호(DATA)가 인가되는 낸드게이트(11)와, 낸드게이트(11)의 출력신호를 반전시켜 주기 위한 인버터(12)와, 인버터(13)를 통해 반전된 출력 인에이블신호(OE)와 인버터(10)를 통해 반전된 데이터신호(DATA)가 인가되는 노아게이트(14)와, 노아게이트(14)의 출력신호를 반전시키기 위한 인버터(15)를 구비한다.Referring to FIG. 1, an output buffer of a conventional semiconductor memory device includes a NAND gate 11 to which an output enable signal OE and an inverted data signal DATA are applied through an inverter 10, and a NAND gate ( Noah gate to which the inverter 12 for inverting the output signal of 11), the output enable signal OE inverted through the inverter 13 and the data signal DATA inverted through the inverter 10 are applied. (14) and an inverter (15) for inverting the output signal of the noah gate (14).

또한, 종래의 출력버퍼는 인버터(15) 및 인버터(12)의 출력신호가 각각 게이트에 인가되고, 공급전압과 접지 사이에 직렬 접속된 풀업용 PMOS 트랜지스터(16) 및 풀다운용 NMOS 트랜지스터(17)를 구비한다.In addition, in the conventional output buffer, the pull-up PMOS transistor 16 and the pull-down NMOS transistor 17 in which the output signals of the inverter 15 and the inverter 12 are respectively applied to the gate, and are connected in series between the supply voltage and the ground. It is provided.

출력단(OUT)에 접속된 저항(18, 20)은 터미네이션 저항이며, 커패시터(19)는 출력단의 로드를 나타낸 것이다.The resistors 18 and 20 connected to the output terminal OUT are termination resistors and the capacitor 19 represents the load of the output terminal.

상기한 바와 같은 구조를 갖는 종래의 반도체 메모리 소자의 출력버퍼의 동작을 설명하면 다음과 같다.The operation of the output buffer of the conventional semiconductor memory device having the structure as described above is as follows.

우선, 로우상태의 출력 인에이블신호(OE)가 인가되면, 인버터(12)로부터 로우신호가 출력되어 NMOS 트랜지스터(17)가 턴오프되고, 또한 인버터(15)로부터 하이신호가 출력되어 PMOS 트랜지스터(16)가 턴오프되므로써, 출력버퍼는 디스에이블 된다.First, when the output enable signal OE in a low state is applied, a low signal is output from the inverter 12 to turn off the NMOS transistor 17, and a high signal is output from the inverter 15 to output a PMOS transistor ( By turning off 16, the output buffer is disabled.

한편, 하이상태의 출력 인에이블신호(OE)가 인가되면, 데이터신호(DATA)에 따라 인버터(12, 15)들의 출력신호가 변하게 된다. 즉, 하이상태의 데이터신호(DATA)가 인가되면, PMOS 트랜지스터(16)가 턴온되고 NMOS 트랜지스터(17)가 턴오프되어 출력단자(OUT)를 통해 하이신호를 출력하고, 이와 반대로 로우상태의 데이터신호(DATA)가 인가되면, PMOS 트랜지스터(16)가 턴오프되고 NMOS 트랜지스터(17)가 턴온되어 출력단자(OUT)를 통해 로우신호를 출력한다.On the other hand, when the output enable signal OE in the high state is applied, the output signals of the inverters 12 and 15 change according to the data signal DATA. That is, when the data signal DATA in the high state is applied, the PMOS transistor 16 is turned on and the NMOS transistor 17 is turned off to output a high signal through the output terminal OUT. When the signal DATA is applied, the PMOS transistor 16 is turned off and the NMOS transistor 17 is turned on to output a low signal through the output terminal OUT.

그러나, 상기와 같은 종래의 반도체 메모리 소자의 출력버퍼는, 공급전압 변화에 따라 구동력이 좋은 PMOS 트랜지스터 및 NMOS 트랜지스터가 동작되므로, 동작시 피크(peak) 전류 증가로 잡음이 발생하는 문제점이 있었으며, 이에 따라 고전압에서 동작 특성이 열화되는 문제점이 있었다.However, as the output buffer of the conventional semiconductor memory device as described above, the PMOS transistor and the NMOS transistor having good driving force operate according to the supply voltage change, and thus there is a problem that noise occurs due to an increase in peak current during operation. Therefore, there is a problem in that the operating characteristics deteriorate at high voltage.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 출력 버퍼의 풀업 트랜지스터 및 풀다운 트랜지스터를 통해 흐르는 피크 전류를 감소시켜, 잡음을 감소시킬 수 있는 반도체 메모리 소자의 출력버퍼를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide an output buffer of a semiconductor memory device capable of reducing noise by reducing peak current flowing through a pull-up transistor and a pull-down transistor of an output buffer. have.

이와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 데이터신호 및 출력인에이블신호에 응답하여 풀업/풀다운 제어신호를 생성하기 위한 풀업/풀다운 제어부; 상기 풀업/풀다운 제어신호에 응답하여 출력단을 풀업/풀다운 구동하기 위한 풀업/풀다운 MOS 트랜지스터; 공급전압의 레벨을 판단하기 위한 기준신호를 발생하기 위한 전압레퍼런스 발생부; 상기 데이터신호 및 상기 기준신호에 응답하여 상기 풀업 제어신호의 슬루레이트를 조절하기 위한 제1 슬루레이트 조절부; 및 상기 데이터신호 및 상기 기준신호에 응답하여 상기 풀다운 제어신호의 슬루레이트를 조절하기 위한 제2 슬루레이트 조절부를 구비하는 반도체 메모리 소자의 출력버퍼가 제공된다.According to an aspect of the present invention for achieving the above object, a pull-up / pull-down control unit for generating a pull-up / pull-down control signal in response to the data signal and the output enable signal; A pull-up / pull-down MOS transistor for driving an output stage in response to the pull-up / pull-down control signal; A voltage reference generator for generating a reference signal for determining the level of the supply voltage; A first slew rate adjusting unit for adjusting a slew rate of the pull-up control signal in response to the data signal and the reference signal; And a second slew rate controller for adjusting the slew rate of the pull-down control signal in response to the data signal and the reference signal.

이하, 도 2 내지 도 4를 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 2 to 4.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼 회로도이다. 도 1과 비교하여 동일부분에 대해서는 동일한 도면부호를 사용하였다.2 is an output buffer circuit diagram of a semiconductor memory device according to an embodiment of the present invention. The same reference numerals are used for the same parts as in FIG.

도 2를 참조하면, 본 발명의 출력버퍼는, 도 1과 마찬가지로, 인버터(10, 12, 13, 15)들과, 낸드게이트(11)와, 노아게이트(14)와, 풀업용 PMOS 트랜지스터(16)와, 풀다운용 NMOS 트랜지스터(17)를 구비한다. 인버터(12)는 PMOS 트랜지스터(21) 및 NMOS 트랜지스터(22)로 구성되며, 인버터(15)는 PMOS 트랜지스터(23) 및 NMOS 트랜지스터(24)로 구성된다.Referring to FIG. 2, the output buffer of the present invention, like FIG. 1, includes inverters 10, 12, 13, and 15, a NAND gate 11, a NOA gate 14, and a pull-up PMOS transistor ( 16) and a pull-down NMOS transistor 17. The inverter 12 is composed of a PMOS transistor 21 and an NMOS transistor 22, and the inverter 15 is composed of a PMOS transistor 23 and an NMOS transistor 24.

한편, 본 발명의 출력버퍼는 칩선택신호(/CS)에 응답하여 공급전압의 레벨을 판단하기 위한 기준신호를 발생하기 위한 전압레퍼런스 발생부(30)와, 데이터신호(DATA) 및 기준신호에 응답하여 풀업 제어신호의 슬루레이트를 조절하기 위한 제1 슬루레이트 조절부(40)와, 데이터신호(DATA) 및 기준신호에 응답하여 풀다운 제어신호의 슬루레이트를 조절하기 위한 제2 슬루레이트 조절부(50)를 구비한다.On the other hand, the output buffer of the present invention is applied to the voltage reference generator 30 for generating a reference signal for determining the level of the supply voltage in response to the chip select signal / CS, the data signal DATA and the reference signal. In response, a first slew rate controller 40 for adjusting the slew rate of the pull-up control signal, and a second slew rate controller for adjusting the slew rate of the pull-down control signal in response to the data signal DATA and the reference signal. 50 is provided.

여기서, 전압레퍼런스 발생부(30)는 공급전압과 접지 사이에 순차적으로 직렬 연결된, 게이트에 칩선택신호(/CS)가 인가되는 PMOS 트랜지스터(31), 다이오드 접속된 PMOS 트랜지스터(32, 33), 저항(34)과, 그 출력단에 접속된 버퍼부(35)를 구비한다.Here, the voltage reference generator 30 includes a PMOS transistor 31 to which a chip select signal / CS is applied to a gate, which is sequentially connected between a supply voltage and ground, a diode-connected PMOS transistor 32 and 33, A resistor 34 and a buffer portion 35 connected to the output terminal thereof are provided.

또한, 제1 슬루레이트 조절부(40)는 노아게이트(14)의 출력신호를 입력으로 하는 인버터(41)와, 기준신호 및 인버터(41)의 출력신호를 입력으로 하는 노아게이트(42)와, 풀업 PMOS 트랜지스터(16)의 게이트 입력단과 접지단 사이에 접속되며 노아게이트(42)의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터(43)를 구비한다.In addition, the first slew rate adjusting unit 40 includes an inverter 41 for inputting an output signal of the noar gate 14, a noar gate 42 for inputting a reference signal and an output signal of the inverter 41, and And an NMOS transistor 43 connected between the gate input terminal and the ground terminal of the pull-up PMOS transistor 16 and having an output signal of the NOR gate 42 as a gate input.

또한, 제2 슬루레이트 조절부(50)는 기준신호를 입력으로 하는 인버터(51)와, 낸드게이트(11)의 출력신호를 입력으로 하는 인버터(52)와, 두 인버터(51, 52)의 출력신호를 입력으로 하는 낸드게이트(53)와, 풀다운 NMOS 트랜지스터(17)의 게이트 입력단과 공급전원단 사이에 접속되며 낸드게이트(53)의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터(54)를 구비한다.In addition, the second slew rate adjusting unit 50 includes an inverter 51 for inputting a reference signal, an inverter 52 for inputting an output signal of the NAND gate 11, and two inverters 51 and 52. And a PMOS transistor 54 connected between the gate input terminal and the supply power supply terminal of the pull-down NMOS transistor 17 and the output signal of the NAND gate 53 as a gate input. do.

상기와 같은 구조를 갖는 본 발명의 반도체 메모리 소자의 출력 버퍼의 동작을 설명하면 다음과 같다.Referring to the operation of the output buffer of the semiconductor memory device of the present invention having the above structure is as follows.

로우상태의 출력 인에이블신호(OE)가 인가되면, 풀다운 NMOS 트랜지스터(17) 및 풀업 PMOS 트랜지스터(16)가 모두 턴오프 되어 출력 버퍼는 디스에이블 된다.When the output enable signal OE in the low state is applied, both the pull-down NMOS transistor 17 and the pull-up PMOS transistor 16 are turned off and the output buffer is disabled.

전압레퍼런스 발생부(30)는 칩선택신호(/CS)가 논리레벨 로우로 활성화되면 공급전압의 레벨에 따라 기준신호를 출력한다. 예컨대, 공급전압이 3V로 낮은 경우에는 기준신호는 논리레벨 로우상태가 되고, 공급전압이 5V로 높은 경우에는 기준신호는 논리레벨 하이상태가 된다.The voltage reference generator 30 outputs a reference signal according to the level of the supply voltage when the chip select signal / CS is activated at a logic level low. For example, when the supply voltage is low at 3V, the reference signal is at a logic level low state, and when the supply voltage is high at 5V, the reference signal is at a logic level high state.

우선 공급전압이 3V로 낮은 경우, 즉 기준신호가 로우상태인 경우에 대해 설명한다. 이때, 출력 인에이블신호(OE)는 하이로 활성화된 상태를 가정한다.First, the case where the supply voltage is as low as 3V, that is, when the reference signal is low state will be described. In this case, it is assumed that the output enable signal OE is activated high.

데이터신호(DATA)에 따라 인버터(12, 15, 52, 41)의 출력신호와, 노아게이트(42) 및 낸드게이트(53)의 출력신호가 천이하게 된다. 즉, 하이상태의 데이터신호(DATA)가 인가되면, 인버터(12, 15, 52, 41)의 출력신호는 로우가 되고, 이에 따라 낸드게이트(53)의 출력신호는 하이가 되어 PMOS 트랜지스터(54)가 턴오프시키고, 노아게이트(42)는 하이가 되어 NMOS 트랜지스터(43)를 턴온시킨다. 한편, 풀다운 NMOS 트랜지스터(17)는 인버터(12)로부터 출력된 로우신호에 의해 턴오프되고, 풀업 PMOS 트랜지스터(16)는 인버터(15)로부터 출력된 로우신호에 의해 턴온되어 출력단(OUT)을 하이로 구동한다.In response to the data signal DATA, the output signals of the inverters 12, 15, 52, and 41 and the output signals of the NOA gate 42 and the NAND gate 53 transition. That is, when the data signal DATA in the high state is applied, the output signal of the inverters 12, 15, 52, and 41 becomes low, and accordingly, the output signal of the NAND gate 53 becomes high and the PMOS transistor 54 ) Turns off, and the noble gate 42 goes high to turn on the NMOS transistor 43. Meanwhile, the pull-down NMOS transistor 17 is turned off by the low signal output from the inverter 12, and the pull-up PMOS transistor 16 is turned on by the low signal output from the inverter 15 to turn the output terminal OUT high. To drive.

이때, 제1 슬루레이트 조절부(40)의 NMOS 트랜지스터(43)가 턴온되므로 풀업 트랜지스터(16)의 게이트 입력단은 인버터(15)의 NMOS 트랜지스터(52)와 제1 슬루레이트 조절부(40)의 NMOS 트랜지스터(43)에 의해 로우로 구동된다. 여기서, NMOS 트랜지스터(52)와 NMOS 트랜지스터(43)의 총 구동력은 상기 도 1의 인버터(15)의 풀다운 구동력과 동일하다고 보면 될 것이다.At this time, since the NMOS transistor 43 of the first slew rate controller 40 is turned on, the gate input terminal of the pull-up transistor 16 is connected to the NMOS transistor 52 of the inverter 15 and the first slew rate controller 40. Driven low by the NMOS transistor 43. Here, the total driving force of the NMOS transistor 52 and the NMOS transistor 43 will be considered to be the same as the pull-down driving force of the inverter 15 of FIG.

한편, 로우상태의 데이터신호(DATA)가 인가되면, 인버터(12)의 PMOS 트랜지스터(21)와 제2 슬루레이트 조절부(50)의 PMOS 트랜지스터(54)에 의해 풀다운 NMOS 트랜지스터(17)의 게이트 입력단이 하이로 구동되고, 이에 따라 풀다운 NMOS 트랜지스터(17)가 턴온되어 출력단(OUT)은 로우가 된다.On the other hand, when the low data signal DATA is applied, the gate of the pull-down NMOS transistor 17 is driven by the PMOS transistor 21 of the inverter 12 and the PMOS transistor 54 of the second slew rate controller 50. The input stage is driven high, whereby the pull-down NMOS transistor 17 is turned on, resulting in the output stage OUT being low.

다음으로, 공급전압이 5V로 높은 경우, 즉 기준신호가 하이상태인 경우에 대해 설명한다. 이때에도 출력 인에이블신호(OE)는 하이로 활성화된 상태를 가정한다.Next, the case where the supply voltage is high to 5V, that is, the case where the reference signal is high will be described. In this case, it is assumed that the output enable signal OE is activated high.

이처럼 기준신호가 하이가 되면, 데이터신호(DATA)의 극성에 관계없이 제1 슬루레이트 조절부(40)의 노아게이트(42)의 출력신호는 로우 상태가 되어 NMOS 트랜지스터(43)가 턴오프되고, 제2 슬루레이트 조절부(50)의 낸드게이트(53)의 출력신호는 하이 상태가 되어 PMOS 트랜지스터(54)가 턴오프된다.When the reference signal becomes high in this manner, regardless of the polarity of the data signal DATA, the output signal of the NOR gate 42 of the first slew rate control unit 40 is turned low so that the NMOS transistor 43 is turned off. In addition, the output signal of the NAND gate 53 of the second slew rate control unit 50 is in a high state so that the PMOS transistor 54 is turned off.

따라서, 데이터신호(DATA)가 하이이면 인버터(15)의 NMOS 트랜지스터(24) 단독으로 풀업 PMOS 트랜지스터(16)의 게이트 입력단을 로우로 구동하게 되고, 데이터신호(DATA)가 로우이면 인버터(12)의 PMOS 트랜지스터(21) 단독으로 풀다운 NMOS 트랜지스터(17)의 게이트 입력단을 하이로 구동하게 된다.Therefore, when the data signal DATA is high, the gate input terminal of the pull-up PMOS transistor 16 of the inverter 15 of the inverter 15 is driven low. When the data signal DATA is low, the inverter 12 is driven. The PMOS transistor 21 alone drives the gate input terminal of the pull-down NMOS transistor 17 high.

결국, 공급전압이 상대적으로 저전압일 경우에는 풀업/풀다운 제어단의 슬루레이트를 빠르게 가져가고, 공급전압이 상대적으로 고전압일 경우에는 풀업/풀다운 제어단의 슬루레이트를 느리게 가져감으로써 고전압에서의 피크 전류를 줄이고 잡음을 감소시킬 수 있게 된다.As a result, if the supply voltage is relatively low, the pull-up / pull-down control stage slew rate is quickly taken. If the supply voltage is relatively high voltage, the pull-up / pull-down control stage slew rate is slowed down. It can reduce current and reduce noise.

도 3은 도 1과 도 2에 도시된 출력 버퍼의 동작전압에 따른 풀업/풀다운 제어단의 과도 전압 특성을 나타낸 도면이다.3 is a diagram illustrating transient voltage characteristics of a pull-up / pull-down control stage according to operating voltages of the output buffers shown in FIGS. 1 and 2.

여기서, (a1)은 도 1(종래기술)의 출력 버퍼에서 풀업 트랜지스터(16)의 게이트 입력단인 풀업 제어단의 전압 특성 커브이고, (b1)은 도 1(종래기술)의 출력 버퍼에서 풀다운 트랜지스터(17)의 게이트 입력단인 풀다운 제어단의 전압 특성 커브이며, (c1)은 도 2(본 발명)의 출력 버퍼에서 풀업 트랜지스터(16)의 게이트 입력단인 풀업 제어단의 전압 특성 커브이고, (d1)은 도 2(본 발명)의 출력 버퍼에서 풀다운 트랜지스터(17)의 게이트 입력단인 풀다운 제어단의 전압 특성 커브이다.Here, (a1) is a voltage characteristic curve of the pull-up control stage which is the gate input terminal of the pull-up transistor 16 in the output buffer of FIG. 1 (prior art), and (b1) is a pull-down transistor in the output buffer of FIG. 1 (prior art) (C1) is a voltage characteristic curve of the pull-down control stage which is the gate input of the pull-up transistor 16 in the output buffer of FIG. 2 (invention), (d1) Is a voltage characteristic curve of the pull-down control stage, which is the gate input terminal of the pull-down transistor 17 in the output buffer of FIG.

도 3을 참조하면, 동작전압이 고전압인 경우, 종래기술에 비해 본 발명의 출력 버퍼의 풀업/풀다운 제어단의 전압 기울기가 비교적 완만함을 확인할 수 있다.3, when the operating voltage is a high voltage, it can be seen that the voltage slope of the pull-up / pull-down control stage of the output buffer of the present invention is relatively gentle compared to the prior art.

도 4는 도 1과 도 2에 도시된 출력 버퍼의 과도 전류 특성을 나타낸 도면이다.4 is a diagram illustrating transient current characteristics of the output buffer shown in FIGS. 1 and 2.

도 4를 참조하면, 종래기술(도 1)에 비해 본 발명(도 2)의 출력 버퍼에서 피크 전류가 감소되었음을 알 수 있다.Referring to Figure 4, it can be seen that the peak current is reduced in the output buffer of the present invention (Figure 2) compared to the prior art (Figure 1).

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 출력 버퍼는, 고전압 동작시 풀업/풀다운 제어단의 슬루레이트를 완화시킴으로써 피크 전류를 줄이는 효과가 있으며, 이로 인하여 잡음을 감소시킬 수 있게 된다.As described above, the output buffer of the semiconductor memory device of the present invention has an effect of reducing the peak current by alleviating the slew rate of the pull-up / pull-down control stage during high voltage operation, thereby reducing noise.

도 1은 종래의 반도체 메모리 소자의 출력버퍼 회로도.1 is an output buffer circuit diagram of a conventional semiconductor memory device.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 출력버퍼 회로도.2 is an output buffer circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

도 3은 도 1과 도 2에 도시된 출력 버퍼의 동작전압에 따른 풀업/풀다운 제어단의 과도 전압 특성을 나타낸 도면.3 is a diagram illustrating transient voltage characteristics of a pull-up / pull-down control stage according to operating voltages of the output buffers shown in FIGS. 1 and 2.

도 4는 도 1과 도 2에 도시된 출력 버퍼의 과도 전류 특성을 나타낸 도면.4 is a diagram showing transient current characteristics of the output buffer shown in FIGS. 1 and 2.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30: 전압레퍼런스 발생부30: voltage reference generator

40 : 제1 슬루레이트 조절부40: first slew rate control unit

50 : 제2 슬루레이트 조절부50: second slew rate control unit

Claims (5)

데이터신호 및 출력인에이블신호에 응답하여 풀업/풀다운 제어신호를 생성하기 위한 풀업/풀다운 제어부;A pull-up / pull-down control unit for generating a pull-up / pull-down control signal in response to the data signal and the output enable signal; 상기 풀업/풀다운 제어신호에 응답하여 출력단을 풀업/풀다운 구동하기 위한 풀업/풀다운 MOS 트랜지스터;A pull-up / pull-down MOS transistor for driving an output stage in response to the pull-up / pull-down control signal; 공급전압의 레벨을 판단하기 위한 기준신호를 발생하기 위한 전압레퍼런스 발생부;A voltage reference generator for generating a reference signal for determining the level of the supply voltage; 상기 데이터신호 및 상기 기준신호에 응답하여 상기 풀업 제어신호의 슬루레이트를 조절하기 위한 제1 슬루레이트 조절부; 및A first slew rate adjusting unit for adjusting a slew rate of the pull-up control signal in response to the data signal and the reference signal; And 상기 데이터신호 및 상기 기준신호에 응답하여 상기 풀다운 제어신호의 슬루레이트를 조절하기 위한 제2 슬루레이트 조절부A second slew rate adjusting unit for adjusting the slew rate of the pull-down control signal in response to the data signal and the reference signal 를 구비하는 반도체 메모리 소자의 출력 버퍼.An output buffer of the semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 전압레퍼런스 발생부는,The voltage reference generation unit, 공급전압단과 접지전압단 사이에 순차적으로 직렬 연결된, 게이트에 칩선택신호가 인가되는 제1 PMOS 트랜지스터, 다이오드 접속된 제2 및 제3 PMOS 트랜지스터, 저항, 상기 제3 PMOS 트랜지스터와 저항 사이의 출력단에 접속된 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 출력 버퍼.A first PMOS transistor to which a chip select signal is applied to a gate, which is sequentially connected between a supply voltage terminal and a ground voltage terminal, a diode-connected second and third PMOS transistor, a resistor, and an output terminal between the third PMOS transistor and a resistor An output buffer of a semiconductor memory device, comprising a buffer section connected. 제2항에 있어서,The method of claim 2, 상기 풀업/풀다운 제어부는,The pull up / pull down control unit, 반전된 상기 데이터신호 및 상기 출력인에이블신호를 입력으로 하는 제1 낸드게이트;A first NAND gate as an input of the inverted data signal and the output enable signal; 상기 제1 낸드게이트의 출력신호를 반전시켜 상기 풀다운 제어신호를 출력하기 위한 제1 인버터;A first inverter for outputting the pull-down control signal by inverting the output signal of the first NAND gate; 반전된 상기 출력인에이블신호 및 반전된 상기 데이터신호를 입력으로 하는 제1 노아게이트; 및A first NOR gate configured to receive the inverted output enable signal and the inverted data signal; And 상기 제1 노아게이트의 출력신호를 반전시켜 상기 풀업 제어신호를 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 출력 버퍼.And a second inverter for inverting the output signal of the first NOR gate to output the pull-up control signal. 제3항에 있어서,The method of claim 3, 상기 제1 슬루레이트 조절부는,The first slew rate adjusting unit, 상기 제1 노아게이트의 출력신호를 반전시키기 위한 제3 인버터;A third inverter for inverting the output signal of the first NOR gate; 상기 기준신호 및 상기 제3 인버터의 출력신호를 입력으로 하는 제2 노아게이트; 및A second NOR gate for inputting the reference signal and the output signal of the third inverter; And 상기 접지전압단과 상기 풀업 MOS 트랜지스터의 게이트 입력단 사이에 접속되며, 상기 제2 노아게이트의 출력신호를 게이트 입력으로 하는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 출력 버퍼.And an NMOS transistor connected between the ground voltage terminal and a gate input terminal of the pull-up MOS transistor, the NMOS transistor having a gate input as an output signal of the second NOR gate. 제4항에 있어서,The method of claim 4, wherein 상기 제2 슬루레이트 조절부는,The second slew rate adjusting unit, 상기 제1 낸드게이트의 출력신호를 반전시키기 위한 제4 인버터;A fourth inverter for inverting the output signal of the first NAND gate; 반전된 상기 기준신호 및 상기 제4 인버터의 출력신호를 입력으로 하는 제2 낸드게이트; 및A second NAND gate as an input of the inverted reference signal and the output signal of the fourth inverter; And 상기 풀다운 MOS 트랜지스터의 게이트 입력단과 상기 공급전압단 사이에 접속되며, 상기 제2 낸드게이트의 출력신호를 게이트 입력으로 하는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 출력 버퍼.And a PMOS transistor connected between a gate input terminal of the pull-down MOS transistor and the supply voltage terminal, the PMOS transistor having an output signal of the second NAND gate as a gate input.
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