KR100499755B1 - Method of fabricating deep sub-micron cmos source/drain with mdd and selective cvd silicide - Google Patents
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Abstract
본 발명은 실리콘 기판상에 MOS 또는 CMOS 디바이스를 형성하는 방법에 관한 것으로서, 내부에 디바이스 활성 영역을 갖는 도전 영역을 포함하도록 기판을 형성하는 단계; 디바이스 활성 영역상에 게이트 전극을 형성하는 단계; 각 게이트 전극상에 게이트 전극 측벽 절연층을 증착하여 형성하는 단계; 하나의 디바이스 활성 영역내에 소스 영역과 드레인 영역을 형성하도록 제 1 타입의 이온을 주입하는 단계; 및 나머지 하나의 디바이스 활성 영역내에 소스 영역과 드레인 영역을 형성하도록 제 2 타입의 이온을 주입하는 단계를 포함한다.The present invention relates to a method of forming a MOS or CMOS device on a silicon substrate, comprising: forming a substrate to include a conductive region having a device active region therein; Forming a gate electrode on the device active region; Depositing and forming a gate electrode sidewall insulating layer on each gate electrode; Implanting ions of a first type to form source and drain regions in one device active region; And implanting a second type of ions to form a source region and a drain region in the other device active region.
Description
본 발명은 산화 금속 반도체 (MOS) 및 상보 산화 금속 반도체 (CMOS) 집적 회로(IC) 제조 방법에 관한 것으로서, 보다 상세하게는, 종래의 서브 미크론 MOS 및 CMOS 제조 방법보다 적은 단계들을 갖는 새로운 방법에 관한 것이다.The present invention relates to a method for fabricating a metal oxide semiconductor (MOS) and a complementary metal oxide semiconductor (CMOS) integrated circuit (IC), and more particularly to a new method having fewer steps than conventional sub-micron MOS and CMOS fabrication methods. It is about.
MOS 및 CMOS 트랜지스터를 포함하는 집적 회로에서 활성 디바이스의 소스/드레인 영역을 형성하는 공지된 최첨단 공정에는, LDD 주입으로 알려진 적은 이온 주입, 게이트 측벽 절연체 형성, 및 n+ 및 p+ 이온 주입이 차례로 뒤따른다. n+ 및 p+ 이온 주입 이후에는, 일반적으로 디바이스의 소스/드레인 영역에서의 기생 저항을 감소시키기 위해 살리사이드 공정이 필요하다. 이것은, 종래 기술을 이용하여 4개의 개별적인 마스킹 동작을 필요로 한다. 즉, LDD 이온 주입을 위해 2개의 마스크가 필요하고, n+ 이온 주입을 위해 제 3 마스크가 필요하며, p+ 이온 주입을 위해 제 4 마스크가 필요하다. 실리사이드 공정의 일예에서는 내화 금속 (refractory metal) 의 증착, 그리고 모노 살리사이드를 형성하기 위한 급속 열 어닐링 (RTA) 이 뒤따른다. RTA 이후, 미반응 금속을 에칭하고, 저 저항 디-실리사이드를 형성하기 위한 다른 RTA 단계가 뒤따른다.Known state-of-the-art processes for forming the source / drain regions of active devices in integrated circuits including MOS and CMOS transistors, followed by little ion implantation, known as LDD implantation, gate sidewall insulator formation, and n + and p + ion implantation. After n + and p + ion implantation, a salicide process is generally required to reduce parasitic resistance in the source / drain regions of the device. This requires four separate masking operations using the prior art. That is, two masks are required for LDD ion implantation, a third mask is required for n + ion implantation, and a fourth mask is required for p + ion implantation. One example of a silicide process is the deposition of refractory metals, followed by rapid thermal annealing (RTA) to form mono salicides. After the RTA, another RTA step is followed to etch the unreacted metal and form a low resistance di-silicide.
따라서, 마스크 레벨 및 이온 주입 단계들이 감소되는 MOS 디바이스 및 CMOS 디바이스를 제조하는 방법이 필요하다.Accordingly, there is a need for a method of manufacturing a MOS device and a CMOS device in which mask level and ion implantation steps are reduced.
또한, 단일 선택적 CVD 실리사이드 증착만을 이용하여 실리사이드층을 제공하는 방법이 필요하다.There is also a need for a method of providing a silicide layer using only a single selective CVD silicide deposition.
본 발명은 실리콘 기판 상에 MOS 디바이스를 형성하는 방법을 제공한다. 본 발명의 일실시예에서의 단계들은, 제 1 디바이스 활성 영역을 갖는 제 1 도전성 타입의 도전 영역을 포함하도록 기판을 형성하는 단계; 제 1 디바이스 활성 영역 상에 게이트 전극과 절연 측벽을 갖는 게이트 전극 구조를 형성하는 단계; 게이트 전극 구조의 대향면 상에 소스 영역 및 드레인 영역을 형성하도록 제 1 디바이스 활성 영역의 도전성 타입과 반대 타입의 이온을 도전 영역의 노출부내로 주입하는 단계; 및 소스 영역과 드레인 영역에 걸쳐 그리고 게이트 전극에 걸쳐 실리사이드층을 선택적 CVD 에 의해 증착하는 단계를 포함한다.The present invention provides a method of forming a MOS device on a silicon substrate. The steps in one embodiment of the present invention include forming a substrate to include a conductive region of a first conductivity type having a first device active region; Forming a gate electrode structure having a gate electrode and an insulating sidewall on the first device active region; Implanting ions of a type opposite to the conductivity type of the first device active region into the exposed portion of the conductive region to form a source region and a drain region on opposite surfaces of the gate electrode structure; And depositing a silicide layer by selective CVD over the source and drain regions and over the gate electrode.
또한, 본 발명의 바람직한 방법은, 소스 및 드레인 영역내에서 약 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 범위의 표면 이온 농도를 형성하기 위해, 주입 단계에서, 약 0.5keV 내지 2keV 의 에너지 범위에서 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 범위의 주입량으로 플라즈마 이머젼 이온 주입을 이용하는 이온 주입 단계를 포함한다.In addition, the preferred method of the present invention, in the implantation step, to form a surface ion concentration in the source and drain region in the range of about 1.0 x 10 19 cm -3 to 1.0 x 10 22 cm -3 , from about 0.5 keV to 2 keV Ion implantation using plasma immersion ion implantation in an implantation amount ranging from about 1.0 × 10 14 cm −2 to 1.0 × 10 15 cm −2 in the energy range of.
상기한 단계들을 실시하기 위한 본 발명의 다른 바람직한 실시예에서는, 게이트 측벽을 형성하기 전에 로우 에너지 (low energy) 이온 주입을 이용한다. 로우 에너지 이온 주입을 이용할 때, 소스 및 드레인 영역내에서 약 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 범위의 표면 이온 농도를 형성하기 위해, 약 0.5keV 내지 10keV 의 에너지 범위에서 이온 주입을 실시한다.In another preferred embodiment of the present invention for carrying out the above steps, low energy ion implantation is used prior to forming the gate sidewalls. When using low energy ion implantation, ions in an energy range of about 0.5 keV to 10 keV are formed to form surface ion concentrations in the range of about 1.0 x 10 19 cm -3 to 1.0 x 10 22 cm -3 in the source and drain regions. Carry out the injection.
본 발명의 또다른 실시예에서는, 실리콘 기판 상에 CMOS 디바이스를 형성하는 방법을 제공한다. 이 실시예에서는, 제 1 타입의 도전 영역내에 제 1 디바이스 활성 영역을 갖는 제 1 타입의 도전 영역을 포함하도록 그리고 제 2 타입의 도전 영역내에 제 2 디바이스 활성 영역을 갖는 제 2 타입의 도전 영역을 포함하도록 기판을 형성한다. 또한, 제 1 및 제 2 디바이스 활성 영역 상에 복수의 게이트 전극을 형성하는 단계, 각 게이트 전극 상에 게이트 전극 측벽 절연층을 증착하여 형성하는 단계, 제 1 타입의 도전 영역을 마스킹하는 단계, 소스 영역과 드레인 영역을 형성하도록 제 1 타입의 이온을 제 2 타입의 도전 영역의 노출부내로 주입하는 단계, 마스크를 제거하는 단계, 제 2 타입의 도전 영역을 마스킹하는 단계, 소스 영역과 드레인 영역을 형성하도록 제 2 타입의 이온을 제 1 타입의 도전 영역의 노출부내로 주입하는 단계, 마스크를 제거하는 단계, 및 제 1 디바이스 활성 영역과 제 2 디바이스 활성 영역의 소스/드레인 영역에 걸쳐 바람직하게는 선택적 CVD 에 의해 실리사이드층을 증착하는 단계를 포함한다.In another embodiment of the present invention, a method of forming a CMOS device on a silicon substrate is provided. In this embodiment, a second type of conductive region having a first type of active region having a first device active region in a first type of conductive region and having a second device active region in a second type of conductive region is provided. The substrate is formed to include. Also, forming a plurality of gate electrodes on the first and second device active regions, depositing and forming a gate electrode sidewall insulating layer on each gate electrode, masking a first type of conductive region, source Implanting ions of a first type into an exposed portion of a second type of conductive region to form a region and a drain region, removing a mask, masking a second type of conductive region, and source and drain regions Implanting a second type of ions into an exposed portion of a first type of conductive region to form, removing a mask, and preferably over the source / drain regions of the first device active region and the second device active region Depositing a silicide layer by selective CVD.
또다른 실시예에서는, 상기한 바와 같은 플라즈마 이머젼 이온 주입을 이용하여 소스/드레인 영역을 형성하도록 이온을 주입하는 단계를 더 포함한다.In another embodiment, the method further includes implanting ions to form source / drain regions using plasma immersion ion implantation as described above.
본 발명의 또다른 실시예에서는 로우 에너지 이온 주입을 이용하여 게이트 측벽을 형성하기 전에 이온 주입을 실시한다는 점을 제외하고 상기한 단계들에 의해 CMOS 디바이스를 형성하고, 게이트 측벽은 이온 주입 단계들 이후에 형성된다.In another embodiment of the present invention, a CMOS device is formed by the steps described above except that ion implantation is performed prior to forming the gate sidewall using low energy ion implantation, and the gate sidewall is formed after the ion implantation steps. Is formed.
기판 상에 CMOS 디바이스를 형성하는 본 발명의 방법을 설명한다. 본 발명은, 종래의 CMOS 제조에서 이용되는 마스킹 및 포토레지스트 제거 단계들중 2개 이상이 감소된 CMOS 디바이스 제조 기술을 제공한다. 또한, 단일 화학 기상 증착 (CVD) 공정으로 살리사이드층을 증착하여 제조 공정에서 시간 및 비용을 줄인다. 본 발명의 일실시예에서는 플라즈마 이머젼 이온 주입을 이용하며, 이것은 필요한 CMOS 를 형성하는데 일반적으로 효율적이며 또한 바람직한 것이다. 또한, 로우 에너지 이온 주입을 이용할 수 있으며 본 발명의 다른 실시예로서 제시되어 있다.The method of the present invention for forming a CMOS device on a substrate is described. The present invention provides a CMOS device fabrication technique in which at least two of the masking and photoresist removal steps used in conventional CMOS fabrication are reduced. In addition, the salicide layer is deposited in a single chemical vapor deposition (CVD) process to reduce time and cost in the manufacturing process. One embodiment of the present invention utilizes plasma immersion ion implantation, which is generally efficient and desirable for forming the required CMOS. Low energy ion implantation may also be used and is presented as another embodiment of the present invention.
"서브-미크론" 은, 본 발명의 구조에서 사용되는 게이트 전극의 폭이 1000 nm 미만이라는 것을 의미한다. 적절한 집적 회로 상호접속 재료로는, 가장 흔한 내화 금속이 알루미늄인 이러한 모든 내화 금속을 포함하는 어떠한 것이라도 이용가능하다. 본 발명의 실시예에서는, n 타입 기판내에 p 웰을 형성하지만 p 타입 기판내에 n 웰을 형성하여 상보 산화 금속 반도체 (CMOS) 디바이스를 형성하도록 구조 및 제조 공정을 이용할 수도 있다."Sub-micron" means that the width of the gate electrode used in the structure of the present invention is less than 1000 nm. Suitable integrated circuit interconnect materials are any available including all such refractory metals where the most common refractory metal is aluminum. In embodiments of the present invention, structures and fabrication processes may be used to form p wells in n-type substrates but n wells in p-type substrates to form complementary metal oxide semiconductor (CMOS) devices.
플라즈마 이머젼(immersion) 이온 주입Plasma Immersion Ion Implantation
도 1 을 참조하면, 구조 (10) 는, 단결정 실리콘일 수 있는 기판 (12) 을 포함하며, 바람직한 실시예에서의 구조는 n 타입 기판이다. n 채널 영역내에 제 1 디바이스 활성 영역인 p 웰을 형성하도록 최첨단 공정을 수행하며, 본 발명에서는 이 p 웰을 제 1 타입의 도전 영역이라 칭한다. 기판 (12) 상에 n 웰 (16) 을 형성하며, 이 웰은 p 채널 영역내에 제 2 디바이스 활성 영역으로서 기능하며 본 발명에서 제 2 타입의 도전 영역으로 칭한다. "제 1 타입", "제 2 타입" 이라는 용어는 본 발명에서 "제 1 도전성 타입", "제 2 도전성 타입" 이라는 용어로 대체하여 각각 이용할 수 있으며, 제 1 도전성 타입은 제 2 도전성 타입의 반대인 n 타입 또는 p 타입 반도체 재료를 의미한다. 기판에 대하여 적절한 디바이스 분리 및 임계 전압 조절을 수행하며, 그 결과 분리 영역 (21) 이 형성되고, 이후에 게이트 산화, 게이트 전극 형성을 수행하며, 그 결과 게이트 영역 (17) 에 걸쳐 p 웰 게이트 전극 (18), 및 게이트 영역 (19) 에 걸쳐 n 웰 게이트 전극 (20) 이 형성된다.Referring to FIG. 1, structure 10 includes a substrate 12, which may be single crystal silicon, in which the structure in the preferred embodiment is an n-type substrate. A state-of-the-art process is performed to form the p well, which is the first device active region, in the n channel region, which in the present invention is called the first type of conductive region. An n well 16 is formed on the substrate 12, which functions as a second device active region in the p channel region and is referred to herein as a second type of conductive region. The terms "first type" and "second type" may be used interchangeably with the terms "first conductivity type" and "second conductivity type" in the present invention, and the first conductivity type may refer to the second conductivity type. N-type or p-type semiconductor material that is opposite. Appropriate device isolation and threshold voltage regulation is performed on the substrate, resulting in isolation region 21, followed by gate oxidation and gate electrode formation, as a result of p well gate electrode across gate region 17. An n well gate electrode 20 is formed over the gate 18 and the gate region 19.
산화 실리콘 또는 질화 실리콘과 같은 절연 박막층을 CVD 에 의해 증착하고 플라즈마 이방성 에칭에 의해 형성하여, 도 2 에 도시된 바와 같이, 게이트 전극 (18, 20) 상에 게이트 전극 측벽 절연층 (22, 24) 을 각각 형성하게 된다.An insulating thin film layer such as silicon oxide or silicon nitride is deposited by CVD and formed by plasma anisotropic etching, so as to show the gate electrode sidewall insulating layers 22 and 24 on the gate electrodes 18 and 20, as shown in FIG. Will be formed respectively.
도 3 을 참조하면, 포토레지스트층 (26) 이 p 채널 영역에 걸쳐 형성되어 있으며, 이 실시예에서 제 2 디바이스 활성 영역이다. 플라즈마 이머젼 이온 주입을 수행하여 n 타입 이온을 제 1 디바이스 활성 영역 (14) 의 노출부내로 주입하고, 이 실시예에서 n 타입 이온은 제 2 타입의 이온으로 칭한다. p 웰 (14) 의 표면을 도핑하기 위해 약 0.5keV 내지 2keV 범위의 주입 에너지로 플라즈마 이머젼 이온 주입에 의해 비소 또는 인 이온을 주입한다. 일반적으로, 주입되는 이온의 바람직한 주입량 범위는 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, n+ 소스 영역 (30) 및 n+ 드레인 영역 (32) 이 형성된다. n+ 소스/드레인 영역에서 이온의 표면 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다. 본 발명에서 설명되는 여러 실시예에서 소스/드레인 영역을 형성하는 방법에 의해 중간 (또는 적당히) 도핑된 드레인 (MDD) 영역이 발생한다. 이후, 마스크 (26) 를 제거한다.Referring to Fig. 3, photoresist layer 26 is formed over the p-channel region, which is the second device active region in this embodiment. Plasma immersion ion implantation is performed to implant n-type ions into the exposed portion of the first device active region 14, where n-type ions are referred to as ions of the second type. Arsenic or phosphorus ions are implanted by plasma immersion ion implantation with implantation energy in the range of about 0.5 keV to 2 keV to dope the surface of the p well 14. Generally, the preferred dosage range of implanted ions is 1.0 × 10 14 cm −2 to 1.0 × 10 15 cm −2 . As a result, n + source region 30 and n + drain region 32 are formed. The surface concentration of ions in the n + source / drain region is 1.0 × 10 19 cm −3 to 1.0 × 10 22 cm −3 . In various embodiments described herein, an intermediate (or suitably) doped drain (MDD) region is generated by the method of forming the source / drain regions. Thereafter, the mask 26 is removed.
이후, 도 4 를 참조하면, 제 1 디바이스 활성 영역 (14) 인 n 채널 영역에 걸쳐 포토레지스트 (34) 를 증착한다. 플라즈마 이머젼 이온 주입을 수행하여 제 2 디바이스 활성 영역 (16) 의 노출부내로 p 타입 이온을 주입한다. p 채널 영역 (16) 의 표면을 도핑하기 위해 약 0.5keV 내지 2keV 범위의 주입 에너지로 플라즈마 이머젼 이온 주입을 이용하여 붕소 또는 BF2 이온을 다시 주입한다. 일반적으로, 바람직한 이온 주입량의 범위는 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, p+ 드레인 영역 (38) 및 p+ 소스 영역 (40) 이 형성된다. p+ 소스/드레인 영역에서 이온의 표면 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다. 이후, 마스크 (34) 를 제거한다.4, the photoresist 34 is deposited over the n channel region, which is the first device active region 14. Plasma immersion ion implantation is performed to implant p-type ions into the exposed portion of the second device active region 16. Boron or BF 2 ions are implanted again using plasma immersion ion implantation with implantation energy in the range of about 0.5 keV to 2 keV to dope the surface of the p channel region 16. In general, the preferred amount of ion implantation is about 1.0 × 10 14 cm −2 to 1.0 × 10 15 cm −2 . As a result, the p + drain region 38 and the p + source region 40 are formed. The surface concentration of ions in the p + source / drain region is 1.0 × 10 19 cm −3 to 1.0 × 10 22 cm −3 . Thereafter, the mask 34 is removed.
도 5 를 참조하면, 소스 및 드레인 영역에 걸쳐 실리사이드층을 증착하고, 그 결과 n 채널 영역내에 실리사이드층 (42) 및 p 채널 영역내에 실리사이드층 (44) 이 형성된다. 실리사이드는, 소스, 게이트 전극, 및 드레인 영역을 포함하는 기판의 도전 영역상으로만 실리사이드의 선택적 CVD 를 수행함으로써 증착된다. 실리사이드의 선택적 CVD 에서는 분리 영역 (21) 및 게이트 측벽 (22, 24) 과 같은 절연면 상에 실리사이드를 증착시키지 않는다. 실리사이드의 선택적 CVD 는 IC 제조 분야의 당업자에게 이미 공지된 종래 기술이다. 예를 들어, 1998년도 Thin Solid Films 332권 페이지 412-417 에 개시되어 있는 Maa 의 "Selective Deposition of TiSi2 On Ultra-Thin Silicon-on-Insulator (SOI) Wafers", 1999년도 Mat.Res.Soc.Symp.Proc. 564 권 페이지 85-89 에 개시되어 있는 Maa 의 "Effects on Selective CVD of Titanium Disilicide by Substrate Doping and Selective silicon Deposition", 1999년도 Mat.Res.Soc.Symp.Proc. 564권 페이지 29-34 에 개시되어 있는 Maa 의 "Prevention of Corner Voiding in Selective CVD Deposition of Titanium Silicide on SOI Device", 및 1999년도 9월/10월 J.Vac.Sci.Technology B 17(5) 페이지 2243 - 2247 에 개시되어 있는 Maa 의 "Selectivity to Silicon Nitride in Chemical Vapor Deposition of Titanium Silicide" 를 참조해 볼 수 있다.Referring to FIG. 5, a silicide layer is deposited over the source and drain regions, resulting in the silicide layer 42 in the n channel region and the silicide layer 44 in the p channel region. The silicide is deposited by performing selective CVD of the silicide only onto the conductive region of the substrate including the source, gate electrode, and drain regions. Selective CVD of silicide does not deposit silicide on insulating surfaces such as isolation region 21 and gate sidewalls 22, 24. Selective CVD of silicides is a prior art already known to those skilled in the art of IC fabrication. For example, Maa's "Selective Deposition of TiSi2 On Ultra-Thin Silicon-on-Insulator (SOI) Wafers" published in Thin Solid Films, Vol. 332, pages 412-417, 1998, Mat.Res.Soc.Symp. .Proc. Maa, "Effects on Selective CVD of Titanium Disilicide by Substrate Doping and Selective Silicon Deposition", vol. 564, pp. 85-89, 1999, Mat.Res.Soc.Symp.Proc. Maa's "Prevention of Corner Voiding in Selective CVD Deposition of Titanium Silicide on SOI Device," pages 564, pages 29-34, and J.Vac.Sci.Technology B 17 (5), September / October 1999 See, "Selectivity to Silicon Nitride in Chemical Vapor Deposition of Titanium Silicide", disclosed in 2243-2247.
구조는 선택적 CVD 증착 단계 전 또는 후에 어닐링에 의해 활성화될 수 있다. 본 발명에서 설명되는 여러 실시예에서 이용하기 위해 제안되는 어닐링은 일반적으로 약 10초 내지 30분동안 600℃ 내지 1000℃ 의 범위에서이다.The structure can be activated by annealing before or after the selective CVD deposition step. Annealing proposed for use in the various embodiments described herein is generally in the range of 600 ° C. to 1000 ° C. for about 10 seconds to 30 minutes.
도 6 에 도시된 바와 같이, CVD 에 의해 산화층 (46) 을 증착하며, 이후에 금속화를 수행한다. 전극 (48) 을 nMOST 소스 (30) 에, 전극 (50) 을 nMOST 게이트 (18) 에, 전극 (52) 을 nMOST 드레인 (32) 에, 전극 (54) 을 pMOST 드레인 (38) 에, 전극 (56) 을 pMOST 게이트 (20) 에, 그리고 전극 (58) 을 pMOST 소스 (40) 에 연결한다.As shown in FIG. 6, an oxide layer 46 is deposited by CVD, followed by metallization. The electrode 48 to the nMOST source 30, the electrode 50 to the nMOST gate 18, the electrode 52 to the nMOST drain 32, the electrode 54 to the pMOST drain 38, and the electrode ( 56 is connected to the pMOST gate 20 and the electrode 58 to the pMOST source 40.
이온은, 로우 에너지 플라즈마 이머젼 이온 주입에 의해 게이트 전극에서 절연 측벽 스페이서를 통해 현저하게 측면으로 통과할 수 있다. 따라서, 측벽 두께를 선택하는 공지된 기술을 이용함으로써 적절한 측벽 절연체 두께 및 적절한 게이트 대 소스/드레인 오버랩을 얻을 수 있다. 예를 들어, 1996년도 Materials Chemistry and Physics 46권 페이지 132 - 139 에 개시되어 있는 N.W.Cheung 의 "Plasma Immersion Ion Implantation for Semiconductor Processing" 을 참조해 볼 수 있다.Ions can pass significantly laterally through the insulating sidewall spacers at the gate electrode by low energy plasma immersion ion implantation. Thus, by using known techniques for selecting sidewall thicknesses, an appropriate sidewall insulator thickness and appropriate gate to source / drain overlap can be obtained. See, for example, "Plasma Immersion Ion Implantation for Semiconductor Processing" by N.W. Cheung, 1996, published in Materials Chemistry and Physics, Vol. 46, pages 132-139.
제 1 및 제 2 디바이스 활성 영역 (14, 16) 을 마스킹하고 이온 주입하는 순서는 정해져 있지 않으며, 역으로 될 수 있음은 당업자에게 자명하다. 예를 들어, 대체 방법은, 도 4 에 도시된 바와 같이 제 1 디바이스 활성 영역 (14) 을 우선 마스킹하고, 제 1 타입의 이온을 제 2 디바이스 활성 영역 (16) 내로 주입하며, 마스크를 제거하고, 도 3 에 도시된 바와 같이 제 2 디바이스 활성 영역 (16) 을 마스킹하며, 제 2 타입의 이온을 제 1 디바이스 활성 영역 (14) 내로 주입함으로써 실시할 수 있다. 본 발명의 방법의 다른 단계들은 변경하지 않는다.It is apparent to those skilled in the art that the order of masking and ion implanting the first and second device active regions 14, 16 is not defined and can be reversed. For example, an alternative method may first mask the first device active region 14 as shown in FIG. 4, implant the first type of ions into the second device active region 16, remove the mask and 3, masking the second device active region 16 and implanting a second type of ions into the first device active region 14. Other steps of the method of the present invention do not change.
로우 에너지 이온 주입Low energy ion implantation
종래의 로우 에너지 이온 주입을 이용하면 측면으로 통과하는 도핑 이온의 수가 매우 적게 된다. 도 7 내지 11 을 참조하여 설명하는 바와 같이, 바람직한 실시예의 공정 시퀀스를 수정하여 소스 및 드레인 영역이 형성된 후 측벽 절연체를 형성한다.Conventional low energy ion implantation results in a very small number of doped ions passing laterally. As described with reference to FIGS. 7-11, the process sequence of the preferred embodiment is modified to form sidewall insulators after the source and drain regions are formed.
도 7 을 참조하면, 구조 (70) 는 단결정 실리콘일 수 있는 기판 (72) 을 포함한다. 최첨단 공정을 수행하여 p 웰 (74) 을 구조 (70) 의 n 채널 영역내에 형성하고 n 웰 (76) 을 구조 (70) 의 p 채널 영역내에 형성한다. 적절한 디바이스 분리로 인하여 분리 영역 (77) 을 형성하고, 임계 전압 조절, 이후에 게이트 산화, 게이트 전극 형성을 수행하여 p 웰 게이트 영역에 걸쳐 p 웰 게이트 전극 (80) 을 갖는 p 웰 게이트 영역 (78) 을 형성하고 n 웰 게이트 영역에 걸쳐 n 웰 게이트 전극 (84) 을 갖는 n 웰 게이트 영역 (82) 을 형성한다.Referring to FIG. 7, structure 70 includes a substrate 72, which may be single crystal silicon. State-of-the-art processes are performed to form p well 74 in the n channel region of structure 70 and n well 76 in the p channel region of structure 70. P well gate region 78 having a p well gate electrode 80 over the p well gate region by forming isolation region 77 and performing threshold voltage regulation, followed by gate oxidation, gate electrode formation, due to proper device isolation. ) And an n well gate region 82 having n well gate electrodes 84 over the n well gate region.
도 7 에 도시된 바와 같이, 제 1 디바이스 활성 영역 (74) 인 n 채널 영역에 걸쳐 그리고 제 2 디바이스 활성 영역 (76) 인 p 채널 영역에 걸쳐 포토레지스트층 (86) 을 형성한다. n 채널에 걸쳐 있는 포토레지스트의 일부를 에칭하여 제 1 디바이스 활성 영역인 p 웰 (74) 을 노출시킨다. p 웰 (74) 의 표면을 도핑하기 위해 약 0.5keV 내지 10keV 범위에서 로우 에너지 인 또는 비소의 이온 주입을 수행한다. 바람직한 이온 주입량 범위는 일반적으로 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, n+ 소스 영역 (90) 및 n+ 드레인 영역 (92) 을 형성한다. n+ 소스/드레인 영역에서의 이온 표면 농도 (surface concentration of ions) 는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다. 이후, 마스크 (86) 를 제거한다.As shown in FIG. 7, a photoresist layer 86 is formed over an n channel region that is a first device active region 74 and a p channel region that is a second device active region 76. A portion of the photoresist across the n channel is etched to expose the p well 74, which is the first device active region. Ion implantation of low energy phosphorus or arsenic is performed in the range of about 0.5 keV to 10 keV to dope the surface of the p well 74. Preferred ion implantation ranges are generally about 1.0 × 10 14 cm −2 to 1.0 × 10 15 cm −2 . As a result, n + source region 90 and n + drain region 92 are formed. The ion surface concentration of ions in the n + source / drain region is 1.0 × 10 19 cm −3 to 1.0 × 10 22 cm −3 . Thereafter, the mask 86 is removed.
도 8 을 참조하면, 제 1 디바이스 활성 영역인 n 채널 영역 (74) 에 걸쳐 포토레지스트 마스크 (94) 를 증착한다. 제 2 디바이스 활성 영역 (76) 의 표면을 도핑하기 위해 다시 약 0.5keV 내지 10keV 범위에서 로우 에너지 붕소 이온 또는 BF2 주입을 수행한다. 바람직한 이온 주입량 범위는 일반적으로 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, p+ 드레인 영역 (98) 및 p+ 소스 영역 (100) 을 형성한다. p+ 소스/드레인 영역에서의 이온 표면 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다. 이후, 마스크 (94) 를 제거한다.Referring to FIG. 8, a photoresist mask 94 is deposited over n channel region 74, which is the first device active region. Low energy boron ions or BF 2 implantation is again performed in the range of about 0.5 keV to 10 keV to dope the surface of the second device active region 76. Preferred ion implantation ranges are generally about 1.0 × 10 14 cm −2 to 1.0 × 10 15 cm −2 . As a result, the p + drain region 98 and the p + source region 100 are formed. Ion surface concentrations in the p + source / drain regions range from 1.0 × 10 19 cm −3 to 1.0 × 10 22 cm −3 . Thereafter, the mask 94 is removed.
도 9 에 도시된 바와 같이, 산화 실리콘 또는 질화 실리콘과 같은 박막 절연층을 CVD 및 플라즈마 이방성 에칭에 의해 증착하여 게이트 전극 (80, 84) 에 대한 측벽 절연체 (102, 104) 를 각각 형성한다.As shown in Fig. 9, a thin film insulating layer such as silicon oxide or silicon nitride is deposited by CVD and plasma anisotropic etching to form sidewall insulators 102 and 104 for the gate electrodes 80 and 84, respectively.
도 10 을 참조하면, 측벽 절연체 (102, 104) 를 형성한 후, 소스 영역, 드레인 영역, 및 게이트 전극 (80, 84) 에 걸쳐 CVD 에 의해 실리사이드를 선택적으로 증착함으로써, p 채널 영역내에 실리사이드층 (108) 및 n 채널 영역내에 실리사이드층 (106) 을 형성한다. 바람직한 실리사이드 막에는 티타늄 실리사이드가 포함되지만 실리사이드 막이 이러한 티타늄 실리사이드로 제한되지는 않는다. TiCl4, 실란, 디클로로실란, 및 수소를 포함하는 가스 혼합물을 이용하여 RTCVD 반응로에서 증착을 수행할 수 있다. 코발트 실리사이드, 니켈 실리사이드와 같은 다른 실리사이드 막을 선택하는 경우, TiCl4 를 대체하기 위해 적절한 프리커서 (precursor) 를 이용한다.Referring to FIG. 10, after forming the sidewall insulators 102 and 104, the silicide layer in the p-channel region by selectively depositing silicide by CVD over the source region, the drain region, and the gate electrode 80, 84. A silicide layer 106 is formed in 108 and the n channel region. Preferred silicide films include titanium silicides, but the silicide films are not limited to such titanium silicides. Deposition may be performed in an RTCVD reactor using a gas mixture comprising TiCl 4 , silane, dichlorosilane, and hydrogen. When selecting other silicide membranes such as cobalt silicide, nickel silicide, an appropriate precursor is used to replace TiCl 4 .
도 11 에 도시된 바와 같이, CVD, 이후에 패시베이션 및 금속화에 의해 산화층 (110) 을 증착한다. 전극 (112) 을 CMOS nMOST 소스 (90) 에, 전극 (114) 을 nMOST 게이트 (80) 에, 전극 (116) 을 nMOST 드레인 (92) 에, 전극 (118) 을 pMOST 드레인 (98) 에, 전극 (120) 을 pMOST 게이트 (84) 에, 전극 (122) 을 pMOST 소스 (100) 에 연결한다.As shown in FIG. 11, the oxide layer 110 is deposited by CVD, followed by passivation and metallization. Electrode 112 to CMOS nMOST source 90, electrode 114 to nMOST gate 80, electrode 116 to nMOST drain 92, electrode 118 to pMOST drain 98, electrode Connect 120 to pMOST gate 84 and electrode 122 to pMOST source 100.
본 발명에 따라 CMOS 트랜지스터를 형성하는 방법을 설명하였다. 또한, 본 발명은, 모든 디바이스가 기판의 디바이스 활성 영역내에서 형성되는 동일한 도전성을 갖는 MOS 디바이스를 제조할 수 있다. 본 발명에 따른 MOS 트랜지스터 형성을 설명함에 있어서, n 채널 디바이스가 형성되는 도 1 내지 11 의 좌측 절반에만 참조 부호가 기재되어 있다. 본 발명은 동일한 방법을 이용하여 p 채널 디바이스를 형성시에도 동일하게 적용가능하지만, 이 때 주입되는 이온과 기판의 도전성은 반대로 된다.A method of forming a CMOS transistor according to the present invention has been described. In addition, the present invention can produce a MOS device having the same conductivity in which all the devices are formed in the device active region of the substrate. In describing the formation of a MOS transistor according to the present invention, reference numerals are described only in the left half of FIGS. 1 to 11 where n-channel devices are formed. The present invention is equally applicable to forming a p-channel device using the same method, but the ions implanted at this time and the conductivity of the substrate are reversed.
도 1 내지 6 의 좌측 절반을 참조하여, 실리콘 기판 (12) 상에 MOS 디바이스를 형성하는 방법을 설명한다. 이 실시예에서는, P 타입 도전성인 제 1 디바이스 활성 영역 (14) 을 갖는 기판을 형성한다. 제 1 디바이스 활성 영역 (14) 상에 게이트 전극 구조를 형성하며, 게이트 구조는 전극 (18) 과 절연 측벽 (22) 을 포함한다. 기판, 게이트, 측벽은 이전 실시예들에서 상기한 바와 같이 형성된다.With reference to the left half of FIGS. 1 to 6, a method of forming a MOS device on the silicon substrate 12 will be described. In this embodiment, the substrate having the first device active region 14 of P type conductivity is formed. A gate electrode structure is formed on the first device active region 14, which includes an electrode 18 and an insulating sidewall 22. The substrate, gate and sidewalls are formed as described above in the previous embodiments.
도 3 을 참조하면, 게이트 구조의 대향면 상에 소스 영역과 드레인 영역을 형성하기 위해 기판의 노출부내로 제 1 디바이스 활성 영역 (14) 의 도전성과 반대 도전성을 갖는 이온을 주입한다. 이 실시예에서, n 타입 이온을 p 웰 (14) 내에 주입한다. 이 실시예에서는, 플라즈마 이머젼 이온 주입을 수행하여 n 타입 이온을 제 1 디바이스 활성 영역 (14) 의 노출부내로 주입한다. p 웰 (14) 의 표면을 도핑하기 위해, 약 0.5keV 내지 2keV 범위의 주입 에너지로 플라즈마 이머젼 이온 주입에 의해 비소 또는 인 이온을 주입한다. 바람직한 이온 주입량 범위는 일반적으로 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, n+ 소스 영역 (30) 및 n+ 드레인 영역 (32) 이 형성된다. n+ 소스/드레인 영역에서의 표면 이온 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다.Referring to FIG. 3, ions having conductivity opposite to that of the first device active region 14 are implanted into the exposed portion of the substrate to form source and drain regions on opposite sides of the gate structure. In this embodiment, n type ions are implanted into the p well 14. In this embodiment, plasma immersion ion implantation is performed to implant n-type ions into the exposed portion of the first device active region 14. To dope the surface of the p well 14, arsenic or phosphorus ions are implanted by plasma immersion ion implantation with implantation energy ranging from about 0.5 keV to 2 keV. Preferred ion implantation ranges are generally about 1.0 × 10 14 cm −2 to 1.0 × 10 15 cm −2 . As a result, n + source region 30 and n + drain region 32 are formed. The surface ion concentration in the n + source / drain region is 1.0 × 10 19 cm −3 to 1.0 × 10 22 cm −3 .
도 5 을 참조하면, 소스 및 드레인 영역 (30, 32) 에 걸쳐 실리사이드층을 증착하며, 그 결과 n 채널 영역내에 실리사이드층 (42) 을 형성한다. 소스, 게이트 전극, 및 드레인 영역을 포함하는 기판의 도전 영역 상으로 CVD 에 의해 실리사이드를 증착한다.Referring to FIG. 5, a silicide layer is deposited over the source and drain regions 30 and 32, resulting in the silicide layer 42 in the n channel region. Silicide is deposited by CVD onto the conductive region of the substrate including the source, gate electrode, and drain regions.
마지막으로, 도 6 에 도시된 바와 같이, 산화층 (46) 을 CVD 에 의해 증착하며, 이후에 금속화를 수행한다. 전극 (48) 을 nMOST 소스 (30) 에, 전극 (50) 을 nMOST 게이트 (18) 에, 전극 (52) 을 nMOST 드레인 (32) 에 연결한다.Finally, as shown in FIG. 6, an oxide layer 46 is deposited by CVD, followed by metallization. The electrode 48 is connected to the nMOST source 30, the electrode 50 to the nMOST gate 18, and the electrode 52 to the nMOST drain 32.
도 7 내지 11 의 좌측 절반을 참조하여, 플라즈마 이머젼 이온 주입 대신에 로우 에너지 이온 주입을 이용하여 실리콘 기판 (72) 상에 MOS 디바이스를 형성하는 방법을 설명한다. 도 7 을 참조하면, 이 실시예에서 p 타입 도전성인 제 1 디바이스 활성 영역 (74) 을 갖는 기판을 형성한다. 제 1 디바이스 활성 영역 (74) 상에 게이트 전극 구조를 형성하고, 게이트 구조는 전극 (80) 을 포함하지만, 절연 측벽을 포함하지는 않는다. 기판, 게이트, 및 측벽은 이전 실시예들에서 상기한 바와 같이 형성된다.With reference to the left half of FIGS. 7 to 11, a method of forming a MOS device on a silicon substrate 72 using low energy ion implantation instead of plasma immersion ion implantation will be described. Referring to Fig. 7, a substrate having a first device active region 74 of p type conductivity in this embodiment is formed. A gate electrode structure is formed on the first device active region 74, which includes the electrode 80, but does not include insulating sidewalls. The substrate, gate, and sidewalls are formed as described above in previous embodiments.
도 8 을 참조하면, 게이트 구조의 대향면 상에 소스 및 드레인 영역을 형성하기 위해, 제 1 디바이스 활성 영역 (74) 의 도전성과 반대인 도전성의 이온을 기판의 노출부내로 주입한다. 이 실시예에서, p 타입 이온을 p 웰 (74) 내에 주입한다. 이 실시예에서, 로우 에너지 이온 주입을 수행하여 n 타입 이온을 제 1 디바이스 활성 영역 (74) 의 노출부내로 주입한다. p 웰 (74) 의 표면을 도핑하기 위해, 로우 에너지 이온 주입에 의해 약 0.5keV 내지 10keV 범위의 주입 에너지로 비소 또는 인 이온을 주입한다. 바람직한 이온 주입량 범위는 일반적으로 약 1.0 x 1014 cm-2 내지 1.0 x 1015 cm-2 이다. 그 결과, n+ 소스 영역 (90) 및 n+ 드레인 영역 (92) 이 형성된다. n+ 소스/드레인 영역에서의 표면 이온 농도는 1.0 x 1019 cm-3 내지 1.0 x 1022 cm-3 이다.Referring to FIG. 8, to form source and drain regions on opposite surfaces of the gate structure, ions of conductivity opposite to those of the first device active region 74 are implanted into the exposed portion of the substrate. In this embodiment, p type ions are implanted into the p well 74. In this embodiment, low energy ion implantation is performed to implant n type ions into the exposed portion of the first device active region 74. To dope the surface of the p well 74, arsenic or phosphorus ions are implanted with implantation energy in the range of about 0.5 keV to 10 keV by low energy ion implantation. Preferred ion implantation ranges are generally about 1.0 × 10 14 cm −2 to 1.0 × 10 15 cm −2 . As a result, n + source region 90 and n + drain region 92 are formed. The surface ion concentration in the n + source / drain region is 1.0 × 10 19 cm −3 to 1.0 × 10 22 cm −3 .
도 9 의 좌측 절반에 도시한 바와 같이, 게이트 전극 (80) 주위에 절연 측벽 (102) 을 형성한다.As shown in the left half of FIG. 9, an insulating side wall 102 is formed around the gate electrode 80.
이후, 소스 및 드레인 영역 (90, 92), 및 게이트 전극 (80) 에 걸쳐 실리사이드층을 증착하고, 그 결과 도 10 에 도시된 바와 같이 실리사이드층 (108) 을 형성한다. 소스, 게이트 전극, 및 드레인 영역을 포함하는 기판의 도전 영역 상으로 CVD 에 의해 실리사이드를 증착한다.Thereafter, a silicide layer is deposited over the source and drain regions 90 and 92, and the gate electrode 80, and as a result, the silicide layer 108 is formed as shown in FIG. Silicide is deposited by CVD onto the conductive region of the substrate including the source, gate electrode, and drain regions.
마지막으로, 도 11 에 도시된 바와 같이, 산화층 (110) 을 CVD 에 의해 증착하며, 이후에 금속화를 수행한다. 전극 (112) 을 nMOST 소스 (90) 에, 전극 (114) 을 nMOST 게이트 (80) 에, 전극 (116) 을 nMOST 드레인 (92) 에 연결한다.Finally, as shown in FIG. 11, the oxide layer 110 is deposited by CVD, followed by metallization. The electrode 112 is connected to the nMOST source 90, the electrode 114 is connected to the nMOST gate 80, and the electrode 116 is connected to the nMOST drain 92.
이상과 같이, 디프 서브 미크론 MOS 과 MDD 를 갖는 CMOS 소스/드레인, 및 선택적 CVD 실리사이드를 제조하는 방법을 설명하였다.As described above, a CMOS source / drain with deep sub-micron MOS and MDD, and a method for producing selective CVD silicide have been described.
본 발명은 청구범위로 한정된 범위내에서 다양하게 변경되거나 수정될 수 있다.The invention can be variously modified or modified within the scope of the claims.
본 발명에 의하면, 플라즈마 이머젼 이온 주입의 처리량은 종래의 이온 주입의 처리량보다 몇 배나 더 많다. 처리 시간은 종래의 이온 주입을 이용할 때 웨이퍼 영역에 비례하여 증가하는 반면 플라즈마 이머젼 이온 주입에 대해서는 일정하고, 따라서 기판 크기가 증가할 때 이점도 증가한다. 따라서, 플라즈마 이머젼 이온 방법은 종래의 이온 주입 방법과 비교할 때 바람직한 것이다.According to the present invention, the throughput of plasma immersion ion implantation is many times higher than that of conventional ion implantation. The processing time increases in proportion to the wafer area when using conventional ion implantation while being constant for plasma immersion ion implantation, thus increasing the benefits as the substrate size increases. Therefore, the plasma immersion ion method is preferable when compared with the conventional ion implantation method.
도 1 내지 6 은 플라즈마 이머젼 이온 주입을 위한 본 발명의 방법의 단계들을 나타낸 도면.1-6 show steps of the method of the present invention for plasma immersion ion implantation.
도 7 내지 11 은 로우 에너지 이온 주입을 위한 본 발명의 방법의 단계들을 나타낸 도면.7-11 illustrate steps of a method of the present invention for low energy ion implantation.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
12 : 기판 14 : 제 1 디바이스 활성 영역12 substrate 14 first device active region
16 : 제 2 디바이스 활성 영역 17 : 게이트 영역16: second device active region 17: gate region
21 : 분리 영역 22, 24 : 게이트 전극 측벽 절연층21: isolation region 22, 24: gate electrode sidewall insulating layer
26 : 포토레지스트층 46 : 산화층26 photoresist layer 46 oxide layer
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