KR100482463B1 - LCD improved aperture ratio - Google Patents
LCD improved aperture ratio Download PDFInfo
- Publication number
- KR100482463B1 KR100482463B1 KR10-1999-0024185A KR19990024185A KR100482463B1 KR 100482463 B1 KR100482463 B1 KR 100482463B1 KR 19990024185 A KR19990024185 A KR 19990024185A KR 100482463 B1 KR100482463 B1 KR 100482463B1
- Authority
- KR
- South Korea
- Prior art keywords
- bus line
- gate bus
- line
- thin film
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 claims abstract description 24
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 229910016048 MoW Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05F—DEVICES FOR MOVING WINGS INTO OPEN OR CLOSED POSITION; CHECKS FOR WINGS; WING FITTINGS NOT OTHERWISE PROVIDED FOR, CONCERNED WITH THE FUNCTIONING OF THE WING
- E05F5/00—Braking devices, e.g. checks; Stops; Buffers
- E05F5/06—Buffers or stops limiting opening of swinging wings, e.g. floor or wall stops
- E05F5/08—Buffers or stops limiting opening of swinging wings, e.g. floor or wall stops with springs
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
- E05Y2201/00—Constructional elements; Accessories therefor
- E05Y2201/20—Brakes; Disengaging means; Holders; Stops; Valves; Accessories therefor
- E05Y2201/21—Brakes
- E05Y2201/212—Buffers
-
- E—FIXED CONSTRUCTIONS
- E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
- E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
- E05Y2800/00—Details, accessories and auxiliary operations not otherwise provided for
- E05Y2800/40—Physical or chemical protection
- E05Y2800/422—Physical or chemical protection against vibration or noise
Landscapes
- Liquid Crystal (AREA)
Abstract
본 발명은 개구율을 개선할 수 있는 액정 표시 장치를 개시한다. 개시된 본 발명의 액정 표시 장치는, 투명 기판과, 상기 투명 기판 상에 제1선폭을 가지고 일방향으로 연장 배치된 게이트 버스 라인과, 상기 게이트 버스 라인의 상부에 그와 평행하게 제1선폭 보다 작은 제2선폭으로 배치되며 게이트 버스 라인 영역을 벗어나지 않도록 돌출된 채널층을 포함하는 액티브층과, 상기 액티브층 상에 배치된 데이터 버스 라인과, 상기 채널층을 포함하여 게이트 버스 라인 영역 내에 형성된 박막 트랜지스터와, 상기 박막 트랜지스터와 콘택하면서 보조용량을 형성하도록 상기 게이트 버스 라인의 소정 부분과 오버랩하게 배치된 화소전극을 포함한다. 본 발명에 따르면, 액티브층 및 데이터 버스 라인을 게이트 라인 상부에 형성하고, 박막 트랜지스터를 게이트 버스 라인 영역 내에 형성하며, 보조용량을 형성하기 위한 별도의 스토리지 전극 라인을 형성하지 않음으로써, 불투명 소재인 데이터 버스 라인과 박막 트랜지스터 및 스토리지 전극 라인의 면적 만큼 개구율을 향상시킬 수 있다.The present invention discloses a liquid crystal display device capable of improving the aperture ratio. The disclosed liquid crystal display device includes a transparent substrate, a gate bus line extending in one direction with a first line width on the transparent substrate, and a first smaller than the first line width in parallel with the gate bus line. An active layer including a channel layer arranged in two line widths and protruding from the gate bus line region, a data bus line disposed on the active layer, and a thin film transistor formed in the gate bus line region including the channel layer; And a pixel electrode disposed to overlap the predetermined portion of the gate bus line to form a storage capacitor while contacting the thin film transistor. According to the present invention, an opaque material is formed by forming an active layer and a data bus line on the gate line, forming a thin film transistor in the gate bus line region, and not forming a separate storage electrode line for forming a storage capacitor. The aperture ratio can be improved by the area of the data bus line, the thin film transistor, and the storage electrode line.
Description
본 발명은 액정 표시 장치에 관한 것으로, 보다 상세하게는, 데이터 버스 라인과 박막 트랜지스터와 같은 불투명 소재의 구성요소들로 인한 개구율 감소를 개선시킨 액정 표시 장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to a liquid crystal display having improved aperture ratio reduction due to components of opaque materials such as data bus lines and thin film transistors.
일반적으로 액정 표시 장치의 단위셀은, 도 1 에 도시된 바와 같이, 투명 기판으로 이루어진 하부 기판(10) 상에 한 쌍의 게이트 버스 라인(1)이 x축 방향으로 연장 배치된다. 여기서, 게이트 버스 라인(1)의 폭은 약 10 내지 12㎛이다. 상기 게이트 버스 라인(1)이 배치된 하부 기판(10) 상에는 게이트 절연막(도시되지 않음)이 덮혀진다. 이어서, 매트릭스 형태의 단위셀이 한정되도록 상기 게이트 버스 라인(10)과 실질적으로 수직인 y 방향으로 한쌍의 데이터 버스 라인(3)이 배치된다. 상기 데이터 버스 라인(3)은 7 내지 9㎛ 정도의 폭을 갖는다. 여기서, 게이트 버스 라인(10)은 단위셀 내로 소정 부분이 돌출되어진 부분을 포함하며, 이 돌출되어진 부분이 박막 트랜지스터의 게이트 전극(1a)이 된다. 데이터 버스 라인 역시 상기 게이트 전극(1a)의 일측 부분과 오버랩될 수 있도록 소정 부분 돌출되며, 이렇게 돌출되어진 부분이 박막 트랜지스터의 소오스 전극(3a)이 된다.In general, as shown in FIG. 1, a pair of gate bus lines 1 extend in the x-axis direction on a lower substrate 10 formed of a transparent substrate. Here, the width of the gate bus line 1 is about 10 to 12 mu m. A gate insulating layer (not shown) is covered on the lower substrate 10 on which the gate bus line 1 is disposed. Subsequently, a pair of data bus lines 3 are arranged in a y direction substantially perpendicular to the gate bus line 10 so as to limit a unit cell having a matrix form. The data bus line 3 has a width of about 7 to 9 mu m. Here, the gate bus line 10 includes a portion in which a predetermined portion protrudes into the unit cell, and the protruding portion becomes the gate electrode 1a of the thin film transistor. The data bus line also protrudes a predetermined portion so as to overlap one portion of the gate electrode 1a, and the protruding portion becomes the source electrode 3a of the thin film transistor.
단위셀 내측에는 화소 전극(5)이 형성된다. 상기 화소 전극(5)은 주지된 바와 같이 투명 전도 물질인 ITO(imdium tin oxide)로 이루어지며, 상기 게이트 버스 라인(1) 및 데이터 버스 라인(3)과 소정 거리만큼 이격된다. The pixel electrode 5 is formed inside the unit cell. The pixel electrode 5 is made of indium tin oxide (ITO), which is a transparent conductive material, as is well known, and is spaced apart from the gate bus line 1 and the data bus line 3 by a predetermined distance.
여기서, 미설명 부호 3b는 박막 트랜지스터의 드레인 전극이다.Here, reference numeral 3b denotes a drain electrode of the thin film transistor.
그러나, 상기 단위셀에는 불투명 소재로 된 버스 라인이 배치되어 있으므로 개구율이 저하된다. However, since the bus line made of an opaque material is arranged in the unit cell, the aperture ratio is lowered.
예를들어, VGA급 패널의 단위화소 사이즈는 240×80㎛인데, 이 면적에 거의 10㎛의 폭을 갖는 버스 라인이 상하좌우로 배치되어 있으므로, 버스 라인의 선폭만큼 개구 면적이 감소된다.또한, 단위셀에는 마찬가지로 불투명 소재인 박막 트랜지스터가 형성될 뿐만 아니라, 도시 및 설명하지는 않았으나, 보조용량(Cst)을 형성하기 위해 불투명 소재로 된 스토리지 전극 라인이 배치되어야 하므로, 상기 박막 트랜지스터 및 스토리지 전극 라인에 의한 개구율 저하도 피할 수 없다. For example, the unit pixel size of a VGA class panel is 240 x 80 占 퐉, and since the bus lines having a width of approximately 10 占 퐉 are arranged in this area up, down, left, and right, the opening area is reduced by the line width of the bus line. In addition, not only a thin film transistor that is a similarly opaque material is formed in the unit cell, but a storage electrode line made of an opaque material should be disposed to form a storage capacitor Cst, although not illustrated and described. The decrease of the opening ratio due to this is also inevitable.
따라서, 본 발명의 목적은 개구율을 개선할 수 있는 액정 표시 장치를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a liquid crystal display device capable of improving the aperture ratio.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 투명 기판; 상기 투명 기판 상에 제1선폭을 가지고 일방향으로 연장 배치된 게이트 버스 라인; 상기 게이트 버스 라인의 상부에 그와 평행하게 제1선폭 보다 작은 제2선폭으로 배치되며 게이트 버스 라인 영역을 벗어나지 않도록 돌출된 채널층을 포함하는 액티브층; 상기 액티브층 상에 배치된 데이터 버스 라인; 상기 채널층을 포함하여 게이트 버스 라인 영역 내에 형성된 박막 트랜지스터; 및 상기 박막 트랜지스터와 콘택하면서 보조용량을 형성하도록 상기 게이트 버스 라인의 소정 부분과 오버랩하게 배치된 화소 전극을 포함하는 액정 표시 장치를 제공한다. In order to achieve the above object, the present invention, a transparent substrate; A gate bus line extending in one direction with a first line width on the transparent substrate; An active layer disposed on the gate bus line in parallel with a second line width smaller than the first line width and including a channel layer protruding from the gate bus line region; A data bus line disposed on the active layer; A thin film transistor including the channel layer and formed in a gate bus line region; And a pixel electrode disposed to overlap the predetermined portion of the gate bus line to form a storage capacitor while contacting the thin film transistor.
여기서, 상기 박막 트랜지스터는 상기 액티브층으로부터 돌출된 채널층과 상기 채널층 아래의 게이트 버스 라인 부분과 상기 데이터 버스 라인으로부터 채널층의 일측까지 연장된 소오스 전극과 상기 채널층의 타측과 콘택하면서 화소전극과 콘택하도록 형성된 드레인 전극을 포함한다. The thin film transistor may include a pixel electrode protruding from the active layer, a gate bus line portion below the channel layer, a source electrode extending from the data bus line to one side of the channel layer, and contacting the other side of the channel layer. And a drain electrode formed to contact with.
또한, 상기 게이트 버스 라인의 제1선폭 보다 작고 상기 액티브층의 제2선폭 보다 큰 제3선폭으로 배치된다. Further, a third line width smaller than the first line width of the gate bus line and larger than the second line width of the active layer is disposed.
본 발명에 따르면, 게이트 버스 라인 상부에 데이타 버스 라인 및 박막 트랜지스터를 배치시키고, 아울러, 화소 전극이 게이트 버스 라인과 소정 부분 오버랩되도록 형성하여 보조용량을 형성하기 위한 스토리지 전극 라인의 형성을 생략함으로써, 데이타 버스 라인, 박막 트랜지스터 및 스토리지 전극 라인의 면적 만큼 개구 면적을 확보할 수 있으며, 이에 따라, 개구율이 크게 개선시킬 수 있다. According to the present invention, the data bus line and the thin film transistor are disposed on the gate bus line, and the pixel electrode is formed to overlap with the gate bus line by a predetermined portion so that the formation of the storage electrode line for forming the storage capacitor is omitted. The opening area can be ensured as much as the area of the data bus line, the thin film transistor, and the storage electrode line, so that the opening ratio can be greatly improved.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 2는 본 발명을 설명하기 위한 액정 표시 장치의 평면도이고,도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도이며, 도 4 및 도 5는 본 발명에 따른 액정 표시 장치의 패드 구조를 나타낸 평면도이다. 2 is a plan view of a liquid crystal display for explaining the present invention, FIG. 3 is a cross-sectional view taken along line III-III ′ of FIG. 2, and FIGS. 4 and 5 are liquid crystal displays according to the present invention. A plan view showing the pad structure of the device.
도 2를 참조하면, 투명 기판으로 이루어진 하부 기판(20) 상에는 불투명 소재, 예를들어, Cr, Mo, MoW 등의 금속막으로 게이트 버스 라인(21)이 형성된다. 상기 게이트 버스 라인(21)은 도면에서 일방향으로 연장 배치된다.Referring to FIG. 2, the gate bus line 21 is formed of an opaque material, for example, a metal film such as Cr, Mo, or MoW, on the lower substrate 20 made of a transparent substrate. The gate bus line 21 extends in one direction in the drawing.
상기 게이트 버스 라인(21)의 상부에 액티브층(23)이 배치된다. 이때, 상기 액티브층(23)은 게이트 버스 라인(21) 보다 좁은 폭을 가지며, 전체적으로 게이트 버스 라인(21)과 평행하게 연장 배치된다. 아울러, 액티브층(23)은 돌출부(23a)를 갖는데, 이 액티브층(23)의 돌출부(23a)는 실제적으로 박막 트랜지스터의 채널층이 되며, 이러한 돌출부(23a: 이하 채널층) 역시 게이트 버스 라인(23) 상부에 게이트 버스 라인 영역을 벗어나지 않도록 배치된다. The active layer 23 is disposed on the gate bus line 21. In this case, the active layer 23 has a narrower width than the gate bus line 21 and extends in parallel with the gate bus line 21 as a whole. In addition, the active layer 23 has a protrusion 23a, and the protrusion 23a of the active layer 23 actually becomes a channel layer of the thin film transistor, and this protrusion 23a (hereinafter, referred to as a channel layer) is also a gate bus line. 23 is disposed above the gate bus line region.
또한, 채널층(23a) 상부에는 채널층을 식각으로 부터 보호하기 위한 에치 스톱퍼(E/S)가 구비된다. In addition, an etch stopper E / S is provided on the channel layer 23a to protect the channel layer from etching.
게이트 버스 라인(21) 상부에는 데이터 버스 라인(25)이 배치된다. 이때, 데이타 버스 라인(25)의 전 부분은 게이트 버스 라인(21)과 오버랩된다. 아울러, 데이타 버스 라인(25)은 상기 액티브층(23)과 콘택되고, 게이트 버스 라인(21)보다는 작은 폭을 가지면서, 액티브층(23)보다는 큰 폭을 갖도록 형성된다. 또한, 데이타 버스 라인(25)은 채널층(23a)의 일측과 콘택될 수 있도록 소정 부분 연장되어 있으며, 이 연장 부분이 소오스 전극(25a)이 된다. 한편, 데이타 버스 라인(25)의 형성과 동시에 채널층(23a)의 타측과 콘택되도록 드레인 전극(25b)이 형성되며, 이에따라, 게이트 버스 라인(21) 상부에 박막 트랜지스터(TFT)가 배치된다. The data bus line 25 is disposed on the gate bus line 21. At this time, the entire portion of the data bus line 25 overlaps the gate bus line 21. In addition, the data bus line 25 is in contact with the active layer 23, and has a width smaller than that of the gate bus line 21 and is larger than the active layer 23. In addition, the data bus line 25 extends a predetermined portion so as to be in contact with one side of the channel layer 23a, and the extension portion becomes the source electrode 25a. Meanwhile, the drain electrode 25b is formed to be in contact with the other side of the channel layer 23a at the same time as the data bus line 25 is formed. Accordingly, the thin film transistor TFT is disposed on the gate bus line 21.
드레인 전극(25b)과 콘택되도록 화소 전극(27)이 형성된다. 이때, 화소 전극(27)의 일측은 드레인 전극(25b)과 콘택되면서, 게이트 버스 라인(21)의 소정 부분과 오버랩된다. 이에따라, 화소 전극(27)과 게이트 버스 라인(21)의 오버랩되는 부분에서 보조 용량이 형성된다. The pixel electrode 27 is formed to contact the drain electrode 25b. In this case, one side of the pixel electrode 27 is in contact with the drain electrode 25b and overlaps with a predetermined portion of the gate bus line 21. As a result, an auxiliary capacitance is formed at an overlapping portion of the pixel electrode 27 and the gate bus line 21.
이와같은 액정 표시 장치의 단면은 도 3에 도시된 바와 같다. The cross section of such a liquid crystal display is shown in FIG. 3.
도 3을 참조하면, 기판(20) 상부에 게이트 버스 라인(21)이 형성된 후, 게이트 산화막(22)이 증착된다. 그 다음, 비정질 실리콘층 또는 폴리실리콘층이 증착된다음, 소정 부분 패터닝되어 액티브층(23) 및 상기 액티브층(23)으로부터 연장된 채널층(23a)이 형성된다. 이어, 채널층(23a) 상에 실리콘 질화막과 같은 층으로 에치 스톱퍼(E/S)가 형성된다. 또한, 액티브층(23), 보다 구체적으로, 채널층(23a)의 일측에는 게이트 버스 라인(21)과 소정 부분이 오버랩되도록 게이트 산화막(22) 상부에 화소 전극(27)이 형성된다. 이어, 액티브층(23) 상부에는 액티브층(23)을 포함하도록 데이타 버스 라인(25)이 형성되고, 채널층(23a)상부에는 화소 전극(27)과 동시에 콘택되도록 드레인 전극(25b)이 형성된다. 그후, 결과물 상부에 보호막(29)이 덮혀진다. Referring to FIG. 3, after the gate bus line 21 is formed on the substrate 20, the gate oxide layer 22 is deposited. Then, an amorphous silicon layer or polysilicon layer is deposited, and then patterned into portions to form an active layer 23 and a channel layer 23a extending from the active layer 23. Subsequently, an etch stopper E / S is formed on the channel layer 23a in the same layer as the silicon nitride film. Further, the pixel electrode 27 is formed on the gate oxide layer 22 so that the gate bus line 21 and a predetermined portion overlap one side of the active layer 23, more specifically, the channel layer 23a. Subsequently, a data bus line 25 is formed on the active layer 23 to include the active layer 23, and a drain electrode 25b is formed on the channel layer 23a to be in contact with the pixel electrode 27 at the same time. do. Thereafter, the protective film 29 is covered on the resultant.
이와같은 본 발명의 액정 표시 장치는 게이트 버스 라인(21) 상부에 데이타 버스 라인(25)이 배치되므로, 종래의 데이타 버스 라인(25)이 형성되었던 부분이 개구 공간이 된다. 이에따라, 데이타 버스 라인(25)의 면적만큼 개구율이 향상된다. 또한, 박막 트랜지스터(TFT)가 게이트 버스 라인(21) 상부에 형성되므로, 종래의 박막 트랜지스터(TFT) 면적분 만큼 개구율을 증진시킬 수 있다. In the liquid crystal display of the present invention, since the data bus line 25 is disposed on the gate bus line 21, the portion where the conventional data bus line 25 is formed becomes an opening space. As a result, the opening ratio is improved by the area of the data bus line 25. In addition, since the thin film transistor TFT is formed on the gate bus line 21, the aperture ratio may be increased by the area of the conventional thin film transistor TFT.
또한, 화소 전극(27)의 소정 부분이 게이트 버스 라인(21)과 오버랩되므로, 별도의 스토리지 전극없이도 보조 용량이 형성된다. 따라서, 별도의 스토리지 전극 라인을 형성할 필요가 없으므로, 스토리지 전극 라인의 면적 만큼 개구율이 개선된다. In addition, since a predetermined portion of the pixel electrode 27 overlaps the gate bus line 21, a storage capacitor is formed without a separate storage electrode. Therefore, since it is not necessary to form a separate storage electrode line, the opening ratio is improved by the area of the storage electrode line.
또한, 도 4 및 도 5는 본 발명의 액정 표시 장치의 패드 구조를 나타낸 도면으로, 도 4 및 도 5에 도시된 바와 같이, 본 발명에서는 게이트 버스 라인(21)과 데이타 버스 라인(25)이 동일한 방향으로 연장되므로, 액정 표시 장치의 게이드, 데이타 패드(G1,D1)들은 동일한 방향 즉, 유리 기판의 일주면에 서로 평행하게 나열된다. 4 and 5 illustrate a pad structure of the liquid crystal display device of the present invention. As shown in FIGS. 4 and 5, in the present invention, the gate bus line 21 and the data bus line 25 may be formed. Since they extend in the same direction, the gates and data pads G1 and D1 of the liquid crystal display are arranged in parallel to each other in the same direction, that is, one peripheral surface of the glass substrate.
이에따라, 예를들어, 도 4에 도시된 것과 같이, 게이트 패드(G1∼Gn)과 데이타 패드(D1∼Dn)들은 동일한 주면에서 서로 평행하면서 교대로 배치될 수도 있고, 또는 도 5에 도시된 바와 같이, 게이트 패드(G1∼Gn)과 데이타 패드(D1∼Dn-1)가 동일한 주면에서 서로 교대로 배열되면서 지그재그 형태로 배치될 수 있다. Accordingly, for example, as shown in FIG. 4, the gate pads G1 to Gn and the data pads D1 to Dn may be alternately arranged in parallel with each other on the same main surface, or as shown in FIG. 5. Similarly, the gate pads G1 to Gn and the data pads D1 to Dn-1 may be arranged in a zigzag form while being alternately arranged on the same main surface.
이와같이, 동일방향으로 패드가 나열되면, 후속의 어레이 테스트(array test)시 프로브(probe) 장치를 단순화시킬 수 있다.As such, if the pads are arranged in the same direction, the probe device can be simplified during the subsequent array test.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 게이트 버스 라인 상부에 데이타 버스 라인 및 박막 트랜지스터를 배치시키고, 아울러 화소 전극이 게이트 버스 라인과 소정 부분 오버랩되도록 형성된다. 이에따라, 데이타 버스 라인, 박막 트랜지스터 및 스토리지 전극의 면적만큼 개구 면적을 확보할 수 있어, 개구율이 크게 개선된다. As described in detail above, according to the present invention, the data bus line and the thin film transistor are disposed on the gate bus line, and the pixel electrode is formed to overlap the gate bus line with a predetermined portion. Accordingly, the opening area can be ensured by the area of the data bus line, the thin film transistor, and the storage electrode, and the aperture ratio is greatly improved.
따라서, 높은 휘도를 얻기 위한 소비 전력 소모를 방지할 수 있다. Thus, power consumption for obtaining high luminance can be prevented.
또한, 게이트 버스 라인과 데이타 버스 라인이 동일한 방향으로 연장되므로, 게이트 패드 및 데이타 패드가 동일측단에 서로 평행하게 배열된다. 이에따라, 후속의어레이 테스트 공정시 프로브 장치를 단순화 시킬 수 있다. In addition, since the gate bus line and the data bus line extend in the same direction, the gate pad and the data pad are arranged parallel to each other at the same side end. This simplifies the probe arrangement in subsequent array test processes.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1은 종래의 액티브 매트릭스 액정 표시 장치의 평면도.1 is a plan view of a conventional active matrix liquid crystal display device.
도 2는 본 발명을 설명하기 위한 액정 표시 장치의 평면도.2 is a plan view of a liquid crystal display device for explaining the present invention.
도 3은 도 2의 Ⅲ-Ⅲ'선을 따라 절단하여 나타낸 단면도.3 is a cross-sectional view taken along the line III-III ′ of FIG. 2.
도 4 및 도 5는 본 발명에 따른 액정 표시 장치의 패드 구조를 나타낸 평면도.4 and 5 are plan views illustrating pad structures of the liquid crystal display device according to the present invention;
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
21 : 게이트 버스 라인 23 : 액티브층21: gate bus line 23: active layer
23a : 채널층 25 : 데이타 버스 라인23a: channel layer 25: data bus line
25a : 소오스 전극 25b : 드레인 전극25a: source electrode 25b: drain electrode
27 : 화소 전극27: pixel electrode
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0024185A KR100482463B1 (en) | 1999-06-25 | 1999-06-25 | LCD improved aperture ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0024185A KR100482463B1 (en) | 1999-06-25 | 1999-06-25 | LCD improved aperture ratio |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003754A KR20010003754A (en) | 2001-01-15 |
| KR100482463B1 true KR100482463B1 (en) | 2005-04-14 |
Family
ID=19595239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0024185A KR100482463B1 (en) | 1999-06-25 | 1999-06-25 | LCD improved aperture ratio |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100482463B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499569B1 (en) * | 2002-04-18 | 2005-07-07 | 엘지.필립스 엘시디 주식회사 | Liquid Crystal Display Devices and Method of manufacturing the same |
| KR101036708B1 (en) * | 2003-12-11 | 2011-05-25 | 엘지디스플레이 주식회사 | Fabricating method liquid crystal display device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459216A (en) * | 1987-08-31 | 1989-03-06 | Toshiba Corp | Thin film transistor array for liquid crystal display and its manufacture |
-
1999
- 1999-06-25 KR KR10-1999-0024185A patent/KR100482463B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459216A (en) * | 1987-08-31 | 1989-03-06 | Toshiba Corp | Thin film transistor array for liquid crystal display and its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010003754A (en) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7206053B2 (en) | Electro-optical device | |
| JP3941032B2 (en) | Thin film transistor liquid crystal display element having vertical thin film transistor | |
| JP2001005032A (en) | Liquid crystal display device | |
| KR100193653B1 (en) | Stagger TFT-LCD with Accumulation Capacitor and Manufacturing Method Thereof | |
| US20070024770A1 (en) | Liquid crystal display device and method of fabricating the same | |
| KR0123445B1 (en) | Liquid crystal display | |
| KR100474529B1 (en) | Reflective liquid crystal display device and its manufacturing method | |
| KR100330363B1 (en) | Active matrix type liquid crystal display | |
| KR960011529A (en) | Liquid Crystal Display with Charge Capacitor | |
| US20070046569A1 (en) | Thin film transistor array panel for liquid crystal display having pixel electrode | |
| US6831295B2 (en) | TFT-LCD device having a reduced feed-through voltage | |
| KR100474003B1 (en) | Liquid crystal display device | |
| KR100333179B1 (en) | Thin film transistor liquid crystal display device and manufacturing method thereof | |
| US8017947B2 (en) | Thin film transistor array panel, display device including the same, and method thereof | |
| US6580474B1 (en) | Liquid crystal display device and method for fabricating the same | |
| KR100483095B1 (en) | Active matrix display device | |
| US6999060B2 (en) | Liquid crystal display and fabricating method thereof | |
| KR100603851B1 (en) | Reflection type liquid crystal display device | |
| US20020163603A1 (en) | Liquid crystal display device and method for fabricating the same | |
| US7432995B2 (en) | Liquid crystal display device comprising one pair of thin film transistors per pixel and method for fabricating the same | |
| KR100482463B1 (en) | LCD improved aperture ratio | |
| KR20050031478A (en) | Ocb mode liquid crystal display | |
| KR20060040167A (en) | Thin film transistor substrate of poly silicon type and method of fabricating the same | |
| KR100493380B1 (en) | Method for manufacturing liquid crystal display device | |
| KR20020002516A (en) | Method for forming gate electrode in liquid crystal display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| N231 | Notification of change of applicant | ||
| AMND | Amendment | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20030228 Effective date: 20040930 Free format text: TRIAL NUMBER: 2003101000760; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20030228 Effective date: 20040930 |
|
| S901 | Examination by remand of revocation | ||
| E902 | Notification of reason for refusal | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130315 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140318 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160323 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170321 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180316 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20190326 Year of fee payment: 15 |
|
| EXPY | Expiration of term |