KR100481982B1 - How to form a gate electrode of a transistor - Google Patents
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Abstract
트랜지스터의 게이트 전극 형성 방법에 관하여 개시한다. 본 발명은 게이트 절연막이 형성된 반도체 기판 상에 비정질 실리콘층 및 이리듐층을 순차적으로 적층하는 단계; 상기 비정질 실리콘층의 상부와 상기 이리듐층이 반응하여 이리듐 실리사이드층이 형성되고, 상기 비정질 실리콘층의 하부는 결정화되어 다결정 실리사이드층이 형성되도록 상기 결과물을 열처리하는 단계; 및 상기 이리듐 실리사이드층 및 상기 다결정 실리사이드층을 패터닝하여 다결정 실리사이드층 패턴 및 이리듐 실리사이드층 패턴이 순차적으로 적층된 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 이리듐 실리사이드가 900 내지 950℃의 고온에서도 안정하기 때문에 게이트 전극의 폭이 좁아지더라도 게이트 전극이 단선되거나 변형됨이 없을 뿐만 아니라 이리듐 실리사이드층에 불순물을 이온 주입함으로써 더욱 낮은 면저항을 갖는 게이트 전극의 형성이 가능하므로 트랜지스터의 동작 속도를 증가시킬 수 있다. A method of forming a gate electrode of a transistor is described. The present invention includes sequentially depositing an amorphous silicon layer and an iridium layer on a semiconductor substrate on which a gate insulating film is formed; Heat-treating the resultant material such that an upper part of the amorphous silicon layer and the iridium layer react to form an iridium silicide layer, and a lower part of the amorphous silicon layer is crystallized to form a polycrystalline silicide layer; And patterning the iridium silicide layer and the polycrystalline silicide layer to form a gate electrode in which a polycrystalline silicide layer pattern and an iridium silicide layer pattern are sequentially stacked. According to the present invention, since the iridium silicide is stable even at a high temperature of 900 to 950 ° C., even if the width of the gate electrode is narrowed, there is no disconnection or deformation of the gate electrode, and even lower sheet resistance is obtained by ion implanting impurities into the iridium silicide layer. Since the gate electrode can be formed, the operation speed of the transistor can be increased.
Description
본 발명은 트랜지스터의 게이트 전극 형성 방법에 관한 것으로서, 특히 이리듐 실리사이드가 적용된 게이트 전극의 형성 방법에 관한 것이다. The present invention relates to a method for forming a gate electrode of a transistor, and more particularly to a method for forming a gate electrode to which iridium silicide is applied.
반도체 장치의 집적도가 증가할수록 금속 배선의 폭이 감소하여 면저항이 증가한다. 이와 같이 금속 배선의 면저항이 증가하면 집적 회로 내에서의 신호 전송 시간이 지연되는 결과를 초래한다. 따라서, 비저항이 낮으면서도 고온에서 안정한 고융점 실리사이드가 트랜지스터의 게이트 전극에 적용되고 있다. As the degree of integration of the semiconductor device increases, the width of the metal wiring decreases and the sheet resistance increases. As such, increasing the sheet resistance of the metal wiring causes a delay in signal transmission time in the integrated circuit. Therefore, high melting point silicide which is low in specific resistance and stable at high temperature is applied to the gate electrode of the transistor.
종래의 게이트 전극에 적용된 실리사이드로는 대표적으로 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 및 코발트 실리사이드(CoSi2) 등이 있다. 여기서, 텅스텐 실리사이드를 게이트 전극에 적용할 경우에는 텅스텐 실리사이드 형성 시에 사용되는 소오스 기체인 WF6에서 나오는 플루오르(fluorine)의 영향 때문에 게이트 절연막의 신뢰성이 저하되는 단점이 있다. 또한, 티타늄 실리사이드의 경우는 900 내지 950℃의 온도 범위에서 티타늄 실리사이드가 응집화되는 현상(agglomeration phenomena)이 발생할 뿐만 아니라 RTP(rapid thermal process)로 티타늄 실리사이드를 형성시킬 경우에는 안정한 결정 구조를 얻기가 어렵다. 그리고, 코발트 실리사이드의 경우에는 코발트 실리사이드를 형성한 후 스페이서(spacer) 위에 증착된 코발트를 제거하는데 어려움이 있다.Typical silicides applied to the gate electrode include tungsten silicide (WSi 2 ), titanium silicide (TiSi 2 ), cobalt silicide (CoSi 2 ), and the like. Here, when the tungsten silicide is applied to the gate electrode, there is a disadvantage in that the reliability of the gate insulating film is lowered due to the influence of fluorine from WF 6 , which is a source gas used in forming tungsten silicide. In addition, in the case of titanium silicide, not only does agglomeration of titanium silicide (agglomeration phenomena) occur in the temperature range of 900 to 950 ° C., but also a stable crystal structure is obtained when titanium silicide is formed by a rapid thermal process (RTP). it's difficult. In the case of cobalt silicide, it is difficult to remove cobalt deposited on a spacer after forming cobalt silicide.
따라서, 본 발명이 이루고자 하는 기술적 과제는 용융점이 약 1707℃로써 고온에서 안정할 뿐만 아니라 400 내지 600℃의 비교적 저온에서 형성 가능한 사방정계(orthorhombic system)의 결정 구조를 갖는 이리듐 실리사이드(IrSi2)를 게이트 전극에 적용함으로써 상술한 종래 기술의 문제점을 해결하여 0.18㎛ 이하의 디자인 룰에 적합한 트랜지스터의 게이트 전극 형성 방법을 제공하는 데 있다.Accordingly, the present invention provides an iridium silicide (IrSi 2 ) having a crystal structure of an orthorhombic system capable of forming at a relatively low temperature of 400 to 600 ° C. as well as stable melting point at about 1707 ° C. The present invention solves the above-mentioned problems of the prior art and provides a method for forming a gate electrode of a transistor suitable for a design rule of 0.18 mu m or less.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 트랜지스터의 게이트 전극 형성 방법은 게이트 절연막이 형성된 반도체 기판 상에 비정질 실리콘층 및 이리듐층을 순차적으로 적층하는 단게; 상기 비정질 실리콘층의 상부와 상기 이리듐층이 반응하여 이리듐 실리사이드층이 형성되고, 상기 비정질 실리콘층의 하부는 결정화되어 다결정 실리사이드층이 형성되도록 상기 결과물을 열처리하는 단계; 및 상기 이리듐 실리사이드층 및 상기 다결정 실리사이드층을 패터닝하여 다결정 실리사이드층 패턴 및 이리듐 실리사이드층 패턴이 순차적으로 적층된 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. According to another aspect of the present invention, there is provided a method of forming a gate electrode of a transistor, the method including sequentially depositing an amorphous silicon layer and an iridium layer on a semiconductor substrate on which a gate insulating film is formed; Heat-treating the resultant material such that an upper part of the amorphous silicon layer and the iridium layer react to form an iridium silicide layer, and a lower part of the amorphous silicon layer is crystallized to form a polycrystalline silicide layer; And patterning the iridium silicide layer and the polycrystalline silicide layer to form a gate electrode in which a polycrystalline silicide layer pattern and an iridium silicide layer pattern are sequentially stacked.
여기서, 상기 열처리는 400 내지 600℃ 에서 20 내지 60분 동안 행하는 것을 특징으로 하고, 상기 열처리하는 단계 이후에 PMOS 트랜지스터의 게이트 전극을 형성할 경우에는 상기 이리듐 실리사이드층에 인을, NMOS 트랜지스터의 게이트 전극을 형성할 경우에는 상기 이리듐 실리사이드층에 붕소를 각각 10E15/cm2 의 농도로 주입하는 단계를 더 포함하는 것이 바람직하다.The heat treatment may be performed at 400 to 600 ° C. for 20 to 60 minutes. When the gate electrode of the PMOS transistor is formed after the heat treatment, phosphorus is formed on the iridium silicide layer and the gate electrode of the NMOS transistor. When forming a, it is preferable to further include the step of injecting boron into the iridium silicide layer at a concentration of 10E15 / cm 2 respectively.
본 발명에 따른 트랜지스터의 게이트 전극 형성 방법에 의하면, 이리듐 실리사이드가 900 내지 950℃의 고온에서도 안정하기 때문에 게이트 전극의 폭이 좁아지더라도 게이트 전극이 단선되거나 변형됨이 없을 뿐만 아니라 이리듐 실리사이드층에 불순물을 이온 주입함으로써 더욱 낮은 면저항을 갖는 게이트 전극의 형성이 가능하므로 트랜지스터의 동작 속도를 증가시킬 수 있다. According to the method of forming a gate electrode of the transistor according to the present invention, since the iridium silicide is stable even at a high temperature of 900 to 950 ° C., the gate electrode is not disconnected or deformed even if the width of the gate electrode is narrowed, and impurities are not present in the iridium silicide layer. By ion implantation, a gate electrode having a lower sheet resistance can be formed, thereby increasing the operation speed of the transistor.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다. Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
도 1 내지 도 5는 본 발명에 따른 트랜지스터의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a gate electrode of a transistor according to the present invention.
도 1은 필드 산화막(115)을 형성하는 단계를 설명하기 위한 단면도로서, 구체적으로, 반도체 기판(110) 상에 활성 영역과 비활성 영역을 한정하는 필드 산화막(115)을 습식 산화 방법으로 형성한다. FIG. 1 is a cross-sectional view for describing a step of forming a
도 2는 게이트 절연막(120), 비정질 실리콘층(125), 및 이리듐층(130)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, NH4OH : H2O2 : H2O = 1 : 2 : 20의 비율로 혼합된 용액과 HF : H2O = 1 : 100의 비율로 혼합된 용액을 사용하여 상기 필드 산화막(115)이 형성된 결과물의 표면을 세정한다. 이어서, 표면이 세정된 상기 결과물을 산소 분위기에서 열처리하여 상기 활성 영역의 표면에 35 내지 40Å의 두께를 갖는 게이트 절연막(120)을 형성한다. 물론, 상기 필드 산화막(115) 상에도 열산화막이 형성되기는 하지만 상기 활성 영역 상에 형성되는 것보다 두께가 매우 작기 때문에 도시하지 않았다. 다음에, 상기 게이트 절연막(120)이 형성된 결과물 전면에 1200 내지 1800Å의 두께를 갖는 비정질 실리콘층(125)을 형성한다. 계속해서, 상기 비정질 실리콘층(125) 상에 이리듐(Ir)층(130)을 형성한다.2 is a cross-sectional view for describing a step of forming the
도 3은 이리듐 실리사이드층(140) 및 다결정 실리콘층(135)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 비정질 실리콘층(125)의 상부와 상기 이리듐층(130)이 반응하여 이리듐 실리사이드층(140)이 형성되고, 상기 비정질 실리콘층(125)의 하부는 결정화되어 다결정 실리사이드층(135)이 형성되도록 상기 이리듐층(130)이 형성된 결과물을 400 내지 600℃ 에서 20 내지 60분 동안 로 열처리(furnace annealing)를 행한다. 3 is a cross-sectional view for describing a step of forming the
도 4는 상기 이리듐 실리사이드층(140)에 불순물을 주입하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 이리듐 실리사이드층(140)은 상온에서 220x10-6Ω-cm 정도의 비저항을 갖기 때문에 차세대 반도체에 보다 적합가능하도록 비저항을 낮출 필요가 있다. 따라서, 상기 이리듐 실리사이드층(140)의 비저항이 10-6Ω-cm가 되도록 NMOS의 게이트 전극을 형성할 경우에는 상기 이리듐 실리사이드층(140)에 인(P)을, PMOS의 게이트 전극을 형성할 경우에는 상기 이리듐 실리사이드층(140)에 붕소(B)를 각각 10E15/cm2의 농도로 이온 주입한다.4 is a cross-sectional view for describing a step of injecting impurities into the
도 5는 게이트 전극(145) 및 소오스/드레인 영역(150)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 게이트 절연막(120)이 노출되도록 상기 이리듐 실리사이드층(140) 및 상기 다결정 실리콘층(135)을 이방성 식각하여 패터닝함으로써 다결정 실리콘층 패턴(135a) 및 이리듐 실리사이드층 패턴(140a)이 순차적으로 적층된 폴리사이드(polycide) 구조의 게이트 전극(145)을 형성한다. 이어서, 상기 게이트 전극(145)을 이온 주입 마스크로 하여 상기 활성 영역에 붕소 또는 인을 이온 주입함으로써 소오스/ 드레인 영역(150)을 형성한다. 5 is a cross-sectional view for describing a step of forming the
상술한 바와 같이 본 발명에 따른 트랜지스터의 게이트 전극 형성 방법에 의하면, 이리듐 실리사이드가 900 내지 950℃의 고온에서도 안정하므로 게이트 전극의 폭이 좁아지더라도 게이트 전극이 단선되거나 변형됨이 없을 뿐만 아니라 이리듐 실리사이드층에 불순물을 주입함으로써 더욱 낮은 면저항을 갖는 게이트 전극의 형성이 가능하므로 트랜지스터의 동작 속도를 증가시킬 수 잇다. As described above, according to the gate electrode forming method of the transistor according to the present invention, since the iridium silicide is stable even at a high temperature of 900 to 950 ° C, the gate electrode is not disconnected or deformed even if the width of the gate electrode is narrowed, and the iridium silicide By injecting impurities into the layer, it is possible to form a gate electrode having a lower sheet resistance, thereby increasing the operation speed of the transistor.
본 발명은 상기 실시예에만 한정되지 않으며 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited only to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
도 1 내지 도 5는 본 발명에 따른 트랜지스터의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of forming a gate electrode of a transistor according to the present invention.
* 도면의 주요 부분에 대한 참조 번호의 설명** Explanation of reference numbers for the main parts of the drawings *
110: 반도체 기판 115: 필드 산화막 110: semiconductor substrate 115: field oxide film
120: 게이트 절연막 125: 비정질 실리콘층 120: gate insulating film 125: amorphous silicon layer
130: 이리듐층 135: 다결정 실리콘층 130: iridium layer 135: polycrystalline silicon layer
140: 이리듐 실리사이드층140: iridium silicide layer
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1997
- 1997-12-30 KR KR1019970079376A patent/KR100481982B1/en not_active IP Right Cessation
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