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KR100475158B1 - Driving method of plasma display panel - Google Patents

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KR100475158B1
KR100475158B1 KR10-2002-0018545A KR20020018545A KR100475158B1 KR 100475158 B1 KR100475158 B1 KR 100475158B1 KR 20020018545 A KR20020018545 A KR 20020018545A KR 100475158 B1 KR100475158 B1 KR 100475158B1
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period
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voltage
discharge
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최정필
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엘지전자 주식회사
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Abstract

본 발명은 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다. The present invention relates to a method of driving a plasma display panel that can improve contrast.

본 발명의 플라즈마 디스플레이 패널의 구동방법에 있어서, 첫번째 서브필드 이외의 서브필드 초기화기간은 상기 제 1전극에 정극성의 제 1전압으로부터 정극성의 제 2전압까지 상승하는 상승램프펄스가 공급되고 상기 제 2전극에 정극성의 바이어스 전압이 공급되는 셋업 기간과, 상기 제 1전극에 상기 제 2전압보다 낮은 제 3전압으로부터 하강하는 하강램프펄스가 공급되는 셋다운 기간을 포함한다. In the method of driving the plasma display panel of the present invention, in the subfield initialization period other than the first subfield, a rising ramp pulse that rises from the first positive voltage to the second positive voltage is supplied to the first electrode and the second ramp is supplied. And a set-up period in which a positive bias voltage is supplied to the electrode, and a set-down period in which a falling lamp pulse falling from a third voltage lower than the second voltage is supplied to the first electrode.

Description

플라즈마 디스플레이 패널의 구동방법{DRIVING METHOD OF PLASMA DISPLAY PANEL} Driving method of plasma display panel {DRIVING METHOD OF PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널의 구동방법에 관한 것으로 특히, 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a plasma display panel, and more particularly, to a method of driving a plasma display panel to improve contrast.

플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다. Plasma Display Panel (hereinafter referred to as "PDP") is an ultraviolet light generated when an inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne, etc. discharges to display an image by emitting phosphors. do. Such PDPs are not only thin and large in size, but also have improved in image quality due to recent technology development.

도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(30Y)과 공통서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. Referring to FIG. 1, a discharge cell of a three-electrode AC surface discharge type PDP is formed on a scan / sustain electrode 30Y and a common sustain electrode 30Z formed on an upper substrate 10, and a lower substrate 18. An address electrode 20X is provided. Each of the scan / sustain electrode 30Y and the common sustain electrode 30Z has a line width smaller than the line widths of the transparent electrodes 12Y and 12Z and the transparent electrodes 12Y and 12Z, and is formed on one edge of the transparent electrode. (13Y, 13Z).

투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사/서스테인전극(30Y)과 공통서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. The transparent electrodes 12Y and 12Z are usually formed on the upper substrate 10 by indium tin oxide (ITO). The metal bus electrodes 13Y and 13Z are usually formed of metals such as chromium (Cr) and formed on the transparent electrodes 12Y and 12Z to reduce voltage drop caused by the transparent electrodes 12Y and 12Z having high resistance. The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the scan / sustain electrode 30Y and the common sustain electrode 30Z side by side. In the upper dielectric layer 14, wall charges generated during plasma discharge are accumulated. The protective layer 16 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge and increases emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used.

어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 주사/서스테인전극(30Y) 및 공통서스테인전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode 20X is formed, and the phosphor layer 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode 20X is formed in the direction crossing the scan / sustain electrode 30Y and the common sustain electrode 30Z. The partition wall 24 is formed in parallel with the address electrode 20X to prevent ultraviolet rays and visible light generated by the discharge from leaking to the adjacent discharge cells. The phosphor layer 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. Inert mixed gas is injected into the discharge space provided between the upper and lower substrates 10 and 18 and the partition wall 24.

PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. The PDP is time-divisionally driven by dividing one frame into several subfields having different number of emission times in order to implement grayscale of an image. Each subfield is divided into an initialization period for initializing the full screen, an address period for selecting a scan line and selecting a cell in the selected scan line, and a sustain period for implementing gray levels according to the number of discharges.

여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 다수 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1내지SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1내지SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.Here, the initialization period is divided into a plurality of setup periods in which the rising ramp waveform is supplied and a set-down period in which the falling ramp waveform is supplied. For example, when the image is to be displayed with 256 gray levels, as shown in FIG. 2, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8. As described above, each of the eight subfields SF1 to SF8 is divided into an initialization period, an address period, and a sustain period. The initialization period and the address period of each subfield are the same for each subfield, while the sustain period is increased at a rate of 2 n (n = 0,1,2,3,4,5,6,7) in each subfield. .

도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다.3 shows driving waveforms of a PDP supplied to two subfields.

도 3에 있어서, Y는 주사/서스테인전극을 나타내며, Z는 공통서스테인전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.In Fig. 3, Y represents a scan / sustain electrode, and Z represents a common sustain electrode. And X represents an address electrode.

도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.Referring to FIG. 3, the PDP is driven by being divided into an initialization period for initializing the full screen, an address period for selecting a cell, and a sustain period for maintaining discharge of the selected cell.

초기화기간에 있어서, 셋업기간에는 모든 주사/서스테인전극들(Y)에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 상승 램프파형(Ramp-up)이 공급된 후, 상승 램프파형(Ramp-up)의 피크전압보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다. In the initialization period, the rising ramp waveform Ramp-up is applied to all the scan / sustain electrodes Y simultaneously. This rising ramp waveform (Ramp-up) causes a slight discharge in the cells of the full screen to generate wall charges in the cells. During the set-down period, after the rising ramp waveform Ramp-up is supplied, the falling ramp waveform Ramp-down falling from the positive voltage lower than the peak voltage of the rising ramp waveform Ramp-up is applied to the scan / sustain electrodes Y. At the same time. Ramp-down generates weak erase discharges in the cells, thereby eliminating unnecessary charges during wall charges and space charges generated by setup discharges, and uniformly distributing the wall charges required for address discharges in the cells of the full screen. Will remain.

어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다. In the address period, a negative scan pulse scan is sequentially applied to the scan / sustain electrodes Y, and a positive data pulse data is applied to the address electrodes X. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. Wall charges are generated in the cells selected by the address discharge.

한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.On the other hand, the positive sustain DC voltage of the sustain voltage level Vs is supplied to the common sustain electrodes Z during the set down period and the address period.

서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(erase)이 공통서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다. In the sustain period, sustain pulses sus are alternately applied to the scan / sustain electrodes Y and the common sustain electrodes Z. FIG. Then, the cell selected by the address discharge adds the wall voltage and the sustain pulse su to the surface discharge between the scan / sustain electrode Y and the common sustain electrode Z every time the sustain pulse sus is applied. In the form of sustain discharge. Finally, after the sustain discharge is completed, an erase ramp waveform (erase) having a small pulse width is supplied to the common sustain electrode (Z) to erase wall charges in the cell.

그런데 종래의 PDP는 초기화기간에 발생되는 빛에 의하여 콘트라스트(Contrast)가 저하되는 문제점이 있다. 이를 상세히 하면, 초기화기간에 공급되는 상승 램프파형(Ramp-up)에 의해 주사/서스테인전극(Y)과 공통서스테인전극(Z) 및 주사/서스테인전극(Y)과 어드레스전극(X) 사이에는 방전이 일어나고 그 결과, 도 4와 같이 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되며 공통서스테인전극(Z)에 정극성의 벽전하가 형성된다. However, the conventional PDP has a problem that the contrast is reduced by the light generated during the initialization period. In detail, a discharge is generated between the scan / sustain electrode Y, the common sustain electrode Z, and the scan / sustain electrode Y and the address electrode X by the rising ramp waveform Ramp-up supplied during the initialization period. As a result, negative wall charges are formed on the scan / sustain electrode Y and positive wall charges are formed on the common sustain electrode Z as shown in FIG.

여기서, 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이의 방전은 실험한 결과, 주사/서스테인전극(Y)과 어드레스전극(X) 사이의 방전보다 더 낮은 전압에서 일어나게 된다. 이렇게 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에서 일어나는 방전은 관찰자 쪽으로 진행하는 빛의 방출량이 주사/서스테인전극(Y)과 어드레스전극(X) 사이의 방전에 의해 발생되는 빛의 방출량보다 많게 된다. 이 때문에 비표시기간인 초기화기간에 빛의 방출량이 높아지게 되므로 콘트라스트 특성이 그 만큼 저하된다. Here, the discharge between the scan / sustain electrode Y and the common sustain electrode Z occurs at a lower voltage than the discharge between the scan / sustain electrode Y and the address electrode X. The discharge occurring between the scan / sustain electrode Y and the common sustain electrode Z is such that the amount of light emitted toward the observer is reduced by the discharge generated between the scan / sustain electrode Y and the address electrode X. More than the amount of release. For this reason, the light emission amount is increased in the initialization period, which is the non-display period, so that the contrast characteristic is reduced by that much.

따라서, 본 발명의 목적은 콘트라스트를 향상시킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는데 있다. Accordingly, it is an object of the present invention to provide a method of driving a plasma display panel that can improve contrast.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 있어서, 첫번째 서브필드 이외의 서브필드 초기화기간은 상기 제 1전극에 정극성의 제 1전압으로부터 정극성의 제 2전압까지 상승하는 상승램프펄스가 공급되고 상기 제 2전극에 정극성의 바이어스 전압이 공급되는 셋업 기간과, 상기 제 1전극에 상기 제 2전압보다 낮은 제 3전압으로부터 하강하는 하강램프펄스가 공급되는 셋다운 기간을 포함한다. In order to achieve the above object, in the method of driving a plasma display panel according to an embodiment of the present invention, the subfield initialization period other than the first subfield is performed from the first positive voltage to the second positive voltage on the first electrode. A set-up period in which a rising ramp pulse is supplied and a positive bias voltage is supplied to the second electrode, and a set-down period in which a falling ramp pulse falling from a third voltage lower than the second voltage is supplied to the first electrode. Include.

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상기 제 2전극에 공급되는 정극성의 바이어스 전압의 전압레벨은 서스테인기간에 제 2전극에 공급되는 서스테인 펄스의 전압레벨과 동일하게 설정된다. The voltage level of the positive bias voltage supplied to the second electrode is set equal to the voltage level of the sustain pulse supplied to the second electrode in the sustain period.

상기 셋다운 기간 및 어드레스기간 동안 제 2전극에 서스테인 펄스의 전압레벨과 동일한 정극성의 바이어스 전압이 인가된다. The bias voltage having the same polarity as that of the sustain pulse is applied to the second electrode during the set down period and the address period.

상기 서스테인 기간 이후에 방전셀에 형성된 벽전하를 소거하기 위한 소거펄스가 공급되지 않는다. After the sustain period, an erase pulse for erasing wall charges formed in the discharge cells is not supplied.

상기 제 2전극에 공급되는 정극성의 바이어스 전압의 전압레벨은 서스테인기간에 제 2전극에 공급되는 서스테인 펄스의 전압레벨보다 낮게 설정된다.The voltage level of the positive bias voltage supplied to the second electrode is set lower than the voltage level of the sustain pulse supplied to the second electrode in the sustain period.

상기 셋다운 기간 및 어드레스기간 동안 제 2전극에 서스테인 펄스의 전압레벨과 동일한 상기 정극성의 바이어스 전압이 인가된다. The positive bias voltage equal to the voltage level of the sustain pulse is applied to the second electrode during the set down period and the address period.

상기 셋다운 기간 및 어드레스기간 동안 제 2전극에 서스테인 펄스의 전압레벨 보다 낮은 전압을 가지는 정극성의 바이어스 전압이 인가된다. 본 발명의 다른 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 있어서, 첫번째 서브필드 이외의 서브필드 초기화기간은 상기 제 1전극에 정극성의 제 1전압으로부터 정극성의 제 2전압까지 상승하는 상승램프펄스가 공급되고 상기 제 2전극에 정극성의 공통램프파형이 공급되는 셋업 기간과, 상기 제 1전극에 상기 제 2전압보다 낮은 제 3전압으로부터 하강하는 하강램프펄스가 공급되는 셋다운 기간을 포함한다. A positive bias voltage having a voltage lower than the voltage level of the sustain pulse is applied to the second electrode during the set down period and the address period. In the method of driving a plasma display panel according to another embodiment of the present invention, in the subfield initialization period other than the first subfield, a rising ramp pulse rising from the first positive voltage to the second positive voltage of the first electrode is applied. And a setup period for supplying a common common waveform of positive polarity to the second electrode, and a set-down period for supplying a falling ramp pulse falling from a third voltage lower than the second voltage to the first electrode.

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상기 공통램프파형은 상승 기울기를 갖는다. The common lamp waveform has a rising slope.

상기 공통램프파형의 기울기는 상승램프펄스의 기울기보다 크게 설정된다. The slope of the common lamp waveform is set larger than the slope of the rising lamp pulse.

상기 공통램프파형은 셋업 기간에 제 4전압까지 상승하며 제 2전압으로 제 4전압을 감한값은 서스테인기간에 공급되는 서스테인 펄스의 전압레벨보다 낮게 설정된다. The common lamp waveform rises to the fourth voltage in the setup period and the value obtained by subtracting the fourth voltage with the second voltage is set lower than the voltage level of the sustain pulse supplied in the sustain period.

상기 셋다운 기간 및 어드레스기간 동안 제 2전극에 서스테인 펄스의 전압레벨과 동일한 정극성의 바이어스 전압이 인가된다. The bias voltage having the same polarity as that of the sustain pulse is applied to the second electrode during the set down period and the address period.

상기 셋다운 기간 및 어드레스기간 동안 제 2전극에 제 4전압의 전압레벨을 가지는 정극성의 바이어스가 인가된다. A positive bias having a voltage level of a fourth voltage is applied to the second electrode during the set down period and the address period.

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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하 도 5 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 5 to 11.

도 5는 본 발명의 제 1실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.5 is a waveform diagram illustrating a method of driving a plasma display panel according to a first embodiment of the present invention.

도 5를 참조하면, 본 발명의 제 1실시예에 따른 PDP의 구동방법은 제 1서브필드의 초기화기간에 공급되는 파형과 나머지 서브필드의 초기화기간에 공급되는 파형이 상이하게 설정된다.Referring to FIG. 5, in the driving method of the PDP according to the first embodiment of the present invention, the waveform supplied in the initialization period of the first subfield and the waveform supplied in the initialization period of the remaining subfields are set differently.

제 1서브필드의 초기화기간은 도 3에 도시된 본 발명의 종래기술과 동일하므로 상세한 설명은 생략하기로 한다. 다만, 제 1서브필드의 서스테인 기간 이후에 공통서스테인전극(Z)에 소거 램프파형(erase)이 인가되지 않는다. 따라서, 제 1서브필드 기간동안 방전셀들에 형성된 벽전하들은 제거되지 않는다.Since the initializing period of the first subfield is the same as that of the prior art of the present invention shown in FIG. However, the erase ramp waveform (erase) is not applied to the common sustain electrode Z after the sustain period of the first subfield. Therefore, the wall charges formed in the discharge cells during the first subfield period are not removed.

제 2서브필드의 초기화기간 중 셋업기간에 모든 주사/서스테인전극들(Y)에는 서스테인전압레벨(Vs)보다 높은 피크 전압(Vr)까지 상승하는 상승 램프파형(Ramp_up)이 공급된다. 공통서스테인전극(Vs)에는 서스테인전압레벨(Vs)의 전압을 가지는 직류전압이 공급된다.During the setup period of the second subfield, the rising ramp waveform Ramp_up rising to the peak voltage Vr higher than the sustain voltage level Vs is supplied to all the scan / sustain electrodes Y during the setup period. The common sustain electrode Vs is supplied with a DC voltage having a voltage of the sustain voltage level Vs.

이와 같은 본 발명의 제 2서브필드 셋업 기간을 서스테인 방전이 일어났을 경우와 서스테인 방전이 일어나지 않았을 경우로 나누어 설명하기로 한다.The second subfield setup period of the present invention will be described by dividing the case when the sustain discharge occurs and the case where the sustain discharge does not occur.

먼저 서스테인 방전이 일어나지 않은 방전셀들은 제 1서브필드의 셋다운 기간에 형성된 벽전하들을 유지한다. 다시 말하여, 서스테인 방전이 일어나지 않은 방전셀들에서는 어드레스 방전도 발생되지 않고, 이에 따라 서스테인 방전이 일어나지 않은 방전셀들은 셋다운 기간에 형성된 벽전하들을 유지하게 된다.First, the discharge cells in which the sustain discharge has not occurred maintain the wall charges formed in the set down period of the first subfield. In other words, no address discharge occurs in the discharge cells in which the sustain discharge has not occurred, and thus, the discharge cells in which the sustain discharge does not occur maintain the wall charges formed in the setdown period.

따라서, 도 4와 같이 서스테인 방전이 발생되지 않은 방전셀에 포함된 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 정극성의 벽전하가 형성되어 있다. Accordingly, as shown in FIG. 4, negative wall charges are formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge is not generated, and positive wall charges are formed in the common sustain electrode Z. Further, positive wall charges are formed in the address electrode X.

서스테인 방전이 발생되지 않은 방전셀에 포함되어 있는 주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 어드레스전극(X)과 방전을 일으킬 수 있는 전압차가 되어 주사/서스테인전극(Y) 및 어드레스전극(X)과 방전이 일어나게 된다. 이때, 정극성의 상승 램프파형(Ramp-up)이 공급된 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되고 어드레스전극(X)에 정극성의 벽전하가 형성되게 된다.When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y included in the discharge cell in which the sustain discharge has not occurred, the voltage difference that can cause the discharge is caused by the address electrode X and the scan / sustain electrode ( Y) and the address electrode X are discharged. At this time, the negative wall charges are formed on the scan / sustain electrode Y supplied with the positive rising ramp waveform Ramp-up, and the positive wall charges are formed on the address electrode X.

한편, 공통서스테인전극(Z)에 공급되는 서스테인전압레벨(Vs)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. 이와 같이, 주사/서스테인전극(Y) 및 공통서스테인전극(Z)간에 방전이 억제되기 때문에 본 발명의 제 1실시예에서는 콘트라스트를 향상시킬 수 있다.On the other hand, the sustain voltage level Vs supplied to the common sustain electrode Z decreases the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y, thereby reducing the common sustain electrode Z and the scan / sustain electrode. It serves to suppress the discharge between (Y). As described above, since the discharge is suppressed between the scan / sustain electrode Y and the common sustain electrode Z, the contrast can be improved in the first embodiment of the present invention.

서스테인 방전이 일어난 방전셀들에 포함되어 있는 주사/서스테인전극(Y)에는 도 11과 같이 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 부극성의 벽전하가 형성되어 있다. A negative wall charge is formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge has occurred, and a positive wall charge is formed in the common sustain electrode Z as shown in FIG. 11. Further, negative wall charges are formed on the address electrode X.

이를 상세히 설명하면, 서스테인 방전을 일으키기 위해서는 어드레스 기간에 어드레스 방전을 일으켜야 한다. 어드레스방전은 주사/서스테인전극(Y)에 공급되는 부극성의 스캔펄스(scan)와 어드레스전극(X)에 공급되는 정극성의 데이터펄스(data)에 의해 발생된다. 이때, 주사/서스테인전극(Y)에는 정극성의 벽전하가 형성되고 어드레스전극(X)에는 부극성의 벽전하가 형성된다. 이후, 서스테인 기간에 주사/서스테인전극(Y) 및 공통서스테인전극(Z) 간에 면방전을 일으켜 소정의 계조값을 표현하게 된다. 이때, 마지막 서스테인펄스는 주사/서스테인전극(Y)에 공급되고, 이에 따라 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성되게 된다. 또한, 어드레스전극(X)은 어드레스기간에 형성된 부극성의 벽전하를 유지한다. In detail, in order to cause the sustain discharge, the address discharge must be generated in the address period. The address discharge is generated by a negative scan pulse scan supplied to the scan / sustain electrode Y and a positive data pulse data supplied to the address electrode X. At this time, positive wall charges are formed in the scan / sustain electrode Y, and negative wall charges are formed in the address electrode X. Thereafter, a surface discharge is generated between the scan / sustain electrode Y and the common sustain electrode Z in the sustain period to express a predetermined gray scale value. At this time, the last sustain pulse is supplied to the scan / sustain electrode (Y), and thus negative wall charges are formed on the scan / sustain electrode (Y). The address electrode X also retains the negative wall charges formed in the address period.

이후, 제 2서브필드의 셋업기간에 주사/서스테인전극(Y)에는 상승 램프파형(Ramp-up)이 공급되고 공통서스테인전극(Z)에는 서스테인전압레벨(Vs)의 전압값이 공급된다. Thereafter, during the setup period of the second subfield, the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y, and the voltage value of the sustain voltage level Vs is supplied to the common sustain electrode Z.

주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 어드레스전극(X)과 방전을 일으킬 수 있는 전압차가 되어 주사/서스테인전극(Y)과 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 정극성의 상승 램프파형(Ramp-up)이 공급된 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되고 어드레스전극(X)에 정극성의 벽전하가 형성되게 된다.When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y, there is a voltage difference that can cause discharge with the address electrode X, so that a discharge occurs between the scan / sustain electrode Y and the address electrode X. do. At this time, the negative wall charges are formed on the scan / sustain electrode Y supplied with the positive rising ramp waveform Ramp-up, and the positive wall charges are formed on the address electrode X.

한편, 공통서스테인전극(Z)에 공급되는 서스테인전압레벨(Vs)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. 한편, 본 발명의 제 1실시예에 의한 셋업기간에서는 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 벽전하가 불균형적으로 형성될 수 있다. On the other hand, the sustain voltage level Vs supplied to the common sustain electrode Z decreases the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y, thereby reducing the common sustain electrode Z and the scan / sustain electrode. It serves to suppress the discharge between (Y). On the other hand, in the setup period according to the first embodiment of the present invention, wall charges may be disproportionately formed between discharge cells in which sustain discharge is generated and discharge cells in which sustain discharge is not generated.

셋다운 기간에는 상승 램프파형(Ramp-up)의 피크전압(Vr)보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 이 셋다운기간에 공통서스테인전극(Z)은 서스테인전압레벨(Vs)을 유지하게 된다. 주사/서스테인전극(Y)에 공급되는 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전(주사/서스테인전극(Y)과 어드레스전극(X)간)을 일으킴으로써 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다. 따라서, 이전 서브필드에서 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 불균형적으로 형성된 벽전하들이 셋다운 기간에 균일하게 된다.In the set-down period, the falling ramp waveform Ramp-down falling at the positive voltage lower than the peak voltage Vr of the rising ramp waveform Ramp-up is applied to the scan / sustain electrodes Y simultaneously. In this set-down period, the common sustain electrode Z maintains the sustain voltage level Vs. The falling ramp waveform supplied to the scan / sustain electrode Y generates a weak erase discharge (between the scan / sustain electrode Y and the address electrode X) in the cells, thereby generating a set-up discharge. The unnecessary charges are eliminated during the wall charges and the space charges, and the wall charges necessary for the address discharge are uniformly retained in the cells of the full screen. Therefore, the wall charges disproportionately formed between the discharge cells in which the sustain discharge is generated and the discharge cells in which the sustain discharge is not generated in the previous subfield are uniform in the setdown period.

어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다. In the address period, a negative scan pulse scan is sequentially applied to the scan / sustain electrodes Y, and a positive data pulse data is applied to the address electrodes X. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. Wall charges are generated in the cells selected by the address discharge.

한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.On the other hand, the positive sustain DC voltage of the sustain voltage level Vs is supplied to the common sustain electrodes Z during the set down period and the address period.

서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 한편, 본 발명에서는 서스테인방전 후에 도 3과 같은 소거 램프파형(erase)이 공급되지 않는다. In the sustain period, sustain pulses sus are alternately applied to the scan / sustain electrodes Y and the common sustain electrodes Z. FIG. Then, the cell selected by the address discharge adds the wall voltage and the sustain pulse su to the surface discharge between the scan / sustain electrode Y and the common sustain electrode Z every time the sustain pulse sus is applied. In the form of sustain discharge. On the other hand, in the present invention, the erase ramp waveform (erase) as shown in FIG. 3 is not supplied after the sustain discharge.

이와 같은 본 발명의 제 1실시예에 의한 구동파형에 의하면 제 1서브필드를 제외한 나머지 서브필드들의 초기화기간에 주사/서스테인전극(Y)과 공통서스테인전극(Z)간에 면방전이 억제된다. 따라서, 초기화기간에 발생되는 빛의 양을 감소시킬 수 있고, 이에 따라 PDP의 콘트라스트를 향상시킬 수 있다. According to the driving waveform according to the first embodiment of the present invention, surface discharge between the scan / sustain electrode Y and the common sustain electrode Z is suppressed in the initialization period of the remaining subfields except the first subfield. Therefore, the amount of light generated in the initialization period can be reduced, thereby improving the contrast of the PDP.

도 6은 본 발명의 제 2실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.6 is a waveform diagram illustrating a method of driving a plasma display panel according to a second embodiment of the present invention.

도 6을 참조하면, 본 발명의 제 2실시예에 따른 PDP의 구동방법은 제 1서브필드의 초기화기간에 공급되는 파형과 나머지 서브필드의 초기화기간에 공급되는 파형이 상이하게 설정된다. Referring to FIG. 6, in the driving method of the PDP according to the second embodiment of the present invention, the waveform supplied in the initialization period of the first subfield and the waveform supplied in the initialization period of the remaining subfields are set differently.

본 발명의 제 2실시예에 따른 PDP의 제 1서브필드 초기화기간은 도 3에 도시된 본 발명의 종래기술과 동일하므로 상세한 설명은 생략하기로 한다. 다만, 제 1서브필드의 서스테인 기간 이후에 공통서스테인전극(Z)에 소거 램프파형(erase)이 인가되지 않는다. 따라서, 제 1서브필드 기간동안 방전셀들에 형성된 벽전하들은 제거되지 않는다. Since the first subfield initialization period of the PDP according to the second embodiment of the present invention is the same as the prior art of the present invention shown in FIG. 3, a detailed description thereof will be omitted. However, the erase ramp waveform (erase) is not applied to the common sustain electrode Z after the sustain period of the first subfield. Therefore, the wall charges formed in the discharge cells during the first subfield period are not removed.

제 2서브필드의 초기화기간 중 셋업기간에 모든 주사/서스테인전극들(Y)에는 서스테인전압레벨(Vs)보다 높은 피크 전압(Vr)까지 상승하는 상승 램프파형(Ramp_up)이 공급된다. 공통서스테인전극(Vs)에는 서스테인전압레벨(Vs)보다 낮은 전압을 가지는 방전 억제전압(Vz)이 공급된다. During the setup period of the second subfield, the rising ramp waveform Ramp_up rising to the peak voltage Vr higher than the sustain voltage level Vs is supplied to all the scan / sustain electrodes Y during the setup period. The common sustain electrode Vs is supplied with a discharge suppression voltage Vz having a voltage lower than the sustain voltage level Vs.

이와 같은 본 발명의 제 2실시예에 의한 셋업 기간을 서스테인 방전이 일어났을 경우와 서스테인 방전이 일어나지 않았을 경우로 나누어 설명하기로 한다. The setup period according to the second embodiment of the present invention will be described by dividing the case where the sustain discharge occurs and the case where the sustain discharge does not occur.

먼저 서스테인 방전이 일어나지 않은 방전셀들은 제 1서브필드의 셋다운 기간에 형성된 벽전하들을 유지한다. 따라서, 도 4와 같이 서스테인 방전이 발생되지 않은 방전셀에 포함된 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 정극성의 벽전하가 형성되어 있다. First, the discharge cells in which the sustain discharge has not occurred maintain the wall charges formed in the set down period of the first subfield. Accordingly, as shown in FIG. 4, negative wall charges are formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge is not generated, and positive wall charges are formed in the common sustain electrode Z. Further, positive wall charges are formed in the address electrode X.

서스테인 방전이 발생되지 않은 방전셀에 포함되어 있는 주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 어드레스전극(X)과 방전을 일으킬 수 있는 전압차가 되어 주사/서스테인전극(Y) 및 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 정극성의 상승 램프파형(Ramp-up)이 공급된 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되고 어드레스전극(X)에 정극성의 벽전하가 형성되게 된다.When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y included in the discharge cell in which the sustain discharge has not occurred, the voltage difference that can cause the discharge is caused by the address electrode X and the scan / sustain electrode ( A discharge occurs between Y) and the address electrode X. At this time, the negative wall charges are formed on the scan / sustain electrode Y supplied with the positive rising ramp waveform Ramp-up, and the positive wall charges are formed on the address electrode X.

한편, 공통서스테인전극(Z)에 공급되는 방전 억제전압(Vz)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. On the other hand, the discharge suppression voltage Vz supplied to the common sustain electrode Z decreases the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y, thereby reducing the common sustain electrode Z and the scan / sustain electrode. It serves to suppress the discharge between (Y).

서스테인 방전이 일어난 방전셀들에 포함되어 있는 주사/서스테인전극(Y)에는 도 11과 같이 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 부극성의 벽전하가 형성되어 있다. 제 2서브필드의 셋업기간에 주사/서스테인전극(Y)에는 상승 램프파형(Ramp-up)이 공급되고 공통서스테인전극(Z)에는 서스테인전압레벨(Vs)의 전압값이 공급된다. A negative wall charge is formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge has occurred, and a positive wall charge is formed in the common sustain electrode Z as shown in FIG. 11. Further, negative wall charges are formed on the address electrode X. During the setup period of the second subfield, the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y and the voltage value of the sustain voltage level Vs is supplied to the common sustain electrode Z.

주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 어드레스전극(X)과 방전을 일으킬 수 있는 전압차가 되어 주사/서스테인전극(Y)과 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 정극성의 상승 램프파형(Ramp-up)이 공급된 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되고 어드레스전극(X)에 정극성의 벽전하가 형성되게 된다.When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y, there is a voltage difference that can cause discharge with the address electrode X, so that a discharge occurs between the scan / sustain electrode Y and the address electrode X. do. At this time, the negative wall charges are formed on the scan / sustain electrode Y supplied with the positive rising ramp waveform Ramp-up, and the positive wall charges are formed on the address electrode X.

한편, 공통서스테인전극(Z)에 공급되는 방전 억제전압(Vz)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. 한편, 본 발명의 제 2실시예에 의한 셋업기간에서는 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 벽전하가 불균형적으로 형성될 수 있다. On the other hand, the discharge suppression voltage Vz supplied to the common sustain electrode Z decreases the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y, thereby reducing the common sustain electrode Z and the scan / sustain electrode. It serves to suppress the discharge between (Y). Meanwhile, in the setup period according to the second embodiment of the present invention, wall charges may be disproportionately formed between discharge cells in which sustain discharge is generated and discharge cells in which sustain discharge is not generated.

셋다운 기간에는 상승 램프파형(Ramp-up)의 피크전압(Vr)보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 이 셋다운기간에 공통서스테인전극(Z)은 서스테인전압레벨(Vs)을 유지하게 된다. 주사/서스테인전극(Y)에 공급되는 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전(주사/서스테인전극(Y)과 어드레스전극(X)간)을 일으킴으로써 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다. 따라서, 셋업기간에 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 불균형적으로 형성된 벽전하들이 셋다운 기간을 거치면서 균일하게 된다.In the set-down period, the falling ramp waveform Ramp-down falling at the positive voltage lower than the peak voltage Vr of the rising ramp waveform Ramp-up is applied to the scan / sustain electrodes Y simultaneously. In this set-down period, the common sustain electrode Z maintains the sustain voltage level Vs. The falling ramp waveform supplied to the scan / sustain electrode Y generates a weak erase discharge (between the scan / sustain electrode Y and the address electrode X) in the cells, thereby generating a set-up discharge. The unnecessary charges are eliminated during the wall charges and the space charges, and the wall charges necessary for the address discharge are uniformly retained in the cells of the full screen. Therefore, the wall charges disproportionately formed between the discharge cells in which the sustain discharge is generated and the discharge cells in which the sustain discharge is not generated during the set-up period become uniform during the set-down period.

어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다. In the address period, a negative scan pulse scan is sequentially applied to the scan / sustain electrodes Y, and a positive data pulse data is applied to the address electrodes X. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. Wall charges are generated in the cells selected by the address discharge.

한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압이 공급된다.On the other hand, the positive sustain DC voltage of the sustain voltage level Vs is supplied to the common sustain electrodes Z during the set down period and the address period.

서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 한편, 본 발명에서는 서스테인방전 후에 도 3과 같은 소거 램프파형(erase)이 공급되지 않는다. In the sustain period, sustain pulses sus are alternately applied to the scan / sustain electrodes Y and the common sustain electrodes Z. FIG. Then, the cell selected by the address discharge adds the wall voltage and the sustain pulse su to the surface discharge between the scan / sustain electrode Y and the common sustain electrode Z every time the sustain pulse sus is applied. In the form of sustain discharge. On the other hand, in the present invention, the erase ramp waveform (erase) as shown in FIG. 3 is not supplied after the sustain discharge.

이와 같은 본 발명의 제 2실시예에 의한 구동파형에 의하면 초기화기간에 주사/서스테인전극(Y)과 공통서스테인전극(Z)간의 면방전이 억제된다. 따라서, 초기화기간에 발생되는 빛의 양을 감소시킬 수 있고, 이에 따라 PDP의 콘트라스트를 향상시킬 수 있다. 한편, 상승 램프파형(ramp-up)의 피크전압(Vr)의 전압값은 PDP 시스템의 동작조건을 고려하여 설정된다. According to the driving waveform according to the second embodiment of the present invention, surface discharge between the scan / sustain electrode Y and the common sustain electrode Z is suppressed in the initialization period. Therefore, the amount of light generated in the initialization period can be reduced, thereby improving the contrast of the PDP. On the other hand, the voltage value of the peak voltage (Vr) of the rising ramp waveform (ramp-up) is set in consideration of the operating conditions of the PDP system.

도 7은 본 발명의 제 3실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.7 is a waveform diagram illustrating a method of driving a plasma display panel according to a third embodiment of the present invention.

도 7을 참조하면, 본 발명의 제 3실시예에 따른 PDP의 구동방법은 제 1서브필드의 초기화기간에 공급되는 파형과 나머지 서브필드의 초기화기간에 공급되는 파형이 상이하게 설정된다. Referring to FIG. 7, in the driving method of the PDP according to the third embodiment of the present invention, the waveform supplied in the initialization period of the first subfield and the waveform supplied in the initialization period of the remaining subfields are set differently.

본 발명의 제 3실시예에 따른 PDP의 제 1서브필드 초기화기간은 도 3에 도시된 본 발명의 종래기술과 동일하므로 상세한 설명은 생략하기로 한다. 다만, 제 1서브필드의 서스테인 기간 이후에 공통서스테인전극(Z)에 소거 램프파형(erase)이 인가되지 않는다. 따라서, 제 1서브필드 기간동안 방전셀들에 형성된 벽전하들은 제거되지 않는다. Since the first subfield initialization period of the PDP according to the third embodiment of the present invention is the same as the prior art of the present invention shown in FIG. 3, a detailed description thereof will be omitted. However, the erase ramp waveform (erase) is not applied to the common sustain electrode Z after the sustain period of the first subfield. Therefore, the wall charges formed in the discharge cells during the first subfield period are not removed.

제 2서브필드의 초기화기간 중 셋업기간에 모든 주사/서스테인전극들(Y)에는 서스테인전압레벨(Vs)보다 높은 피크 전압(Vr)까지 상승하는 상승 램프파형(Ramp_up)이 공급된다. 공통서스테인전극(Vs)에는 서스테인전압레벨(Vs)보다 낮은 전압을 가지는 방전 억제전압(Vz)이 공급된다. During the setup period of the second subfield, the rising ramp waveform Ramp_up rising to the peak voltage Vr higher than the sustain voltage level Vs is supplied to all the scan / sustain electrodes Y during the setup period. The common sustain electrode Vs is supplied with a discharge suppression voltage Vz having a voltage lower than the sustain voltage level Vs.

이와 같은 본 발명의 제 2실시예에 의한 셋업 기간을 서스테인 방전이 일어났을 경우와 서스테인 방전이 일어나지 않았을 경우로 나누어 설명하기로 한다. The setup period according to the second embodiment of the present invention will be described by dividing the case where the sustain discharge occurs and the case where the sustain discharge does not occur.

먼저 서스테인 방전이 일어나지 않은 방전셀들은 제 1서브필드의 셋다운 기간에 형성된 벽전하들을 유지한다. 따라서, 도 4와 같이 서스테인 방전이 발생되지 않은 방전셀에 포함된 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 정극성의 벽전하가 형성되어 있다. First, the discharge cells in which the sustain discharge has not occurred maintain the wall charges formed in the set down period of the first subfield. Accordingly, as shown in FIG. 4, negative wall charges are formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge is not generated, and positive wall charges are formed in the common sustain electrode Z. Further, positive wall charges are formed in the address electrode X.

서스테인 방전이 발생되지 않은 방전셀에 포함되어 있는 주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 어드레스전극(X)과 방전을 일으킬 수 있는 전압차가 되어 주사/서스테인전극(Y) 및 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 정극성의 상승 램프파형(Ramp-up)이 공급된 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되고 어드레스전극(X)에 정극성의 벽전하가 형성되게 된다.When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y included in the discharge cell in which the sustain discharge has not occurred, the voltage difference that can cause the discharge is caused by the address electrode X and the scan / sustain electrode ( A discharge occurs between Y) and the address electrode X. At this time, the negative wall charges are formed on the scan / sustain electrode Y supplied with the positive rising ramp waveform Ramp-up, and the positive wall charges are formed on the address electrode X.

한편, 공통서스테인전극(Z)에 공급되는 방전 억제전압(Vz)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. On the other hand, the discharge suppression voltage Vz supplied to the common sustain electrode Z decreases the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y, thereby reducing the common sustain electrode Z and the scan / sustain electrode. It serves to suppress the discharge between (Y).

서스테인 방전이 일어난 방전셀들에 포함되어 있는 주사/서스테인전극(Y)에는 도 11과 같이 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 부극성의 벽전하가 형성되어 있다. 제 2서브필드의 셋업기간에 주사/서스테인전극(Y)에는 상승 램프파형(Ramp-up)이 공급되고 공통서스테인전극(Z)에는 서스테인전압레벨(Vs)의 전압값이 공급된다. A negative wall charge is formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge has occurred, and a positive wall charge is formed in the common sustain electrode Z as shown in FIG. 11. Further, negative wall charges are formed on the address electrode X. During the setup period of the second subfield, the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y and the voltage value of the sustain voltage level Vs is supplied to the common sustain electrode Z.

주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 어드레스전극(X)과 방전을 일으킬 수 있는 전압차가 되어 주사/서스테인전극(Y)과 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 정극성의 상승 램프파형(Ramp-up)이 공급된 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되고 어드레스전극(X)에 정극성의 벽전하가 형성되게 된다.When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y, there is a voltage difference that can cause discharge with the address electrode X, so that a discharge occurs between the scan / sustain electrode Y and the address electrode X. do. At this time, the negative wall charges are formed on the scan / sustain electrode Y supplied with the positive rising ramp waveform Ramp-up, and the positive wall charges are formed on the address electrode X.

한편, 공통서스테인전극(Z)에 공급되는 방전 억제전압(Vz)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. 이와 같은, 본 발명의 제 3실시예에 의한 셋업기간에서는 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 벽전하가 불균형적으로 형성될 수 있다. On the other hand, the discharge suppression voltage Vz supplied to the common sustain electrode Z decreases the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y, thereby reducing the common sustain electrode Z and the scan / sustain electrode. It serves to suppress the discharge between (Y). As described above, in the setup period according to the third embodiment of the present invention, wall charges may be disproportionately formed between the discharge cells in which the sustain discharge is generated and the discharge cells in which the sustain discharge is not generated.

셋다운 기간에는 상승 램프파형(Ramp-up)의 피크전압(Vr)보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 이 셋다운기간에 공통서스테인전극(Z)은 방전 억제전압(Vz)을 유지하게 된다. 주사/서스테인전극(Y)에 공급되는 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전(주사/서스테인전극(Y)과 어드레스전극(X)간)을 일으킴으로써 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다. 따라서, 셋업기간에 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 불균형적으로 형성된 벽전하들이 셋다운 기간을 거치면서 균일하게 된다.In the set-down period, the falling ramp waveform Ramp-down falling at the positive voltage lower than the peak voltage Vr of the rising ramp waveform Ramp-up is applied to the scan / sustain electrodes Y simultaneously. In this set down period, the common sustain electrode Z maintains the discharge suppression voltage Vz. The falling ramp waveform supplied to the scan / sustain electrode Y generates a weak erase discharge (between the scan / sustain electrode Y and the address electrode X) in the cells, thereby generating a set-up discharge. The unnecessary charges are eliminated during the wall charges and the space charges, and the wall charges necessary for the address discharge are uniformly retained in the cells of the full screen. Therefore, the wall charges disproportionately formed between the discharge cells in which the sustain discharge is generated and the discharge cells in which the sustain discharge is not generated during the set-up period become uniform during the set-down period.

어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다. In the address period, a negative scan pulse scan is sequentially applied to the scan / sustain electrodes Y, and a positive data pulse data is applied to the address electrodes X. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. Wall charges are generated in the cells selected by the address discharge.

한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 방전 억제전압(Vz)이 공급된다. On the other hand, the discharge suppression voltage Vz is supplied to the common sustain electrodes Z during the set down period and the address period.

서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 한편, 본 발명에서는 서스테인방전 후에 도 3과 같은 소거 램프파형(erase)이 공급되지 않는다. In the sustain period, sustain pulses sus are alternately applied to the scan / sustain electrodes Y and the common sustain electrodes Z. FIG. Then, the cell selected by the address discharge adds the wall voltage and the sustain pulse su to the surface discharge between the scan / sustain electrode Y and the common sustain electrode Z every time the sustain pulse sus is applied. In the form of sustain discharge. On the other hand, in the present invention, the erase ramp waveform (erase) as shown in FIG. 3 is not supplied after the sustain discharge.

이와 같은 본 발명의 제 3실시예에 의한 구동파형에 의하면 초기화기간에 주사/서스테인전극(Y)과 공통서스테인전극(Z)간에 면방전이 발생되지 않는다. 따라서, 초기화기간에 발생되는 빛의 양을 감소시킬 수 있고, 이에 따라 PDP의 콘트라스트를 향상시킬 수 있다. 한편, 상승 램프파형(ramp-up)의 피크전압(Vr)의 전압값은 PDP 시스템의 동작조건을 고려하여 설정된다. According to the driving waveform according to the third embodiment of the present invention, no surface discharge occurs between the scan / sustain electrode Y and the common sustain electrode Z during the initialization period. Therefore, the amount of light generated in the initialization period can be reduced, thereby improving the contrast of the PDP. On the other hand, the voltage value of the peak voltage (Vr) of the rising ramp waveform (ramp-up) is set in consideration of the operating conditions of the PDP system.

도 8은 본 발명의 제 4실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다. 8 is a waveform diagram illustrating a method of driving a plasma display panel according to a fourth embodiment of the present invention.

도 8을 참조하면, 본 발명의 제 4실시예에 따른 PDP의 구동방법은 제 1서브필드의 초기화기간에 공급되는 파형과 나머지 서브필드의 초기화기간에 공급되는 파형이 상이하게 설정된다. Referring to FIG. 8, in the driving method of the PDP according to the fourth embodiment of the present invention, a waveform supplied in the initialization period of the first subfield and a waveform supplied in the initialization period of the remaining subfields are set differently.

본 발명의 제 4실시예에 따른 PDP의 제 1서브필드 초기화기간은 도 3에 도시된 본 발명의 종래기술과 동일하므로 상세한 설명은 생략하기로 한다. 다만, 제 1서브필드의 서스테인 기간 이후에 공통서스테인전극(Z)에 소거 램프파형(erase)이 인가되지 않는다. 따라서, 제 1서브필드 기간동안 방전셀들에 형성된 벽전하들은 제거되지 않는다. Since the first subfield initialization period of the PDP according to the fourth embodiment of the present invention is the same as the prior art of the present invention shown in FIG. 3, the detailed description thereof will be omitted. However, the erase ramp waveform (erase) is not applied to the common sustain electrode Z after the sustain period of the first subfield. Therefore, the wall charges formed in the discharge cells during the first subfield period are not removed.

제 2서브필드의 초기화기간 중 셋업기간에 모든 주사/서스테인전극들(Y)에는 서스테인전압레벨(Vs)보다 높은 피크 전압(Vr)까지 상승하는 상승 램프파형(Ramp_up)이 공급된다. 공통서스테인전극(Z)에는 기저전압으로부터 방전방지전압(Vd)까지 상승하는 공통상승램프파형(Zramp)이 공급된다. During the setup period of the second subfield, the rising ramp waveform Ramp_up rising to the peak voltage Vr higher than the sustain voltage level Vs is supplied to all the scan / sustain electrodes Y during the setup period. The common sustain electrode Z is supplied with a common rising ramp waveform Zramp that rises from the base voltage to the discharge preventing voltage Vd.

이와 같이 주사/서스테인전극들(Y) 및 공통서스테인전극들(Z)에 램프파형(Ramp-up, Zramp)이 동시에 공급되면 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)간에 방전이 발생될 염려가 있다. 상세히 설명하면, 제 1서브필드 기간에 공통서스테인전극들(Z)에는 소거 램프파형(erase)이 공급되지 않는다. 따라서, 주사/서스테인전극들(Y)과 공통서스테인전극들(Z) 간에 서스테인전압레벨(Vs)의 전압차가 발생되면 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)간에 서스테인 방전이 일어나게 된다.As such, when the ramp waveforms Ramp-up and Zramp are simultaneously supplied to the scan / sustain electrodes Y and the common sustain electrodes Z, the discharge is performed between the scan / sustain electrodes Y and the common sustain electrodes Z. This may occur. In detail, the erasing ramp waveform erase is not supplied to the common sustain electrodes Z in the first subfield period. Therefore, when a voltage difference of the sustain voltage level Vs is generated between the scan / sustain electrodes Y and the common sustain electrodes Z, a sustain discharge is generated between the scan / sustain electrodes Y and the common sustain electrodes Z. Get up.

제 2서브필드의 셋업기간에 서스테인 방전이 일어나는 것을 방지하기 위하여 공통서스테인전극들(Z)에 공급되는 공통상승램프파형(Zramp)의 기울기는 주사/서스테인전극들(Y)에 공급되는 상승 램프파형(Ramp_up)의 기울기보다 크게 설정된다. 공통상승램프파형(Zramp)의 기울기가 상승 램프파형(Ramp-up)의 기울기보다 크게 설정되면 주사/서스테인전극들(Y)과 공통서스테인전극들(Z) 간에 서스테인전압레벨(Vs)의 전압차가 발생되지 않는다. 다시 말하여, 피크전압(Vr)에서 방전방지전압(Vd)을 감한값은 서스테인전압레벨(Vs)의 전압보다 낮게 설정된다. In order to prevent the sustain discharge from occurring during the setup period of the second subfield, the slope of the common rising ramp waveform Zramp supplied to the common sustain electrodes Z is a rising ramp waveform supplied to the scan / sustain electrodes Y. It is set larger than the slope of (Ramp_up). When the slope of the common rising ramp waveform Zramp is set to be greater than the slope of the rising ramp waveform Ramp-up, the voltage difference of the sustain voltage level Vs between the scan / sustain electrodes Y and the common sustain electrodes Z is reduced. It does not occur. In other words, the value obtained by subtracting the discharge preventing voltage Vd from the peak voltage Vr is set lower than the voltage of the sustain voltage level Vs.

이와 같은 본 발명의 제 4실시예에 의한 셋업 기간을 서스테인 방전이 일어났을 경우와 서스테인 방전이 일어나지 않았을 경우로 나누어 설명하기로 한다. The setup period according to the fourth embodiment of the present invention will be described by dividing the case where the sustain discharge occurs and the case where the sustain discharge does not occur.

먼저 서스테인 방전이 일어나지 않은 방전셀들은 제 1서브필드의 셋다운 기간에 형성된 벽전하들을 유지한다. 따라서, 도 4와 같이 서스테인 방전이 발생되지 않은 방전셀에 포함된 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 정극성의 벽전하가 형성되어 있다. First, the discharge cells in which the sustain discharge has not occurred maintain the wall charges formed in the set down period of the first subfield. Accordingly, as shown in FIG. 4, negative wall charges are formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge is not generated, and positive wall charges are formed in the common sustain electrode Z. Further, positive wall charges are formed in the address electrode X.

서스테인 방전이 발생되지 않은 방전셀에 포함되어 있는 주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 어드레스전극(X)과 방전을 일으킬 수 있는 전압차가 되어 주사/서스테인전극(Y) 및 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 공통서스테인전극(Z)에 공급되는 공통상승램프파형(Zramp)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y included in the discharge cell in which the sustain discharge has not occurred, the voltage difference that can cause the discharge is caused by the address electrode X and the scan / sustain electrode ( A discharge occurs between Y) and the address electrode X. At this time, the common rising ramp waveform Zramp supplied to the common sustain electrode Z decreases the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y, thereby reducing the common sustain electrode Z and the scan / sustain. It serves to suppress the discharge between the electrodes (Y).

서스테인 방전이 일어난 방전셀들에 포함되어 있는 주사/서스테인전극(Y)에는 도 11과 같이 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 부극성의 벽전하가 형성되어 있다. 서스테인 방전이 일어난 방전셀들에 포함되어 있는 주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 주사/서스테인전극(Y)과 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 정극성의 상승 램프파형(Ramp-up)이 공급된 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되고 어드레스전극(X)에 정극성의 벽전하가 형성되게 된다.A negative wall charge is formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge has occurred, and a positive wall charge is formed in the common sustain electrode Z as shown in FIG. 11. Further, negative wall charges are formed on the address electrode X. When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y included in the discharge cells in which the sustain discharge has occurred, a discharge occurs between the scan / sustain electrode Y and the address electrode X. At this time, the negative wall charges are formed on the scan / sustain electrode Y supplied with the positive rising ramp waveform Ramp-up, and the positive wall charges are formed on the address electrode X.

한편, 공통서스테인전극(Z)에 공급되는 공통상승램프파형(Zramp)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. 이와 같은, 본 발명의 제 4실시예에 의한 셋업기간에서는 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 벽전하가 불균형적으로 형성될 수 있다. On the other hand, the common rising ramp waveform Zramp supplied to the common sustain electrode Z lowers the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y and the common sustain electrode Z and the scan / sustain. It serves to suppress the discharge between the electrodes (Y). In the setup period according to the fourth embodiment of the present invention, wall charges may be disproportionately formed between discharge cells in which sustain discharge is generated and discharge cells in which sustain discharge is not generated.

셋다운 기간에는 상승 램프파형(Ramp-up)의 피크전압(Vr)보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 이 셋다운기간에 공통서스테인전극(Z)은 방전방지전압(Vd)을 유지하게 된다. 주사/서스테인전극(Y)에 공급되는 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전(주사/서스테인전극(Y)과 어드레스전극(X)간)을 일으킴으로써 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다. 따라서, 셋업기간에 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 불균형적으로 형성된 벽전하들이 셋다운 기간을 거치면서 균일하게 된다.In the set-down period, the falling ramp waveform Ramp-down falling at the positive voltage lower than the peak voltage Vr of the rising ramp waveform Ramp-up is applied to the scan / sustain electrodes Y simultaneously. In this set down period, the common sustain electrode Z maintains the discharge preventing voltage Vd. The falling ramp waveform supplied to the scan / sustain electrode Y generates a weak erase discharge (between the scan / sustain electrode Y and the address electrode X) in the cells, thereby generating a set-up discharge. The unnecessary charges are eliminated during the wall charges and the space charges, and the wall charges necessary for the address discharge are uniformly retained in the cells of the full screen. Therefore, the wall charges disproportionately formed between the discharge cells in which the sustain discharge is generated and the discharge cells in which the sustain discharge is not generated during the set-up period become uniform during the set-down period.

어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다. In the address period, a negative scan pulse scan is sequentially applied to the scan / sustain electrodes Y, and a positive data pulse data is applied to the address electrodes X. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. Wall charges are generated in the cells selected by the address discharge.

한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 방전방지전압(Vd)이 공급된다. On the other hand, the discharge preventing voltage Vd is supplied to the common sustain electrodes Z during the set down period and the address period.

서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 한편, 본 발명에서는 서스테인방전 후에 도 3과 같은 소거 램프파형(erase)이 공급되지 않는다. In the sustain period, sustain pulses sus are alternately applied to the scan / sustain electrodes Y and the common sustain electrodes Z. FIG. Then, the cell selected by the address discharge adds the wall voltage and the sustain pulse su to the surface discharge between the scan / sustain electrode Y and the common sustain electrode Z every time the sustain pulse sus is applied. In the form of sustain discharge. On the other hand, in the present invention, the erase ramp waveform (erase) as shown in FIG. 3 is not supplied after the sustain discharge.

이와 같은 본 발명의 제 4실시예에 의한 구동파형에 의하면 초기화기간에 주사/서스테인전극(Y)과 공통서스테인전극(Z)간에 면방전이 발생되지 않는다. 따라서, 초기화기간에 발생되는 빛의 양을 감소시킬 수 있고, 이에 따라 PDP의 콘트라스트를 향상시킬 수 있다. According to the driving waveform according to the fourth embodiment of the present invention, no surface discharge occurs between the scan / sustain electrode Y and the common sustain electrode Z during the initialization period. Therefore, the amount of light generated in the initialization period can be reduced, thereby improving the contrast of the PDP.

도 9는 본 발명의 제 5실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다. 9 is a waveform diagram illustrating a method of driving a plasma display panel according to a fifth embodiment of the present invention.

도 9을 참조하면, 본 발명의 제 5실시예에 따른 PDP의 구동방법은 제 1서브필드의 초기화기간에 공급되는 파형과 나머지 서브필드의 초기화기간에 공급되는 파형이 상이하게 설정된다. Referring to FIG. 9, in the driving method of the PDP according to the fifth embodiment of the present invention, the waveform supplied in the initialization period of the first subfield and the waveform supplied in the initialization period of the remaining subfields are set differently.

본 발명의 제 5실시예에 따른 PDP의 제 1서브필드 초기화기간은 도 3에 도시된 본 발명의 종래기술과 동일하므로 상세한 설명은 생략하기로 한다. 다만, 제 1서브필드의 서스테인 기간 이후에 공통서스테인전극(Z)에 소거 램프파형(erase)이 인가되지 않는다. 따라서, 제 1서브필드 기간동안 방전셀들에 형성된 벽전하들은 제거되지 않는다. Since the first subfield initialization period of the PDP according to the fifth embodiment of the present invention is the same as the prior art of the present invention shown in FIG. 3, the detailed description thereof will be omitted. However, the erase ramp waveform (erase) is not applied to the common sustain electrode Z after the sustain period of the first subfield. Therefore, the wall charges formed in the discharge cells during the first subfield period are not removed.

제 2서브필드의 초기화기간 중 셋업기간에 모든 주사/서스테인전극들(Y)에는 서스테인전압레벨(Vs)보다 높은 피크 전압(Vr)까지 상승하는 상승 램프파형(Ramp_up)이 공급된다. 공통서스테인전극(Vs)에는 상승램프파형(Ramp_up)보다 큰 기울기를 가지고 방전 방지전압(Vd)까지 상승하는 공통상승램프파형(Zramp)이 공급된다.During the setup period of the second subfield, the rising ramp waveform Ramp_up rising to the peak voltage Vr higher than the sustain voltage level Vs is supplied to all the scan / sustain electrodes Y during the setup period. The common sustain electrode Vs is supplied with a common rising ramp waveform Zramp that rises to the discharge preventing voltage Vd with a slope greater than the rising ramp waveform Ramp_up.

이와 같은 본 발명의 제 5실시예에 의한 셋업 기간을 서스테인 방전이 일어났을 경우와 서스테인 방전이 일어나지 않았을 경우로 나누어 설명하기로 한다. The setup period according to the fifth embodiment of the present invention will be described by dividing the case where the sustain discharge occurs and the case where the sustain discharge does not occur.

먼저 서스테인 방전이 일어나지 않은 방전셀들은 제 1서브필드의 셋다운 기간에 형성된 벽전하들을 유지한다. 따라서, 도 4와 같이 서스테인 방전이 발생되지 않은 방전셀에 포함된 주사/서스테인전극(Y)에는 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 정극성의 벽전하가 형성되어 있다. First, the discharge cells in which the sustain discharge has not occurred maintain the wall charges formed in the set down period of the first subfield. Accordingly, as shown in FIG. 4, negative wall charges are formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge is not generated, and positive wall charges are formed in the common sustain electrode Z. Further, positive wall charges are formed in the address electrode X.

서스테인 방전이 발생되지 않은 방전셀에 포함되어 있는 주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 어드레스전극(X)과 방전을 일으킬 수 있는 전압차가 되어 주사/서스테인전극(Y) 및 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 공통서스테인전극(Z)에 공급되는 공통상승램프파형(Zramp)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y included in the discharge cell in which the sustain discharge has not occurred, the voltage difference that can cause the discharge is caused by the address electrode X and the scan / sustain electrode ( A discharge occurs between Y) and the address electrode X. At this time, the common rising ramp waveform Zramp supplied to the common sustain electrode Z decreases the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y, thereby reducing the common sustain electrode Z and the scan / sustain. It serves to suppress the discharge between the electrodes (Y).

서스테인 방전이 일어난 방전셀들에 포함되어 있는 주사/서스테인전극(Y)에는 도 11과 같이 부극성의 벽전하가 형성되어 있고 공통서스테인전극(Z)에는 정극성의 벽전하가 형성되어 있다. 또한, 어드레스전극(X)에는 부극성의 벽전하가 형성되어 있다. 서스테인 방전이 일어난 방전셀들에 포함되어 있는 주사/서스테인전극(Y)에 상승 램프파형(Ramp-up)이 공급되면 주사/서스테인전극(Y)과 어드레스전극(X)간에 방전이 일어나게 된다. 이때, 정극성의 상승 램프파형(Ramp-up)이 공급된 주사/서스테인전극(Y)에 부극성의 벽전하가 형성되고 어드레스전극(X)에 정극성의 벽전하가 형성되게 된다.A negative wall charge is formed in the scan / sustain electrode Y included in the discharge cells in which the sustain discharge has occurred, and a positive wall charge is formed in the common sustain electrode Z as shown in FIG. 11. Further, negative wall charges are formed on the address electrode X. When the rising ramp waveform Ramp-up is supplied to the scan / sustain electrode Y included in the discharge cells in which the sustain discharge has occurred, a discharge occurs between the scan / sustain electrode Y and the address electrode X. At this time, the negative wall charges are formed on the scan / sustain electrode Y supplied with the positive rising ramp waveform Ramp-up, and the positive wall charges are formed on the address electrode X.

한편, 공통서스테인전극(Z)에 공급되는 공통상승램프파형(Zramp)은 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 전압차를 낮춤으로써 공통서스테인전극(Z)과 주사/서스테인전극(Y) 사이의 방전을 억제하는 역활을 하게 된다. 이와 같은, 본 발명의 제 4실시예에 의한 셋업기간에서는 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 벽전하가 불균형적으로 형성될 수 있다. On the other hand, the common rising ramp waveform Zramp supplied to the common sustain electrode Z lowers the voltage difference between the common sustain electrode Z and the scan / sustain electrode Y and the common sustain electrode Z and the scan / sustain. It serves to suppress the discharge between the electrodes (Y). In the setup period according to the fourth embodiment of the present invention, wall charges may be disproportionately formed between discharge cells in which sustain discharge is generated and discharge cells in which sustain discharge is not generated.

셋다운 기간에는 상승 램프파형(Ramp-up)의 피크전압(Vr)보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 이 셋다운기간에 공통서스테인전극(Z)은 서스테인전압레벨(Vs)을 유지하게 된다. 주사/서스테인전극(Y)에 공급되는 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전(주사/서스테인전극(Y)과 어드레스전극(X)간)을 일으킴으로써 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다. 따라서, 셋업기간에 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 불균형적으로 형성된 벽전하들이 셋다운 기간을 거치면서 균일하게 된다.In the set-down period, the falling ramp waveform Ramp-down falling at the positive voltage lower than the peak voltage Vr of the rising ramp waveform Ramp-up is applied to the scan / sustain electrodes Y simultaneously. In this set-down period, the common sustain electrode Z maintains the sustain voltage level Vs. The falling ramp waveform supplied to the scan / sustain electrode Y generates a weak erase discharge (between the scan / sustain electrode Y and the address electrode X) in the cells, thereby generating a set-up discharge. The unnecessary charges are eliminated during the wall charges and the space charges, and the wall charges necessary for the address discharge are uniformly retained in the cells of the full screen. Therefore, the wall charges disproportionately formed between the discharge cells in which the sustain discharge is generated and the discharge cells in which the sustain discharge is not generated during the set-up period become uniform during the set-down period.

어드레스기간에는 부극성 스캔펄스(scan)가 주사/서스테인극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 이 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다. In the address period, a negative scan pulse scan is sequentially applied to the scan / sustain electrodes Y, and a positive data pulse data is applied to the address electrodes X. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse is applied. Wall charges are generated in the cells selected by the address discharge.

한편, 셋다운기간과 어드레스기간 동안에 공통서스테인전극들(Z)에는 서스테인전압레벨(Vs)이 공급된다. On the other hand, the sustain voltage level Vs is supplied to the common sustain electrodes Z during the set down period and the address period.

서스테인기간에는 주사/서스테인전극들(Y)과 공통서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때 마다 주사/서스테인전극(Y)과 공통서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 한편, 본 발명에서는 서스테인방전 후에 도 3과 같은 소거 램프파형(erase)이 공급되지 않는다. In the sustain period, sustain pulses sus are alternately applied to the scan / sustain electrodes Y and the common sustain electrodes Z. FIG. Then, the cell selected by the address discharge adds the wall voltage and the sustain pulse su to the surface discharge between the scan / sustain electrode Y and the common sustain electrode Z every time the sustain pulse sus is applied. In the form of sustain discharge. On the other hand, in the present invention, the erase ramp waveform (erase) as shown in FIG. 3 is not supplied after the sustain discharge.

이와 같은 본 발명의 제 5실시예에 의한 구동파형에 의하면 초기화기간에 주사/서스테인전극(Y)과 공통서스테인전극(Z)간에 면방전이 발생되지 않는다. 따라서, 초기화기간에 발생되는 빛의 양을 감소시킬 수 있고, 이에 따라 PDP의 콘트라스트를 향상시킬 수 있다.According to the driving waveform according to the fifth embodiment of the present invention, no surface discharge occurs between the scan / sustain electrode Y and the common sustain electrode Z during the initialization period. Therefore, the amount of light generated in the initialization period can be reduced, thereby improving the contrast of the PDP.

도 10은 본 발명의 제 6실시예에 따른 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도이다.10 is a waveform diagram illustrating a method of driving a plasma display panel according to a sixth embodiment of the present invention.

도 10을 참조하면, 본 발명의 제 6실시예에 따른 PDP의 첫번째 서브필드의 서스테인기간은 두번째 서브필드의 셋업기간으로 이용되게 된다. 이와 같은 본 발명의 첫번째 서브필드의 초기화기간 및 어드레스기간은 도 3에 도시된 본 발명의 종래기술과 동일하므로 상세한 설명은 생략하기로 한다. Referring to FIG. 10, the sustain period of the first subfield of the PDP according to the sixth embodiment of the present invention is used as the setup period of the second subfield. Since the initialization period and the address period of the first subfield of the present invention are the same as the prior art of the present invention shown in FIG. 3, detailed description thereof will be omitted.

첫번째 서브필드의 서스테인기간에 주사/서스테인전극(Y) 및 공통서스테인전극(Z)에 서스테인펄스(sus)가 교번적으로 인가되어 어드레스 방전이 일어난 방전셀들에서 서스테인 방전을 일으킨다. 이때, 첫번째 서브필드의 서스테인기간에 마지막 서스테인펄스로 램프파형(Ramp_up,Zramp)이 주사/서스테인전극(Y) 및 공통서스테인전극(Z)에 동시에 인가된다. In the sustain period of the first subfield, the sustain pulse su is alternately applied to the scan / sustain electrode Y and the common sustain electrode Z to generate sustain discharge in the discharge cells in which the address discharge has occurred. At this time, the ramp waveforms Ramp_up and Zramp are simultaneously applied to the scan / sustain electrode Y and the common sustain electrode Z as the last sustain pulse in the sustain period of the first subfield.

첫번째 서브필드의 마지막 서스테인펄스로 주사/서스테인전극(Y)에는 서스테인전압레벨(Vs)의 전압에서 상승하는 상승 램프파형(Ramp_up)이 공급된다. 첫번째 서브필드의 마지막 서스테인펄스로 공통서스테인전극(Y)에는 기저전위의 전압에서 상승하는 공통상승 램프파형(Zramp)이 공급된다. 이때, 상승 램프파형(Ramp_up) 및 공통상승 램프파형(Zramp)은 서로 동기되어 공급된다. As the last sustain pulse of the first subfield, the rising ramp waveform Ramp_up rising at the voltage of the sustain voltage level Vs is supplied to the scan / sustain electrode Y. As the last sustain pulse of the first subfield, the common sustain electrode Y is supplied with a common rising ramp waveform Zramp rising from the voltage of the base potential. At this time, the rising ramp waveform Ramp_up and the common rising ramp waveform Zramp are supplied in synchronization with each other.

상승 램프파형(Ramp_up) 및 공통상승 램프파형(Zramp)의 기울기는 동일하게 설정된다. 따라서, 상승 램프파형(Ramp_up)이 공급된 주사/서스테인전극(Y)과 공통상승 램프파형(Zramp)이 공급된 공통서스테인전극(Z) 간에는 서스테인전압레벨(Vs)의 전압차가 발생되게 된다. 즉, 상승 램프파형(Ramp_up)이 공급된 주사/서스테인전극(Y)과 공통상승 램프파형(Zramp)이 공급된 공통서스테인전극(Z) 간에 서스테인 방전이 일어난다. The slopes of the rising ramp waveform Ramp_up and the common rising ramp waveform Zramp are set equally. Therefore, a voltage difference of the sustain voltage level Vs is generated between the scan / sustain electrode Y supplied with the rising ramp waveform Ramp_up and the common sustain electrode Z supplied with the common rising ramp waveform Zramp. That is, sustain discharge occurs between the scan / sustain electrode Y supplied with the rising ramp waveform Ramp_up and the common sustain electrode Z supplied with the common rising ramp waveform Zramp.

한편, 서스테인 방전이 발생되지 않은 방전셀들에 포함되어 있는 주사/서스테인전극(Y)에 상승 램프파형(Ramp_up)이 공급되면 어드레스전극(X)과 주사/서스테인전극(Y) 간에 방전이 일어나게 된다. 이때, 공통서스테인전극(Z)에는 공통상승 램프파형(Zramp)이 공급되기 때문에 주사/서스테인전극(Y)과 방전이 일어나지 않는다. On the other hand, when the rising ramp waveform Ramp_up is supplied to the scan / sustain electrode Y included in the discharge cells in which the sustain discharge has not occurred, discharge occurs between the address electrode X and the scan / sustain electrode Y. . At this time, since the common rising ramp waveform Zramp is supplied to the common sustain electrode Z, the scan / sustain electrode Y and the discharge do not occur.

이와 같은 본 발명의 제 6실시예에서는 마지막 서스테인펄스를 이용하여 서스테인 방전을 일으킴과 아울러 서스테인 방전이 일어나지 않는 방전셀들에서 셋업방전을 일으키게 된다. 이때, 셋업방전은 주사/서스테인전극(Y)과 어드레스전극(X) 사이에서 일어나기 때문에 콘트라스트 저하를 방지할 수 있다. In the sixth embodiment of the present invention, a sustain discharge is generated by using the last sustain pulse and a setup discharge is generated in discharge cells in which the sustain discharge does not occur. At this time, since the setup discharge occurs between the scan / sustain electrode Y and the address electrode X, contrast reduction can be prevented.

제 2서브필드의 초기화기간은 셋다운 기간으로만 이루어진다. 제 2서브필드의 셋다운 기간에 상승 램프파형(Ramp-up)의 피크전압(Vr)보다 낮은 정극성 전압에서 떨어지는 하강 램프파형(Ramp-down)이 주사/서스테인전극들(Y)에 동시에 인가된다. 이 셋다운기간에 공통서스테인전극(Z)은 제 1전압레벨(Vo)을 유지하게 된다. 제 1전압레벨(Vo)의 전압값은 상승 램프파형(Ramp_up)의 피크전압(Vr)으로부터 서스테인전압레벨(Vs)을 감한값으로 설정된다. The initialization period of the second subfield consists of only a setdown period. In the set-down period of the second subfield, a falling ramp waveform Ramp-down falling at a positive voltage lower than the peak voltage Vr of the rising ramp waveform Ramp-up is simultaneously applied to the scan / sustain electrodes Y. . In this set down period, the common sustain electrode Z maintains the first voltage level Vo. The voltage value of the first voltage level Vo is set to the value obtained by subtracting the sustain voltage level Vs from the peak voltage Vr of the rising ramp waveform Ramp_up.

주사/서스테인전극(Y)에 공급되는 하강 램프파형(Ramp-down)은 셀들 내에 미약한 소거방전(주사/서스테인전극(Y)과 어드레스전극(X)간)을 일으킴으로써 셋업 방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다. 따라서, 셋업기간에 서스테인 방전이 발생된 방전셀들과 서스테인 방전이 발생되지 않은 방전셀들간에 불균형적으로 형성된 벽전하들이 셋다운 기간을 거치면서 균일하게 된다.The falling ramp waveform supplied to the scan / sustain electrode Y generates a weak erase discharge (between the scan / sustain electrode Y and the address electrode X) in the cells, thereby generating a set-up discharge. The unnecessary charges are eliminated during the wall charges and the space charges, and the wall charges necessary for the address discharge are uniformly retained in the cells of the full screen. Therefore, the wall charges disproportionately formed between the discharge cells in which the sustain discharge is generated and the discharge cells in which the sustain discharge is not generated during the set-up period become uniform during the set-down period.

상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법에 의하면 제 1서브필드를 제외한 나머지 서브필드의 초기화기간에 면방전이 일어나지 않으므로 콘트라스트를 향상시킬 수 있다. As described above, according to the driving method of the plasma display panel according to the present invention, surface discharge does not occur during the initialization period of the remaining subfields except the first subfield, so that contrast can be improved.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도. 1 is a perspective view showing a discharge cell structure of a conventional three-electrode AC surface discharge type plasma display panel.

도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 프레임 구성을 나타내는 도면이다. 2 is a diagram illustrating a frame configuration of an 8-bit default code for implementing 256 gray levels.

도 3은 종래의 PDP를 구동하기 위한 구동 파형을 나타내는 파형도이다. 3 is a waveform diagram showing a drive waveform for driving a conventional PDP.

도 4는 초기화기간에 셀 내에 쌓이는 벽전하를 도식적으로 나타내는 PDP 셀의 종단면도이다. 4 is a longitudinal sectional view of the PDP cell schematically showing the wall charges accumulated in the cell during the initialization period.

도 5는 본 발명의 제 1실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도. FIG. 5 is a waveform diagram showing a method of driving a plasma display panel according to a first embodiment of the present invention; FIG.

도 6은 본 발명의 제 2실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도. 6 is a waveform diagram showing a method of driving a plasma display panel according to a second embodiment of the present invention;

도 7은 본 발명의 제 3실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도. 7 is a waveform diagram showing a method of driving a plasma display panel according to a third embodiment of the present invention;

도 8은 본 발명의 제 4실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도. 8 is a waveform diagram showing a driving method of a plasma display panel according to a fourth embodiment of the present invention;

도 9는 본 발명의 제 5실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도. 9 is a waveform diagram showing a driving method of a plasma display panel according to a fifth embodiment of the present invention;

도 10은 본 발명의 제 6실시예에 의한 플라즈마 디스플레이 패널의 구동방법을 나타내는 파형도. 10 is a waveform diagram showing a driving method of a plasma display panel according to a sixth embodiment of the present invention;

도 11는 초기화기간 및 초기화기간후에 셀 내에 쌓이는 벽전하를 도식적으로 나타내는 PDP 셀의 종단면도. Fig. 11 is a longitudinal sectional view of the PDP cell schematically showing the wall charges accumulated in the cell after the initialization period and the initialization period.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

10 : 상부기판 12Y,12Z : 투명전극10: upper substrate 12Y, 12Z: transparent electrode

13Y,13Z : 버스전극 14,22 : 유전체층13Y, 13Z: bus electrode 14, 22: dielectric layer

16 : 보호막 18 : 하부기판16: protective film 18: lower substrate

20X : 어드레스전극 24 : 격벽20X: address electrode 24: partition wall

26 : 형광체층 30Y : 주사/서스테인전극26: phosphor layer 30Y: scan / sustain electrode

30Z : 공통서스테인전극30Z: common sustain electrode

Claims (22)

삭제delete 면방전을 일으키기 위한 제1 전극 및 제2 전극을 가지며 한 프레임기간을 각각 초기화기간, 어드레스기간 및 서스테인기간을 포함하는 다수의 서브필드로 시분할 구동하는 플라즈마 디스플레이 패널에 있어서;A plasma display panel having a first electrode and a second electrode for causing surface discharge and time-division-driven one frame period into a plurality of subfields each including an initialization period, an address period and a sustain period; 첫번째 서브필드 이외의 서브필드 초기화기간은,Subfield initialization period other than the first subfield, 상기 제 1전극에 정극성의 제 1전압으로부터 정극성의 제 2전압까지 상승하는 상승램프펄스가 공급되고 상기 제 2전극에 정극성의 바이어스 전압이 공급되는 셋업 기간과,A setup period in which the rising ramp pulse rising from the first positive voltage to the second positive voltage is supplied to the first electrode and the positive bias voltage is supplied to the second electrode; 상기 제 1전극에 상기 제 2전압보다 낮은 제 3전압으로부터 하강하는 하강램프펄스가 공급되는 셋다운 기간을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And a set down period in which a falling lamp pulse falling from a third voltage lower than the second voltage is supplied to the first electrode. 제 2항에 있어서,The method of claim 2, 상기 제 2전극에 공급되는 상기 정극성의 바이어스 전압의 전압레벨은 상기 서스테인기간에 상기 제 2전극에 공급되는 서스테인 펄스의 전압레벨과 동일하게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the voltage level of the positive bias voltage supplied to the second electrode is set equal to the voltage level of the sustain pulse supplied to the second electrode during the sustain period. 제 3항에 있어서.The method of claim 3. 상기 셋다운 기간 및 상기 어드레스기간 동안 상기 제 2전극에 상기 서스테인 펄스의 전압레벨과 동일한 상기 정극성의 바이어스 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the positive bias voltage equal to the voltage level of the sustain pulse is applied to the second electrode during the set down period and the address period. 제 2항에 있어서,The method of claim 2, 상기 서스테인 기간 이후에 방전셀에 형성된 벽전하를 소거하기 위한 소거펄스가 공급되지 않는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And an erase pulse for erasing wall charges formed in the discharge cells after the sustain period is not supplied. 제 2항에 있어서,The method of claim 2, 상기 제 2전극에 공급되는 상기 정극성의 바이어스 전압의 전압레벨은 상기 서스테인기간에 상기 제 2전극에 공급되는 서스테인 펄스의 전압레벨보다 낮게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the voltage level of the positive bias voltage supplied to the second electrode is set lower than the voltage level of the sustain pulse supplied to the second electrode in the sustain period. 제 6항에 있어서.The method of claim 6. 상기 셋다운 기간 및 상기 어드레스기간 동안 상기 제 2전극에 상기 서스테인 펄스의 전압레벨과 동일한 상기 정극성의 바이어스 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the positive bias voltage equal to the voltage level of the sustain pulse is applied to the second electrode during the set down period and the address period. 제 6항에 있어서.The method of claim 6. 상기 셋다운 기간 및 상기 어드레스기간 동안 상기 제 2전극에 상기 서스테인 펄스의 전압레벨 보다 낮은 전압을 가지는 상기 정극성의 바이어스 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the positive bias voltage having a voltage lower than a voltage level of the sustain pulse is applied to the second electrode during the set down period and the address period. 면방전을 일으키기 위한 제1 전극 및 제2 전극을 가지며 한 프레임기간을 각각 초기화기간, 어드레스기간 및 서스테인기간을 포함하는 다수의 서브필드로 시분할 구동하는 플라즈마 디스플레이 패널에 있어서;A plasma display panel having a first electrode and a second electrode for causing surface discharge and time-division-driven one frame period into a plurality of subfields each including an initialization period, an address period, and a sustain period; 첫번째 서브필드 이외의 서브필드 초기화기간은,Subfield initialization period other than the first subfield, 상기 제 1전극에 정극성의 제 1전압으로부터 정극성의 제 2전압까지 상승하는 상승램프펄스가 공급되고 상기 제 2전극에 정극성의 공통램프파형이 공급되는 셋업 기간과,A setup period in which the rising ramp pulse rising from the first positive voltage to the second positive voltage is supplied to the first electrode and the common common waveform of positive polarity is supplied to the second electrode; 상기 제 1전극에 상기 제 2전압보다 낮은 제 3전압으로부터 하강하는 하강램프펄스가 공급되는 셋다운 기간을 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.And a set down period in which a falling lamp pulse falling from a third voltage lower than the second voltage is supplied to the first electrode. 제 9항에 있어서,The method of claim 9, 상기 공통램프파형은 상승 기울기를 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the common lamp waveform has a rising slope. 제 10항에 있어서,The method of claim 10, 상기 공통램프파형의 기울기는 상기 상승램프펄스의 기울기보다 크게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And the slope of the common lamp waveform is set larger than the slope of the rising lamp pulse. 제 10항에 있어서,The method of claim 10, 상기 공통램프파형은 상기 셋업 기간에 정극성의 제 4전압까지 상승하며 상기 제 2전압으로 상기 제 4전압을 감한값은 상기 서스테인기간에 공급되는 서스테인 펄스의 전압레벨보다 낮게 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. The common lamp waveform rises to the fourth positive voltage in the setup period, and the value obtained by subtracting the fourth voltage by the second voltage is set lower than the voltage level of the sustain pulse supplied in the sustain period. How to drive the display panel. 제 12항에 있어서.The method of claim 12. 상기 셋다운 기간 및 상기 어드레스기간 동안 상기 제 2전극에 상기 서스테인 펄스의 전압레벨과 동일한 정극성의 바이어스 전압이 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And a bias voltage having the same polarity as that of the sustain pulse is applied to the second electrode during the set down period and the address period. 제 12항에 있어서.The method of claim 12. 상기 셋다운 기간 및 상기 어드레스기간 동안 상기 제 2전극에 상기 제 4전압의 전압레벨을 가지는 정극성의 바이어스가 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법. And a positive bias having a voltage level of the fourth voltage is applied to the second electrode during the set down period and the address period. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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