KR100443804B1 - 액티브 매트릭스 기판 및 표시 장치 - Google Patents
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Abstract
본 발명은 패터닝 프로세스의 수를 증가시키지 않고 배선을 게이트 절연막 및 ITO막으로 피복함으로써 인출 배선의 부식 등이 예방되고, 또한 제조 수율이 향상되며 신뢰성이 향상된 액티브 매트릭스 기판을 제공하는 것을 목적으로 한다.
본 발명의 액티브 매트릭스 기판은 절연 기판(11)상에 소정 간극으로 서로 이격 배치되는 소스 전극(14) 및 드레인 전극(15)과, 소스 전극(14) 및 드레인 전극(15) 위에 적층되는 a-Si층(17)과, a-Si층(17) 위에 적층되는 게이트 절연막(18)과, 게이트 절연막(18) 위에 적층되는 게이트 전극(19)과, 게이트 전극(19)의 패턴과 실질적으로 동일한한 패턴을 포함하고 게이트 전극(19)에 적층되는 제1 부분과, 소스 전극(14) 또는 드레인 전극(15) 중 어느 한쪽 전극에 연결되어 화소 전극(19)을 형성하는 제2 부분을 갖는 ITO막(20)과, 드레인 전극(15)에 연결되고 데이터선(16)과 게이트 절연막(18) 사이의 a-Si막(17)에 의해 연결되도록 게이트 절연막(18)으로 피복되는 데이터선(16)을 포함한다.
Description
본 발명은 액티브 매트릭스 기판, 표시 장치 및 액티브 매트릭스 기판의 제조 방법에 관한 것으로, 특히 패터닝 단계가 생략된 액티브 매트릭스 기판의 제조 방법 및 생성된 표시 장치에 관한 것이다.
액티브 매트릭스 기판을 이용하는 액티브 매트릭스형 액정 모니터 장치에서는 게이트 전극(Y 전극)과 데이터 전극(X 전극)이 매트릭스형으로 배치되고, 이 게이트 전극과 데이터 전극의 교점에 박막 트랜지스터(TFT)가 배치된 TFT 어레이 기판과, 이 TFT 어레이 기판에 대향하는 대향 기판 사이에 액정이 봉입되며, 액정에 인가되는 전압이 박막 트랜지스터에 의해 제어됨에 따라 액정 디스플레이가 액정의 전기 광학 효과(electrical optical effect)를 이용하여 영상을 표시할 수 있다.
여기서, 박막 트랜지스터가 형성되는 액티브 매트릭스 기판의 구조로서는, 상부 게이트형[포지티브 스태거형(positive stagger type)] 구조와 하부 게이트형[리버스 스태거형(reverse stagger type)] 구조가 알려져 있다. 이 상부 게이트형의 액티브 매트릭스 기판에서는, 우선 차광막이 유리 기판 등의 절연 기판상에 형성되고, 그 차광막상에 산화실리콘(SiOx), 질화실리콘(SiNx) 등으로 이루어지는 절연막이 형성된다. 그 절연막상에 금속 전극인 드레인 전극과 소스 전극이 드레인 전극과 소스 전극 사이에 채널갭(channel gap)을 갖고 형성되고, 인듐-주석-산화물(ITO : Indium Tin Oxide)로 이루어지는 화소 전극이 드레인 전극 또는 소스 전극 중 어느 하나의 전극에 접속되도록 형성된다. 또한, 드레인 전극 및 소스 전극을 피복하는 반도체막으로서의 비정질 실리콘막(이하, a-Si막이라 칭함)과, SiOx 또는 SiNx 등으로 이루어지는 게이트 절연막과, 알루미늄(Al) 등으로 이루어지는 게이트 전극이 화소 전극상에 그 순서대로 형성된다. 이 SiNx 등으로 이루어지는 보호막(패시베이션막)이 게이트 전극상에 형성된다.
한편, 하부 게이트형의 액티브 매트릭스 기판에서는, 우선 유리 기판 등의 절연 기판상에 게이트 전극이 형성되고, 게이트 절연막과 a-Si막이 게이트 전극상에 형성된다. 또한, ITO로 이루어지는 화소 전극이 절연 기판상에 형성된다. 그 후, 드레인 전극과 소스 전극이 드레인 전극과 소스 전극 사이에 채널갭을 갖고 a-Si막상에 형성된다. 이 때, 드레인 전극 또는 소스 전극 중 한 쪽 전극이 화소 전극에 접속된다.
이들 액티브 매트릭스 기판을 제조하는 단계에서는, 소위 7 PEP(Photo Engraving Process : 사진 식각 프로세스) 구조가 일반적으로 존재한다. 예컨대, 상부 게이트형 TFT를 제조하는 7 PEP 구조에서는 제1 PEP에서 차광막이 형성된 후, 제2 PEP에서 ITO로 이루어지는 드레인 전극 및 소스 전극이 패터닝에 의해 형성된다. 그 후, 제3 PEP에서 ITO로 이루어지는 화소 전극이 형성된다. 제4 PEP에서, a-Si막과 제1 게이트 절연막이 CVD(Chemical Vapour Deposition : 화학적 기상 성장)에 의해 형성되고, 아일랜드(island) 형상으로 패터닝된다. 그 후, 제5 PEP에서 제2 게이트 절연막이 형성되고, 제6 PEP에서 게이트 전극으로서 A1막이 스퍼터링에 의해 형성되어 패터닝된다. 최종적으로, 제7 PEP에서 보호막이 형성된다.
또한, 예컨대 하부 게이트형의 7 PEP 구조에서는 제1 PEP에서 게이트 전극이 절연 기판상에 에칭되어 형성된 후, 제2 PEP에서 게이트 절연막, a-Si막 및 SiNx 등으로 이루어지는 에칭 보호막이 형성된다. 제3 PEP에서 a-Si막이 패터닝되어 a-Si 아일랜드가 형성된 후, 제4 PEP에서 ITO에 의한 화소 전극이 형성된다. 그 후, 제5 PEP에서 게이트 전극을 노출시키기 위한 구멍 뚫기(perforation)가 행해진 후, 제6 PEP에서 드레인 전극 및 소스 전극이 형성된다. 최종적으로, 제7 PEP에서 드레인 전극 및 소스 전극이 SiNx 등으로 이루어지는 보호막에 의해 피복되고, 일련의 단계가 종료한다.
그러나, 이 7 PEP 구조에서는 단계의 수가 매우 복잡해지고, 또한 포토마스크(photomask)의 매수도 많아지기 때문에, 제조 단계의 수율이 현저히 저하되어 결과적으로 제품의 비용 상승으로 연결되는 점에서 바람직하지 못하다. 이러한 문제점을 감안하여 본 출원인은 일본 특허 평성 제11-214603호, 일본 특허 평성 제12-4301호 및 일본 특허 평성 제12-28357호에 이 제조 단계 단축에 관한 기술이 이미 제안한 바 있다. 여기서는, 예컨대, 상부 게이트형 TFT의 게이트 전극 형성시에 게이트선을 오버에칭(over-etching)하고, 또한 게이트 전극 형성용 마스크를 이용하여 SiNx막 및 a-Si층을 에칭[즉, 아일랜드 컷팅(island cutting)]하는 4 PEP 기술을 사용하고 있다. 즉, 4 PEP 기술에 있어서, 게이트 전극, 게이트 절연막 및 a-Si막이 게이트 전극 도금 패턴을 마스크로서 사용하는 단일 패터닝 단계에 의해 순차적으로 에칭되고, 4 PEP 기술은 제조 프로세스 단계가 단축될 수 있다는 점에서 우수한 잇점을 보인다.
여기서, 이와 같이 게이트 전극 형성용 마스크를 이용하여 아일랜드 컷을 행함으로써 PEP가 감소될 수 있지만, 한층 더 개선된 사항으로서 액정에 있어서의 유지율의 향상을 들 수 있다. 즉, 액정에 용해된 금속 이온의 용해가 감소되는 경우, 데이터 배선, 게이트 배선이 액정에 노출되는 부분을 줄일 수 있다면, 액정의 유지율이 크게 향상될 수 있다. 또한, 액정에 대한 위스커(whisker)나 먼지(dust) 등의 부착이 감소될 수 있다면, 쇼트 불량의 발생을 줄이는 것이 가능하다. 또한, 인출배선의 부식을 줄일 수 있다면, 수율 및 신뢰성 수명도 크게 향상시킬 수 있다.
또한, PEP를 줄이는 사항으로서, 일본 특허 제2873119호 공보가 있다. 이 공보에는 i형 반도체층의 패터닝이 불필요하며, n+형 반도체층을 소스 전극과 드레인 전극의 패터닝과 동시에 구성하여, 패터닝시에 사용하는 포토마스크의 매수를 줄이는 기술에 대해서 개시되어 있다. 그러나, 이러한 공보의 기술에서는 층이 많아지기 때문에 에칭이 어려워지고, 역으로 수율이 나빠진다. 또한, 게이트 전극이 게이트 절연막의 에칭을 견딜 수 없기 때문에 ITO를 그 위에 형성하였지만, 이 때문에 ITO막 형성 단계가 더 필요하게 되어 제조 단계의 충분한 간략화를 달성할 수 없다.
본 발명은, 상기한 기술적 과제를 해결하기 위해 이루어진 것으로, 본 발명의 목적은 패터닝 단계를 늘리지 않고서, 배선을 게이트 절연막 및 ITO막으로 피복함으로써 액티브 매트릭스 기판의 제조시 수율을 향상시키고, 신뢰성을 높이는 것이다.
또 다른 목적은 게이트 절연막의 패터닝, 상부 전극의 패터닝 및 화소 전극의 패터닝을 2회의 PEP로 행하여, 상기 과제를 해결하는 동시에, 패터닝 단계의 수를 감소시키는 것이다.
도 1은 액티브 매트릭스 기판으로서의 본 실시예에서의 상부 게이트형 박막 트랜지스터(TFT) 구조의 횡단면도.
도 2의 (a) 내지 2의 (d)는 실시예 1에서의 상부 게이트형 박막 트랜지스터(TFT)의 제조 단계를 설명하기 위한 횡단면도.
도 3은 실시예 2에서의 액티브 매트릭스 기판으로서의 하부 게이트형 TFT 구조를 설명하기 위한 횡단면도.
도 4의 (a) 내지 4의 (d)는 실시예 2에서의 하부 게이트형 TFT의 제조 단계를 설명하기 위한 횡단면도.
도 5는 제1 PEP를 설명하기 위한 평면도.
도 6은 제2 PEP를 설명하기 위한 평면도.
도 7은 제3 PEP를 설명하기 위한 평면도.
도 8은 제4 PEP를 설명하기 위한 평면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 절연 기판
12 : 차광막(라이트 실드)
13 : 절연막
14, 35 : 소스 전극
15, 36 : 드레인 전극
16 : 데이터선
17, 34 : a-Si막
18, 33 : 게이트 절연막
19, 31 : 게이트 전극
20, 37 : 인듐-주석-산화물(ITO)
21 : 게이트 금속
32 : 게이트선
38 : 보호막
41 : A1 패턴
이를 위해, 본 발명은 TFT 구조의 상부 전극, 배선부 등을 구성하는 금속막 구조가 액정 등에 노출되는 것을 방지하면서, 현저히 감소된 처리 단계의 수를 특징으로 하는 TFT 구조 형성 방법을 제공한다. 즉, 본 발명은 절연 기판상에 소정 간극으로 서로 이격하여 배치되는 소스 전극 및 드레인 전극과, 이 소스 전극 및 드레인 전극에 적층(depositing)되는 반도체층과, 반도체층상에 적층되는 게이트 절연막과, 게이트 절연막상에 적층되는 게이트 전극과, 게이트 전극과 실질적으로 동일한 형상으로 적층되는 제1 부분과 함께, 소스 전극 및 드레인 전극 중 어느 한 쪽 전극의 일부상에 적층되는 부분을 포함하는, 예컨대, 화소 전극을 형성하는 제2 부분을 갖는 투명 도전층과, 소스 전극 및 드레인 전극 중 어느 한 쪽 전극에 연결되는 데이터선을 구비하고, 이 데이터선상에 게이트 절연막이 적층되는 액티브 매트릭스 기판을 제공한다. 여기서 이용되는 "실질적으로 동일한 형상"이란 동일한한 패터닝 단계로 패터닝된 후, 다른 단계[딥핑(dipping) 단계 등]에 의해 에칭된 이후의 상태 등도 포함하는 의미이며, 예컨대 투명 도전층이 에칭되지 않고서 게이트 전극이 에칭되는 용액에 담근 후의 형상 등을 들 수 있다. 이러한 경우, 투명 전도층 패턴과 게이트 전극 패턴은 패터닝 측면에 대하여 서로 거의 균등하다. 이하 수행될 처리에 대해서도 마찬가지이다.
또한, 다른 관점에서 본 발명을 보면, 본 발명은 절연 기판상에 순차적으로 적층되는 게이트 전극, 게이트 절연막, 반도체층, 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극과 실질적으로 동일한 패턴으로 적층되는 부분을 포함하고 소스 전극 및 드레인 전극상에 적층되는 동시에, 이 소스 전극 또는 드레인 전극 중 어느 한 쪽 전극에 연결되어 화소 전극을 형성하는 투명 도전층과, 게이트 전극에 연결되고 게이트 절연막이 적층되어 있는 게이트선을 포함하는 액티브 매트릭스 기판을 특징으로 하고 있다.
또한, 본 발명의 액티브 매트릭스 기판은 소스 전극 또는 드레인 전극 중 어느 한 쪽 전극에 연결되는 데이터선을 더 포함하고, 투명 도전층은 이 데이터선과 실질적으로 동일한 패턴으로 적층되는 부분을 포함하도록 구성된다. 이러한 구성에 따르면, 하부 게이트 구조가 채용되는 경우라도, 패터닝면부를 제외하고 상부 전극 및 배선이 노출되는 일이 없고, 쇼트 불량을 방지할 수 있다. 또한, 인출 배선의 부식 등이 감소될 수 있다.
또한, 본 발명이 적용되는 액티브 매트릭스 기판은 절연 기판상에 적층되는 게이트 전극과, 이 게이트 전극상에 적층되는 게이트 절연막과, 이 게이트 절연막상에 적층되는 반도체층과, 이 반도체층상에 적층되는 소스 전극 및 드레인 전극과, 이 소스 전극 및 드레인 전극 각각과 동일한 패턴으로 적층되는 부분을 포함하고 소스 전극 및 드레인 전극상에 적층되는 ITO막을 포함한다.
한편, 본 발명에 따른 표시 장치는 절연 기판상에 형성되는 박막 트랜지스터 구조와, 이 박막 트랜지스터 구조의 소스 전극 또는 드레인 전극 중 어느 한 쪽 전극에 연결되도록 형성되는 화소 전극과, 박막 트랜지스터 구조의 소스 전극 또는 드레인 전극 중 어느 한 쪽 전극에 연결되도록 형성되는 데이터선과, 박막 트랜지스터 구조의 게이트 전극에 연결되도록 형성되는 게이트선을 포함하고, 박막 트랜지스터 구조를 형성하는 상부 전극의 상면은 ITO막에 의해 적층되고, 데이터선 또는 게이트선 중 어느 한 쪽선의 상면은 게이트 절연막에 의해 적층된다.
여기서, 이 ITO막은 화소 전극을 형성하는 ITO막과 동일한 단계에서 형성되고, 패터닝 단계를 생략할 수 있기 때문에 제조 단계를 단축화할 수 있는 점에서바람직하다.
또한, 본 발명의 표시 장치는 절연 기판을 이용하여 충전되는 액정층을 더 포함하고, 상부 전극, 데이터선 및 게이트선의 이 액정층과 접하는 표면은 ITO막 또는 게이트 절연막에 의해 적층된다. 따라서, 배선이 액정층에 노출되는 영역을 감소시킬 수 있고, 액정층에 금속 이온이 용해되어 액정의 유지율을 열화시키는 것을 경감시킬 수 있다.
또한, 본 발명은 절연 기판에 직접 또는 간접적으로 소스 전극, 드레인 전극, 반도체층, 게이트 절연막 및 게이트 전극이 순차적으로 적층되는 액티브 매트릭스 기판의 제조 방법을 제공하고, 레지스트 마스크를 이용하여 게이트 절연막에 적층되는 게이트 금속을 패터닝하는 단계와, 패터닝된 게이트 금속을 마스크로서 사용하여 게이트 절연막 및 반도체층을 패터닝하는 단계와, 게이트 전극에 ITO막을 형성한 후, 레지스트 마스크를 이용하여 이 ITO막을 패터닝하는 단계와, 패터닝된 ITO막을 마스크로서 사용하여 게이트 전극을 패터닝하는 단계를 포함한다.
여기서, 이 ITO막을 패터닝하는 단계는 화소 전극의 패턴 형성와 함께, 형성될 게이트 전극의 패턴을 고려하여 ITO막을 패터닝하는 단계를 포함한다. 따라서, 이 액티브 매트릭스 기판의 제조 방법은 소정의 추가적인 패터닝 단계를 줄이는 동시에, 게이트 전극의 노출 부분이 감소될 수 있는 점에서 바람직하다.
또한, 이 ITO막을 패터닝하는 단계는 게이트 전극에 연결되는 형성될 게이트선의 패턴을 고려하여 ITO막을 패터닝한다. 따라서, 배선인 게이트선의 노출 부분이 바람직하게 감소될 수 있다.
한편, 다른 관점에서 제조 방법의 발명을 보면, 본 발명이 적용되는 액티브 매트릭스 기판의 제조 방법은 절연 기판에 게이트 전극의 패턴을 형성하는 단계와, 이 게이트 전극에 게이트 절연막 및 반도체층을 순차적으로 적층한 후, 금속막을 형성하는 단계와, 패터닝되어 형성될 금속막의 패턴을 고려하는 동시에, 화소 전극의 패턴을 고려하여 ITO막을 적층하는 단계와, 적층된 ITO막을 마스크로서 사용하여 금속막을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 액티브 매트릭스 기판의 제조 방법을 제공한다.
여기서, 액티브 매트릭스 기판의 제조 방법은 이 ITO막이 적층된 소스 전극 및 드레인 전극의 상층에 보호막을 설치하는 동시에, 이 보호막을 이용하여 반도체층을 패터닝하는 단계를 더 포함한다. 따라서, 이 단계를 효과적으로 이용하여 패터닝할 수 있어, 제조 단계의 단축과 함께 비용 절감을 달성할 수 있는 점에서 바람직하다.
또한, 이 소스 전극 및 드레인 전극을 형성하는 단계와 동일한 단계에서 ITO막을 마스크로서 사용하여 데이터선의 패턴이 형성된다. 따라서, 데이터선이 결코 노출되는 일 없이 위스커(whisker)나 먼지 등에 기인하는 쇼트 불량(fault of short-circuiting)이 미연에 방지될 수 있다.
그리고, 금속막을 형성하는 단계는 게이트 절연막을 패터닝하는 패턴과 동일한 패턴으로 금속막을 형성한다. 따라서, 제조 프로세스가 더욱 간략화될 수 있다.
본 발명의 바람직한 실시예
(실시예 1)
이하, 첨부 도면에 도시한 실시예에 기초하여 본 발명이 상세히 설명된다.
도 1은 액티브 매트릭스 기판으로서 본 실시예의 박막 트랜지스터(TFT) 구조를 도시한 도면이다. 도 1에 있어서, 상부 게이트형의 TFT가 예로 도시되고, 이 TFT는 후술하는 제조 방법에 의해 제조 되는 한편, 제조 프로세스 단계를 현저하게 감소시킨다. 본 실시예에 있어서의 상부 게이트형의 TFT는 무알칼리 유리(non-alkali fiber glass)나 석영 등으로 이루어지는 절연 기판(11)상에 Mo나 MoCr 등과 같은 Mo 합금으로 이루어지는 차광막(라이트 실드)(12)이 설치되고, 산화실리콘(SiOx)이나 질화실리콘(SiNx) 등으로 이루어지는 언더 코트층(undercoat layer)으로서의 절연막(13)이 차광막(12)를 적층하도록 형성된다. Mo, Ti, Ta, Cr, Nb, W 또는 Ag 등을 이용하는 몰리브덴-텅스텐(Mo-W) 합금 등의 금속막이 절연막상에 적층되고, 소스 전극(14), 드레인 전극(15) 및 데이터선(16)과 형성되도록 패터닝된다.
또한, 이 패턴 형성된 소스 전극(14), 드레인 전극(15) 및 데이터선(16)의 상층에는 a-Si막(17)이 형성된다. 또한, 제1 질화실리콘막(제1 SiNx막) 및 TFT 채널의 패시베이션막으로서의 제2 질화실리콘막(제2 SiNx막)으로 구성되는 게이트 절연막(18)이 a-Si막(17)상에 형성된다. 그리고, a-Si 아일랜드를 구성하는 게이트 절연막(18)의 상층에는 Cr이나 A1 등과 같은 금속으로 이루어지는 게이트 전극(19)이 형성되어 있다. 또한, 본 실시예에서는 제조 프로세스 단계를 단축하기 위해서는, 후술하는 바와 같이 게이트 전극(19)을 패터닝하기 전 게이트 금속을 마스크로서 사용하여 게이트 전극(19) 하부에 있는 a-Si막(17) 및 게이트 절연막(18)이 동시에 드라이 에칭에 의해 에칭된다.
또한, 소스 전극(14)과 절연 기판(11)의 상층에는 화소 전극에 이용되는 투명 도전막인 인듐-주석-산화물막(20)[ITO: Indium Tin Oxide]이 형성되어 있다. 또한, 이 ITO막(20)은 소스 전극(14)에 접속되어 화소 전극으로서 이용되는 것 이외에, 본 실시예에서는 게이트 전극(19)의 상층에도 형성되어 있다. 즉, 본 실시예에서는 게이트 금속을 패터닝하여 게이트 전극(19) 및 게이트선(도시하지 않음)을 형성하는 위치에 맞추고, 또한 화소 전극을 형성하는 위치에 대응하여 레지스트 마스크로 ITO막(20)을 패터닝하고, 게이트 전극(19) 및 게이트선은 이들 상층에 형성된 ITO막(20)을 마스크로서 사용하여 패터닝된다. 그 결과로서, 게이트 전극(19) 및 게이트선의 상층은 ITO막(20)에 의해 피복된 상태로 있다. 또한, 소스 전극(14)의 상부도 ITO막(20)에 의해 피복되어 있다. 상기한 바와 같이, 본 실시예에서는 데이터선(16)은 게이트 절연막(18)으로 피복되어 있고, 게이트선은 ITO막(20)에 의해 피복되어 있기 때문에, 액정 유지율의 열화, 게이트선과 데이터선(16) 사이의 쇼트 불량, 인출선의 부식을 방지하는 것이 가능해진다. 또한, 게이트 전극(19)으로서 알루미늄을 이용한 경우, ITO막(20)으로서 다결정 ITO를 사용할 수 없기 때문에, 본 실시예에서는 ITO막(20)으로서 비정질 ITO나 IZO가 이용되고 있다. 이 비정질 ITO는 추후에 어닐링(annealing)함으로써 다결정 ITO로 변환시킬 수 있다.
도 2의 (a) 내지 도 2의 (d)는 본 실시예에서의 상부 게이트형의 박막 트랜지스터(TFT)의 제조 프로세스 단계를 설명하기 위한 도면이다.
도 2의 (a)에 도시한 바와 같이, 우선, 유리 기판 등의 절연 기판(11)이 브러시 세정[또는 스크럽 세정(scrub cleaning)] 등의 기계적 세정이나, 산 또는 유기 용액 등에 의한 화학적 세정 등을 이용하여 세정한 후, 라이트 실드용(light shield) Mo 합금을 마그네트론 스퍼터링을 이용하여 소정의 막압으로 형성한다. 포토레지스트(도시하지 않음)를 마스크로서 사용하여 포토 에칭 가공하는 포트리소그래피 기술을 이용하여 차광막(라이트 실드)(12)을 형성한다. 이에 따라, 제1 PEP가 종료된다. 계속해서, 층간 절연막으로서 밀착력이 강한 산화실리콘(SiOx)막으로 이루어지는 절연막(13)을 플라즈마 CVD법에 의해 형성한다. 그 후, 드레인·소스 전극용 및 데이터 버스선용 Mo 합금의 형성을 마그네트론 스퍼터링으로 연속으로 형성하고, 착막후에 데이터 버스선 및 드레인·소스 전극을 포토리소그래피 기술에 의해 패터닝하고, 소스 전극(14), 드레인 전극(15) 및 데이터선(16)을 형성한다. 이에 의해 제2 PEP가 종료된다. 그리고, 반도체 재료로서의 a-Si막(17)을 플라즈마 CVD로 형성한 후, 제1 SiNx막 및 제2 SiNx막으로 이루어지는 게이트 절연막(18)을 플라즈마 CVD로 순서대로 형성한 후, a-Si막(17) 및 게이트 절연막(18)을 위한 에칭을 생략하고 게이트 전극(19) 및 게이트선에 이용되는 A1 등으로 이루어지는 게이트 금속(21)이 마그네트론 스퍼터링에 의해 형성된다. 이 게이트 금속(21)은 a-Si막(17) 및 게이트 절연막(18)의 에칭을 고려한 형상으로 패터닝되어, TFT 채널인 a-Si 아일랜드에 대응하는 부분과, 데이터선(16)의 상층에 형성되어 있다.
계속해서, 도 2의 (b)에 도시한 바와 같이 제3 PEP에서 a-Si막(17) 및 게이트 절연막(18)이 에칭된다. 본 실시예에서는 게이트 금속(21)상의 레지스트를 마스크로서 사용하여 a-Si막(17) 및 게이트 절연막(18)을 동시에 에칭하고 있다. 그 결과, 1회의 리소그래피 단계에서 a-Si막(17) 및 게이트 절연막(18)을 연속하여 에칭할 수 있기 때문에, 제조 단계를 크게 단축하는 것이 가능하다.
다음에, 도 2의 (c)에 도시한 바와 같이, 제4 PEP에서 비정질 ITO막을 형성한 후, 옥살산(oxalic acid) 등의 비교적 약한 산을 포함하는 에칭액에서 레지스트 마스크를 사용하여 ITO막(20)이 형성된다. 여기서는 염산(chloric acid)이나 질산(nitric acid) 등의 강산이 이용되지 않으며, 비교적 약한 산이 이용되기 때문에 에칭 중 강산에 의한 손상, 예컨대 알루미늄으로 이루어지는 게이트 전극(19)의 부식을 막을 수 있다. 또한, 이 ITO(20)는 화소 전극을 형성하는 동시에, 다음 단계에서 게이트 금속(21) 및 게이트선이 패터닝될 때에 이용된다. 이 단계에서 형성되는 ITO막(20)은 화소 전극, 게이트 전극(19) 및 게이트선의 형상을 고려하여 패터닝된다.
최종적으로, 도 2의 (d)에 도시한 바와 같이, 게이트 금속(21)과 게이트선(도시하지 않음)이 패터닝된다. 즉, 본 실시예에서는 ITO막(20)을 마스크로서 사용하여 게이트 금속(21)을 패터닝하고, 게이트 전극(19) 및 게이트선이 형성되고 있다.
상기한 바와 같이, 본 실시예에서는 게이트 절연막(18)의 패터닝, 상부 전극으로서의 게이트 전극(19) 및 게이트선의 패터닝 및 화소 전극의 패터닝 3가지 패터닝이 2회의 PEP에 의해 수행될 수 있어, 패터닝 프로세스 단계의 수가 크게 감소될 수 있다. 또한, 본 실시예에 의한 단계에 의해 상부 전극인 게이트 전극(19) 및게이트선의 상층에는 산화물 인 ITO막(20)이 형성되고, 또한 데이터선(16)의 상층은 게이트 절연막(18)에 의해 피복되어 있다. 그 결과, 이들 배선이 액정에 노출되지 않아 액정 유지율이 저하되는 경우가 없다. 또한, 위스커 및 먼지 등에 의한 쇼트 불량이나 배선의 부식이 미연에 방지되는 것이 가능해진다.
(실시예 2)
실시예 1에서는 액티브 매트릭스 기판으로서 상부 게이트형의 TFT가 예로서 설명되었지만, 실시예 2에서는 액티브 매트릭스 기판으로서 하부 게이트형의 TFT가 예로서 설명된다.
또한, 실시예 1과 동일한한 구성에 대해서는 실시예 1과 동일한한 부호를 이용하고, 여기서는 그 상세한 설명을 생략한다.
도 3은 실시예 2에서의 액티브 매트릭스 기판으로서의 하부 게이트형의 TFT 구조를 설명하기 위한 도면이다. 본 실시예에서의 하부 게이트형의 TFT 구조는 절연 기판(11)상에 스퍼터링에 의해 형성되고 패터닝되는 A1 등에 의해 형성되는 게이트 전극(31) 및 게이트선(32)이 제공되어 있다. 게이트 전극(31) 및 게이트선(32)상에 스퍼터링에 의한 Ta2O5또는 플라즈마 CVD 등에 의한 SiO2및 SiNx와 같은 절연막으로 이루어지는 게이트 절연막(33)이 형성되어 있다. a-Si 아일랜드를 구성하는 TFT 채널부에서는 게이트 절연막(33)상에 반도체층을 형성하는 a-Si막(34)이 형성되고, 또한 게이트 전극(31)의 상부에 있는 a-Si막(34)의 상층에, 예컨대 알루미늄 등의 금속막으로 이루어지는 소스 전극(35)과 드레인 전극(36)이 형성되어 있다.
또한, 본 실시예에서는 소스 전극(35), 드레인 전극(36) 및 데이터선(도시하지 않음)의 상층에 화소 전극에 이용되는 투명 도전막인 ITO막(37)이 형성되어 있다. 본실시예에서는 상부 전극인 소스 전극(35)/드레인 전극(36) 및 데이터선은 ITO막(37)을 마스크로서 사용하여 패터닝된다. 그리고, 화소 전극 부분을 제외한 a-Si 아일랜드 부분과 데이터선 부분은, 예컨대 실리콘 질화막으로 이루어지는 보호막(38)이 형성되어 있고, 이 보호막(38)을 사용하여 a-Si막(34)이 패터닝된다.
도 4의 (a) 내지 도 4의 (d)는 본 실시예에서의 하부 게이트형 TFT의 제조 단계를 설명하기 위한 도면이다. 또한, 도 5 내지 도 8은 도 4의 (a) 내지 도 4의 (d)에 대응하여 평면도로부터 하부 게이트형 TFT 구조의 제조 단계를 설명하기 위한 도면이고, 도 5는 제1 PEP를 설명하기 위한 평면도이며, 도 6은 제2 PEP를 설명하기 위한 평면도이고, 도 7은 제3 PEP를 설명하기 위한 평면도이며, 도 8은 제4 PEP를 설명하기 위한 평면도이다.
도 4의 (a) 및 도 5에 도시된 바와 같이, 제1 PEP에서, 세정된 절연 기판(11) 위에 알루미늄 등으로 이루어지는 게이트 전극(31) 및 게이트선(32)이 패터닝에 의해 형성된다.
다음에, 도 4의 (b) 및 도 6에 도시된 바와 같이, 제2 PEP에서, 제1 PEP에서 형성되는 게이트 전극(31) 및 게이트선(32)의 상층에 게이트 절연막(33) 및 a-Si막(34)이 적층되고, 또한 게이트 절연막(33) 및 a-Si막(34)상에 상부 전극인 소스 전극/드레인 전극 및 데이터선을 형성하는 A1 패턴(41)이 형성된다. 이 Al 패턴(41)은 게이트 절연막(33)의 패터닝과 동일한한 패턴으로 패터닝된다.
그 후, 도 4의 (c) 및 도 7에 도시된 바와 같이, 제3 PEP에서, 투명 도전성막인 비정질 ITO막이 형성된 후, 옥살산 등의 비교적 약한 산을 에칭액에서 레지스트 마스크로서 사용하여 ITO막(37)이 형성된다. 이 ITO막(37)은 화소가 되는 표시용 화소 전극을 형성하는 동시에, 본 실시예에서는 이 ITO막(37)은 소스 전극(35) 및 드레인 전극(36)을 피복하는 위치 및 데이터선을 피복하는 위치에 제공된다. 또한, 레지스트 마스크에 의해 ITO막(37)이 형성되는 경우, 그 ITO막(37)에 의해 피복되어 있지 않은 A1 패턴(41)이 패터닝된다. 이 패터닝에 의해 상부 전극인 소스 전극(35)/드레인 전극(36)이 형성되고, 또한 게이트선(32)상의 불필요한 A1 패턴(41)이 제거된다. 이 단계 결과, 상부 전극상에 ITO막(37)이 중복되어 적층된 상태로 화소 전극에 연결된 구조가 형성된다.
최종적으로, 도 4의 (d) 및 도 8에 도시된 바와 같이, 제4 PEP에서, 실리콘질화막으로 이루어지는 보호막(38)이 형성된다. a-Si 아일랜드를 구성하는 TFT 채널부가 이 보호막(38)에 의해 보호되는 동시에, 데이터선 부분도 이 보호막(38)에 의해 보호된다. 이 데이터선 부분은 이미 ITO막(37)에 의해 보호되고 있기 때문에, 반드시 보호막(38)이 설치될 필요는 없다. 또한, 이 보호막(38)에 의해 a-Si막(34)이 패터닝되고, TFT 채널부에서의 a-Si막(34)의 불필요한 부분이 제거되는 동시에, 게이트선(32)의 상층으로서의 a-Si막(34)도 제거된다. 즉, 본 실시예에서는 a-Si막(34)의 패턴을 고려하여 보호막(38)의 패턴이 패터닝된 후, 이 보호막(38)의 패턴을 이용하여 a-Si막(34)이 패터닝된다. 상기한 바와 같이, 보호막(38)을 남기는 형태로 게이트선(32)상의 a-Si막(34) 부분이 동시에 패터닝됨으로써, 하나의 단계를 효과적으로 이용하는 것이 가능해져, 제조 단계의 수가 크게 감소될 수 있다. 프로세스가 이들 일련의 제조 단계를 통과함으로써 액티브 매트릭스 기판의 제조 단계가 종료된다.
상기한 바와 같이, 실시예 2에 도시된 구조 및 제조 방법에 따르면, 상부 전극인 소스 전극(35)/드레인 전극(36) 및 데이터선이 ITO막(37)에 의해 패터닝됨으로써 패터닝 단계가 크게 생략될 수 있다. 또한, 상부 전극의 상층이 ITO막(37)에 의해 피복되는 동시에, 게이트선(32)의 상층은 게이트 절연막(33)에 의해 피복되어 있음으로써 배선이 액정에 노출되지 않아 배선의 액정에 노출되는 것에 기인하는 액정의 유지율 열화를 막을 수 있다. 또한, 인출 배선의 부식을 방지하는 것이 가능해지는 동시에, 쇼트 불량이 방지될 수 있다.
상기한 바와 같이, 본 발명에 따르면, 패터닝 프로세스의 수를 증가시키지 않고, 배선의 상면을 게이트 절연막이나 ITO막으로 피복함으로써 인출 배선의 부식 등이 감소될 수 있고, 또한 액티브 매트릭스 기판의 제조시의 수율이 향상되며, 액티브 매트릭스 기판의 신뢰성을 향상시키는 것이 가능해진다.
Claims (18)
- 절연 기판상에 소정의 간격으로 서로 이격되어 배치되는 소스 전극 및 드레인 전극과;상기 소스 전극 및 상기 드레인 전극상에 적층되는 반도체층과;상기 반도체층상에 적층되는 게이트 절연막과;상기 게이트 절연막상에 적층되는 게이트 전극과;상기 게이트 전극의 패턴과 실질적으로 동일한 패턴이 되도록 상기 게이트 전극상에 적층되는 제1 부분과, 상기 소스 전극 또는 상기 드레인 전극 중 어느 한 쪽 전극의 일부상에 적층되는 부분을 포함하는 제2 부분을 갖는 투명 도전층을 포함하는 액티브 매트릭스 기판.
- 제1항에 있어서, 상기 소스 전극 및 상기 드레인 전극 중 어느 한 쪽 전극에 연결되는 데이터선을 더 포함하고,상기 게이트 절연막의 또 다른 부분은 상기 데이터선 상에 적층되는 것인 액티브 매트릭스 기판.
- 제1항에 있어서, 상기 투명 도전층의 제2 부분은 상기 소스 전극 또는 상기 드레인 전극 중 어느 한 쪽 전극과 연결되도록 화소 전극을 형성하는 것인 액티브 매트릭스 기판.
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- 액티브 매트릭스 기판을 포함하는 표시 장치로서,상기 액티브 매트릭스 기판은,절연 기판상에 소정의 간격으로 서로 이격되어 배치되는 소스 전극 및 드레인 전극과;상기 소스 전극 및 상기 드레인 전극상에 적층되는 반도체층과;상기 반도체층상에 적층되는 게이트 절연막과;상기 게이트 절연막상에 적층되는 게이트 전극과;상기 게이트 전극의 패턴과 실질적으로 동일한 패턴이 되도록 상기 게이트 전극상에 적층되는 제1 부분과, 상기 소스 전극 또는 상기 드레인 전극 중 어느 한 쪽 전극의 일부상에 적층되는 부분을 포함하는 제2 부분을 갖는 투명 도전층을 포함하는 것인, 표시 장치.
- 제8항에 있어서, 상기 절연 기판을 이용하여 충전되는 액정층을 더 포함하는 표시 장치.
- 제8항에 있어서, 상기 박막 트랜지스터 구조의 상기 소스 전극 또는 상기 드레인 전극 중 한 전극과 연결되도록 형성된 화소 전극과;상기 박막 트랜지스터 구조의 상기 소스 전극 또는 상기 드레인 전극 중 나머지 전극과 연결되도록 형성된 데이터선과;상기 게이트 전극에 연결되도록 형성된 게이트선을 더 포함하는 표시 장치.
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- 제10항에 있어서, 상기 박막 트랜지스터 구조의 상기 소스 전극, 상기 드레인 전극, 상기 게이트 전극 중 상부 전극의 상면이 상기 투명 도전층으로 피복되고, 상기 데이터선 또는 상기 게이트선 중 어느 한 쪽의 상면이 상기 게이트 절연막으로 피복되는 표시 장치.
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