KR100449795B1 - 기판 장치의 제조 방법 - Google Patents
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Abstract
기판 장치는 기판상에 제 1 도전층과, 그 상방에 적층 형성된 제 1 절연막과, 그 위에 접합된 제 2 절연막과, 그 상방에 적층된 제 2 도전층을 구비한다.
제 1 도전층과 제 2 도전층을 접속하는 콘택트 홀이 접합 계면을 관통하여 개공되어 있다. 콘택트 홀에 있어서의 접합 계면을 관통하는 부분은 에칭액에 의해 침식되어 있지 않다.
이에 의해, 접합 계면을 관통하여 콘택트 홀을 개공할 필요가 있는 기판 장치를 제조할 때에, 상기 콘택트 홀에 있어서의 접합 계면을 관통하는 부분에서도 결함을 일으키기 어려우며, 최종적으로 장치 신뢰성 혹은 제조 양품률을 높인다.
Description
본 발명은 SOI(Silicon On Insulator) 구조 등의 기판상에 접합 계면을 갖는 기판 장치를 제조하는 기판 장치의 제조 방법 및 상기 기판 장치, 상기 기판 장치를 구비하는 액정 장치 등의 전기 광학 장치를 제조하는 전기 광학 장치의 제조 방법 및 상기 전기 광학 장치, 및 상기 전기 광학 장치를 구비하는 전자 기기의 기술 분야에 속한다.
기판상에 접합 계면을 갖는 기판 장치의 일례인 SOI 구조 등의 기판 장치는 일반적으로 다음과 같이 제조된다. 즉, 우선 한편에서 주기판의 표면에 절연막을 형성한다. 다른 편에서 별도로 준비된 반도체 기판의 표면에 절연막을 형성한다. 그리고, 이들 절연막 끼리를 밀착시킨 상태에서 열처리를 실시함으로써, 이들 절연막끼리를 접합한다. 그 후, 접합 계면에 근접하는 소정의 막두께의 단결정 반도체층을 주기판측에 남기도록 반도체 기판을 분리함으로써, 주기판상에 이들 절연막이 형성되고, 또한 그 위에 단결정 반도체층이 형성된 SOI 구조 등이 얻을 수 있다. 그 후, 이와 같이 형성된 단결정 반도체층을 이용하여 박막 트랜지스터(이하, 'TFT'로 약칭함), 박막 다이오드(이하, 'TFD'로 약칭함) 등의 반도체 장치를 만들어 넣음으로써, 기판 장치가 완성된다.
이와 같은 접합 기술에 의하면, 반도체 기판이 아니라, 예컨대 석영 유리 기판 혹은 유리 기판 등의 투명 기판상에 설치된 단결정 반도체층을 포함하여 구성되는 고성능의 반도체 소자를 상기 기판상에 형성할 수 있다.
그러나, 이러한 종류의 기판 장치에 요구되는 조건은 그 용도에 따라 복잡하고 고도화해 오고 있다. 예컨대 이러한 종류의 기판 장치를 이용하여 액정 장치와 같은 전기 광학 장치를 제조하는 경우에는, 기판상에 있어서 단결정 반도체층의 상측뿐만 아니라, 그 하측에 차광막이나 배선을 적층 형성할 필요성이 발생하거나, 특히 이와 같은 차광막이나 배선과, 단결정 반도체층의 상측에 적층 형성된 다른 배선이나 소자를 전기적으로 접속할 필요성이 발생하거나 한다. 이와 같은 경우에, 전술한 절연막간의 접합 계면을 관통하도록 콘택트 홀(contact hole)을 개공(開孔)할 필요가 있지만, 본원 발명자의 연구에 의하면, 이와 같은 접합 계면을 관통하는 콘택트 홀을 단순히 에칭으로 개공하면, 접합 계면에 에칭액이 침입하게 된다. 이 결과, 콘택트 홀에서의 접합 계면을 관통하는 곳에 균열 혹은 박리가 발생하거나, 접합 계면의 간극이 기판면을 따라 불규칙하게 확장되어, 상기 콘택트 홀에 의한 전기적인 접속 불량이나 절연 불량, 상기 콘택트 홀 부근에 위치하는 다른 배선, 소자 등의 전기적인 접속 불량이나 절연 불량을 초래하게 된다.
이상과 같이, 반도체 장치의 제조 방법으로 대체로 이용되는 SOI 기술 혹은 접합 기술 자체는 우수하지만, 이것을 액정 장치 등의 전기 광학 장치용의 기판 장치 등, 비교적 복잡한 적층 구조를 갖고, 특히 접합 계면을 관통하는 콘택트 홀이 필요해지는 용도에 응용하는 경우에는, 상기 콘택트 홀에 있어서의 접합 계면을 관통하는 부분에서 발생하는 균열, 박리 등의 결함에 기인하여, 최종적으로는 중대한 장치 불량을 초래하기 쉽거나 혹은 제조 양품률이 현저히 저하하게 되는 실용상 심각한 문제점이 있다.
본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 접합 계면을 관통하여 콘택트 홀을 개공할 필요가 있는 기판 장치를 제조할 때에, 상기 콘택트 홀에 있어서 접합 계면을 관통하는 부분에서도 결함을 일으키기 어렵고, 최종적으로 장치 신뢰성 혹은 제조 양품률을 높이는 것이 가능한 기판 장치의 제조 방법 및 상기 기판 장치, 이와 같은 기판 장치의 제조 방법을 포함하는 전기 광학 장치의 제조 방법 및 상기 전기 광학장치, 및 상기 전기 광학 장치를 구비하는 전자 기기를 제공하는 것을 과제로 한다.
본 발명의 기판 장치의 제조 방법은 상기 과제를 해결하기 위해서, 기판상에 제 1 도전층과, 상기 제 1 도전층의 상방에 적층 형성된 제 1 절연막과, 상기 제 1절연막상에 접합된 제 2 절연막과, 상기 제 2 절연막의 상방에 적층된 제 2 도전층을 구비하고 있고, 상기 제 1 도전층과 상기 제 2 도전층을 접속하는 콘택트 홀이 상기 제 1 절연막 및 상기 제 2 절연막 사이의 접합 계면을 관통하여 상기 제 1 절연막 및 상기 제 2 절연막에 개공되어 있는 기판 장치를 제조하는 기판 장치의 제조 방법에 있어서, 상기 제 1 절연막 및 상기 제 2 절연막 사이를 접합시키는 접합 공정과, 상기 접합 공정 후에 상기 콘택트 홀을 에칭에 의해 상기 접합 계면을 관통하여 개공하는 에칭 공정과, 상기 콘택트 홀을 거쳐 상기 제 1 도전층과 상기 제 2 도전층을 전기적으로 접속하는 접속 공정을 포함하며, 상기 에칭 공정은 적어도 상기 접합 계면에 에칭제가 도달하기 이전부터 건식 에칭에 의해 실행한다.
본 발명의 기판 장치의 제조 방법에 의하면, 우선 접합 공정에서는 제 1 절연막 및 제 2 절연막 사이를, 예컨대 열처리 등에 의해 접합한다. 그 후, 에칭 공정에서는 콘택트 홀을 에칭에 의해 접합 계면을 관통하여 개공한다. 이 때, 적어도 접합 계면에 에칭제가 도달하기 이전부터 건식 에칭에 의해 실행한다. 그 후, 접속 공정에서는 콘택트 홀을 거쳐 제 1 도전층과 제 2 도전층을 전기적으로 접속한다. 따라서, 접합 계면을 사이에 개재하여 적층 형성된 제 1 도전층으로 이루어지는 배선, 전극, 소자 등과, 제 2 도전층으로 이루어지는 배선, 전극, 소자 등을 기판면에 수직하게 연장되는 콘택트 홀을 거쳐 전기적으로 접속할 수 있다. 그리고 특히, 이에 따른 콘택트 홀을 개공하는 에칭 공정을 적어도 접합 계면에 에칭제가 도달하기 이전부터, 에칭 가스를 이용한 지향성이 높은 건식 에칭에 의해 실행하기 때문에, 습식 에칭과 같이 에칭액이 접합 계면에 침입하게 되는 일은 없다. 이 결과, 콘택트 홀에 있어서의 접합 계면을 관통하는 부분에 균열 혹은 박리가 발생하거나, 접합 계면의 간극이 기판면에 따라 불규칙하게 확장되는 일은 거의 없어진다. 따라서, 상기 콘택트 홀에 의해 신뢰성이 높은 전기적 접속이 가능해지고, 또한 상기 콘택트 홀 부근에 위치하는 다른 배선, 소자 등에 있어서도 신뢰성이 높은 전기적 접속 혹은 절연이 가능해진다.
이상의 결과, 접합 기술을 액정 장치 등의 전기 광학 장치용의 기판 장치 등, 비교적 복잡한 적층 구조를 갖고, 특히 접합 계면을 관통하는 특수한 콘택트 홀이 필요해지는 용도에 응용하는 경우에, 상기 콘택트 홀에 있어서의 접합 계면을 관통하는 곳에서의 결함을 저감할 수 있기 때문에, 최종적으로는 상기 기판 장치에 있어서 장치 신뢰성 혹은 제조 양품률을 현저히 향상시킬 수 있다.
본 발명의 기판 장치의 제조 방법의 일 형태로, 상기 기판 장치는 상기 제 2 절연막상에 형성된 반도체층과, 상기 반도체층의 상방에 형성된 층간 절연막을 더 구비하고 있고, 상기 기판상에 있어서 상기 층간 절연막의 상방에 상기 제 2 도전층이 형성되어 있고, 상기 접합 공정 전에 상기 기판상에 상기 제 1 도전층을 형성하는 공정과, 상기 제 1 도전층상에 상기 제 1 절연막을 형성하는 공정과, 상기 기판과는 별도로 준비된 반도체 기판의 표면 부근에 포함되는 상기 반도체층상에 상기 제 2 절연막을 형성하는 공정을 포함하며, 상기 접합 공정 후에 상기 제 1 절연막상에 상기 제 2 절연막 및 상기 반도체층을 남기도록 상기 반도체층을 상기 반도체 기판으로부터 분리하는 공정을 포함한다.
이 형태에 의하면, 접합 공정 전에 한쪽에서 기판상에 제 1 도전층을 형성하고, 제 1 도전층상에 제 1 절연막을 형성한다. 다른 쪽에서, 반도체 기판의 표면 부근에 포함되는 반도체층상에 제 2 절연막을 형성한다. 그리고, 접합 공정 후에 제 1 절연막상에 제 2 절연막 및 반도체층을 남기도록 반도체층을 반도체 기판으로부터 분리하기 때문에, 반도체층의 상방에 층간 절연막을 거쳐 적층된 제 2 도전층으로 이루어지는 배선, 전극, 소자 등을 구비한 기판 장치를 접합 기술에 의해 제조할 수 있다.
이 반도체층을 분리하는 형태로는, 상기 반도체층은 단결정 실리콘층으로 이루어질 수도 있다.
이와 같이 제조하면, 반도체 기판이 아니라, 유리 기판, 석영 기판 등의 투명 기판상에 단결정 실리콘층이 형성된 SOI 구조를 얻을 수 있다.
이 반도체층을 분리하는 형태로는, 상기 반도체층에 채널 영역, 소스 영역 및 드레인 영역을 만들어 넣어 박막 트랜지스터를 형성하는 공정과, 상기 박막 트랜지스터상에 상기 층간 절연막을 형성하는 공정을 더 구비하고 있고, 상기 에칭 공정으로는, 상기 콘택트 홀을 상기 층간 절연막, 상기 제 2 절연막 및 상기 제 1 절연막을 관통하도록 개공할 수도 있다.
이와 같이 제조하면, SOI 기판상에 단결정 실리콘층을 반도체층으로 하는 고성능의 박막 트랜지스터를 형성할 수 있다. 더욱이, 이에 따른 박막 트랜지스터의 상방에 있는 제 2 도전층으로 이루어지는 배선, 전극, 소자 등과, 박막 트랜지스터의 하방에 있는 제 1 도전층으로 이루어지는 배선, 전극, 소자 등이 콘택트 홀로 전기적으로 접속된 고신뢰성의 기판 장치를 제조할 수 있다.
이 경우, 상기 제 1 도전층을 형성하는 공정에서는, 상기 기판상에서의 상기 반도체층 중 적어도 상기 채널 영역에 대향하는 영역에 차광성의 도전막으로부터 상기 제 1 도전층을 형성할 수도 있다.
이와 같이 제조하면, 기판으로서 투명 기판을 이용한 경우, 장치 제조에 있어서의 동작시에 박막 트랜지스터의 채널 영역에 기판측으로부터 입사하는 빛을 차광성의 제 1 도전층에 의해 양호하게 차광 가능한 기판 장치를 제조할 수 있다. 이 때문에, 동작시에 채널 영역에서의 광전 효과에 의한 광누설 전류의 발생을 방지함으로써, 박막 트랜지스터의 특성을 한층 더 향상시키는 것이 가능해진다. 또한, 이와 같은 차광성의 도전막은, 예컨대 Ti(티타늄), Cr(크롬), W(텅스텐), Ta(탄탈), Mo(몰리브덴) 등의 고융점 금속 중 적어도 하나를 포함하는, 금속 단체, 합금, 금속 실리사이드, 폴리사이드, 이들을 적층한 것 등으로 형성하면 된다.
상술한 박막 트랜지스터를 형성하는 공정을 포함하는 형태로는, 상기 기판상에 상기 소스 영역에 접속된 소스 전극을 실리콘 막을 이온 주입(ion implantation)에 의해 저저항화(reducing a resistance)함으로써 형성하는 공정과, 상기 드레인 영역에 접속된 드레인 전극을 실리콘 막을 이온 주입에 의해 저저항화함으로써 형성하는 공정을 더 구비할 수도 있다.
이와 같이 제조하면, 실리콘 막을 이온 주입에 의해 저저항화하여 이루어지는 소스 전극이나 드레인 전극을, 예컨대 단결정 실리콘막, 폴리실리콘막 등으로 이루어지는 소스 영역이나 드레인 영역과 양호하게 접속할 수 있다. 이 때 특히, 소스 영역이나 드레인 영역이 P+형인 경우에 이온 주입에 의해 동형 즉 P+형의 소스 전극이나 드레인 전극을 형성하면, 양자의 접합면에 PN 접합이 구축되지 않은 상태에서 종료하기 때문에, 양호한 전기적 접속을 실현할 수 있다.
이 경우 또한 상기 소스 전극 및 상기 드레인 전극은 상기 제 2 도전층과 동일 층으로 구성되도록 제조할 수도 있다.
이와 같이 제조하면, 제 2 도전층과 동일 층을 이용하여 기판상에 있어서의 적층 구조 및 제조 공정을 간략화할 수 있다.
본 발명의 기판 장치의 제조 방법의 다른 형태로는, 상기 접합 공정 전에 상기 제 1 절연막을 CMP 처리하는 공정을 더 포함한다.
이 형태에 의하면, 제 1 절연막을 CMP 처리에 의해 평탄화한 후에 접합 공정을 실행하기 때문에, 제 1 절연막과 제 2 절연막의 접합 계면에서의 간극을 저감할 수 있다. 또한, 제 2 절연막에 대해서는, 반도체 기판상에 열산화에 의해 형성하면 충분한 평탄도를 얻을 수 있지만, 이에 대해서도 CMP 처리하는 것이 가능하다.
본 발명의 기판 장치의 제조 방법의 다른 형태로는, 상기 접합 공정에서는 상기 제 1 절연막과 제 2 절연막을 밀착시킨 상태에서 열처리하여 접합한다.
이 형태에 의하면, 예컨대 600℃ 정도의 열처리에 의해, 비교적 간단히 접합할 수 있다.
본 발명의 기판 장치의 제조 방법의 다른 형태로는, 상기 에칭 공정을 습식 에칭을 이용하지 않고 실행한다.
이 형태에 의하면, 습식 에칭을 이용하지 않고, 건식 에칭만으로 제 2 도전층으로부터 제 1 도전층에 이르는 콘택트 홀을 개공하기 때문에, 비교적 단순하게상기 에칭 공정을 실행할 수 있다.
혹은 본 발명의 기판 장치의 제조 방법의 다른 형태로는, 상기 에칭 공정은 상기 접합 계면에 에칭제가 도달하기까지는 적어도 일시적으로 습식 에칭으로 실행하고, 그 후는 건식 에칭으로 실행한다.
이 형태에 의하면, 에칭 공정에 있어서, 접합 계면에 에칭제가 도달하기까지는 적어도 일시적으로 습식 에칭을 실행한다. 즉, 에칭 시간의 제어 등에 의해, 접합 계면보다도 얕은 소정 심도까지는 에칭액을 이용하여 습식 에칭을 실행한다. 그리고, 그 후는 건식 에칭을 실행하여 접합 계면을 관통하여, 제 1 도전층까지 에칭을 계속하기 때문에, 에칭액이 접합 계면에 침입하는 일은 없다.
본 발명의 기판 장치의 제조 방법의 다른 형태로는, 상기 접속 공정에서는 상기 콘택트 홀 내에 상기 제 2 도전층의 일부를 형성한다.
이 형태에 의하면, 콘택트 홀 개공 후에, 예컨대, 스퍼터링, CVD 등에 의해 제 2 도전층을 형성할 때에 콘택트 홀 내에도 제 2 도전층의 일부를 형성함으로써, 소정 패턴을 갖는 제 2 도전층으로 이루어지는 배선, 전극, 소자 등과 콘택트 홀 내의 제 2 도전층 부분을 일체적으로 접속한 구성을 비교적 용이하게 얻을 수 있다.
혹은 본 발명의 기판 장치의 제조 방법의 다른 형태로는, 상기 접속 공정에서는 상기 콘택트 홀 내에 도전성의 플러그를 형성한다.
이 형태에 의하면, 콘택트 홀 개공 후에 콘택트 홀 내에 예컨대 고융점 금속 등으로 이루어지는 도전성의 플러그를 형성하기 때문에, 콘택트 홀 심도가 크거나혹은 콘택트 홀 직경이 작아도 비교적 신뢰성이 높은 전기적인 접속을 상기 콘택트 홀을 거쳐 얻을 수 있다.
본 발명의 기판 장치는 상기 과제를 해결하기 위해서, 기판상에, 제 1 도전층과, 상기 제 1 도전층의 상방에 적층 형성된 제 1 절연막과, 상기 제 1 절연막상에 접합된 제 2 절연막과, 상기 제 2 절연막의 상방에 적층된 제 2 도전층을 구비하고 있고, 상기 제 1 도전층과 상기 제 2 도전층을 접속하는 콘택트 홀이 상기 제 1 절연막 및 상기 제 2 절연막 사이의 접합 계면을 관통하여 상기 제 1 절연막 및 상기 제 2 절연막에 개공되어 있으며, 상기 콘택트 홀에 있어서의 상기 접합 계면을 관통하는 부분은 에칭액에 의해 침식되지 않는다.
본 발명의 기판 장치에 의하면, 접합 계면을 사이에 개재하여 적층 형성된 제 1 도전층으로 이루어지는 배선, 전극, 소자 등과, 제 2 도전층으로 이루어지는 배선, 전극, 소자 등을 기판면에 수직으로 연장되는 콘택트 홀을 거쳐 전기적으로 접속할 수 있다. 그리고 특히, 이러한 콘택트 홀에 있어서의 접합 계면을 관통하는 부분은 에칭액에 의해 침식되지 않는다. 따라서, 이 부분에는 에칭액에 기인한 균열 혹은 박리는 거의 없고, 상기 콘택트 홀에 의해 신뢰성이 높은 전기적인 접속이 가능하게 되어 있으며, 또한 상기 콘택트 홀 부근에 위치하는 다른 배선, 소자 등에 있어서도 신뢰성이 높은 전기적인 접속 혹은 절연이 가능하게 되어 있다.
이상의 결과, 최종적으로는 장치 신뢰성을 높일 수 있다.
본 발명의 기판 장치의 일 형태로는, 상기 제 2 절연막상에 반도체층과, 상기 반도체층의 상방에 층간 절연막을 더 구비하고 있고, 상기 기판상에 있어서의상기 층간 절연막의 상방에 상기 제 2 도전층이 형성되어 있고, 상기 반도체층에 채널 영역, 소스 영역 및 드레인 영역이 만들어 넣어져 박막 트랜지스터가 구축되어 있고, 상기 콘택트 홀은 상기 층간 절연막, 상기 제 2 절연막 및 상기 제 1 절연막을 관통하도록 개공되어 있다.
이 형태에 의하면, 박막 트랜지스터의 성능은 SOI 기판상에 단결정 실리콘층을 반도체층으로 함으로써 향상되어 있다. 더욱이, 이러한 박막 트랜지스터의 상측에 있는 제 2 도전층으로 이루어지는 배선, 전극, 소자 등과, 박막 트랜지스터의 하방에 있는 제 1 도전층으로 이루어지는 배선, 전극, 소자 등은 결함이 거의 없는 콘택트 홀로 전기적으로 접속되어 있으며 전체적으로 장치 신뢰성도 높다.
이 형태에서는, 상기 제 1 도전층은 상기 기판상에 있어서의 상기 반도체층 중 적어도 상기 채널 영역에 대향하는 영역에 차광성의 도전막으로 형성될 수도 있다.
이와 같이 구성하면, 기판으로서 투명 기판을 이용한 경우, 동작시에 박막 트랜지스터의 채널 영역에 기판측으로부터 입사하는 빛을 차광성의 제 1 도전층에 의해 양호하게 차광할 수 있다. 이 때문에, 채널 영역에서의 광전 효과에 의한 광누설 전류의 발생을 방지함으로써, 박막 트랜지스터의 특성을 한층 더 향상시킬 수 있다.
또한, 이 경우 제 1 도전층을, 콘택트 홀을 거쳐 제 2 도전층으로 이루어지는 고정 전위 배선에 접속하면, 상기 차광 기능을 갖는 제 1 도전층의 전위 변동이 박막 트랜지스터에 악영향을 미치지 않기 때문에 유리하다.
본 발명의 기판 장치의 다른 형태로는, 상기 기판상에 화소 전극과, 상기 화소 전극과 상기 소스 영역 및 상기 드레인 영역의 한쪽을 중계접속하는 동시에 화소 전위측 용량 전극을 포함하는 중간 도전층과, 상기 화소 전위측 용량 전극에 유전체막을 거쳐 대향 배치된 고정 전위측 용량 전극을 포함하는 용량선을 더 구비하고 있고, 상기 화소 전위측 용량 전극 및 상기 고정 전위측 용량 전극으로부터 상기 화소 전극에 접속된 축적 용량이 구축되어 있다.
이 형태에 의하면, 화소 전극과 소스 영역 및 드레인 영역의 한쪽과의 사이는 중간 도전층에 의해 중계접속되어 있다. 이 때문에, 양자간의 층간 거리가 길어도 장거리의 콘택트 홀 등으로 양자 사이를 접속하는 기술적인 곤란성을 회피하면서, 양자 사이를 양호하게 전기적으로 접속할 수 있다. 또한, 이와 같이 중계접속하는 기능을 갖는 중간 도전층은 축적 용량의 화소 전위측 용량 전극으로도 기능한다. 따라서, 중계접속용의 도전층과 화소 전위측 용량 전극용의 도전층을 별개로 형성하는 경우에 비해, 적층 구조 및 제조 공정의 단순화를 도모할 수 있다.
이 형태에서는, 상기 중간 도전층 및 상기 용량선 중 한쪽은 상기 제 2 도전층과 동일 층으로 이루어질 수도 있다.
이와 같이 구성하면, 제 2 도전층과 동일 층을 이용하여, 기판상에 있어서의 적층 구조 및 제조 공정을 간략화할 수 있다.
이 축적 용량이 구축되어 있는 형태에서는, 상기 중간 도전층 및 상기 용량선 중 적어도 한쪽은 도전성의 차광막으로 이루어지고, 상기 기판상에 있어서 상기 채널 영역을 상측으로부터 덮는 부분을 포함하도록 구성할 수도 있다.
이와 같이 구성하면, 도전성의 차광막으로 이루어지는 중간 도전층과 용량선 중 적어도 한쪽에 의해 채널 영역을 상측으로부터 덮기 때문에, 상측으로부터의 입사광에 대하여 채널 영역을 차광할 수 있다. 이 때문에, 채널 영역에 있어서 입사광에 기인한 광전 효과에 의한 광누설 전류의 발생을 효과적으로 방지할 수 있다. 더욱이, 이와 같은 차광막을 별도로 형성하는 경우에 비해, 적층 구조 및 제조 공정의 단순화를 도모할 수 있다.
또한, 이와 같은 도전성의 차광막은, 예컨대 Ti, Cr, W, Ta, Mo 등의 고융점 금속 중 적어도 하나를 포함하는, 금속 단체, 합금, 금속 실리사이드, 폴리사이드, 이들을 적층한 것 등으로 형성하면 무방하다. 혹은, Al(알루미늄) 등의 다른 금속으로 형성할 수도 있다.
이 축적 용량이 구축되어 있는 형태로는, 상기 기판상에 상기 채널 영역에 게이트 절연막을 거쳐 형성된 게이트 전극에 접속된 주사선과, 상기 소스 영역 및 상기 드레인 영역의 다른 쪽에 접속된 데이터선과, 상기 데이터선과 상기 소스 영역 및 상기 드레인 영역의 다른 쪽을 중계접속하는 동시에 상기 제 2 도전층과 동일 층으로 이루어지는 다른 중간 도전층을 더 구비할 수도 있다.
이와 같이 구성하면, 데이터선과 소스 영역 및 드레인 영역 중의 다른 쪽과의 사이는 다른 중간 도전층에 의해 중계접속되어 있다. 이 때문에, 양자간의 층간 거리가 길어도, 장거리의 콘택트 홀 등으로 양자 사이를 접속하는 기술적인 곤란성을 회피하면서, 양자 사이를 양호하게 전기적으로 접속할 수 있다. 또한, 이에 따른 다른 중간 도전층으로서 제 2 도전층과 동일 층을 이용함으로써 기판상에 있어서의 적층 구조 및 제조 공정을 간략화할 수 있다.
이 경우 또한 상기 축적 용량은 평면적으로 보아 상기 주사선에 중첩되는 영역에도 적어도 부분적으로 설치될 수도 있다.
이와 같이 구성하면, 주사선에 중첩되는 영역에도 축적 용량을 장착할 수 있기 때문에, 각 화소에 있어서의 개구 영역을 좁히지 않고, 축적 용량을 증대시키는 것이 가능해진다.
혹은 이 경우 또한 상기 축적 용량은 평면적으로 보아 상기 데이터선에 중첩되는 영역에 적어도 부분적으로 설치될 수도 있다.
이와 같이 구성하면, 데이터선에 중첩되는 영역에도 축적 용량을 만들어 넣을 수 있기 때문에, 각 화소에 있어서의 개구 영역을 좁히지 않고, 축적 용량을 증대시키는 것이 가능해진다.
본 발명의 전기 광학 장치의 제조 방법은 상기 과제를 해결하기 위해서, 상술한 본 발명의 기판 장치의 제조 방법(단, 그 각종 형태도 포함함)을 포함하고, 상기 기판 장치와 대향 기판을 대향 배치한 상태로 접합하는 공정과, 상기 기판 장치 및 상기 대향 기판 양자 사이에 전기광학 물질을 봉입하는 공정을 더 포함한다.
본 발명의 전기 광학 장치의 제조 방법에 의하면, 상술한 본 발명의 기판 장치의 제조 방법을 포함하기 때문에, 접합 기술이나 SOI 기술을 이용한 액정 장치 등의 전기 광학 장치에 있어서의 장치 신뢰성 혹은 제조 양품률을 향상할 수 있다.
본 발명의 전기 광학 장치는 상기 과제를 해결하기 위해서, 상술한 본 발명의 기판 장치(단, 그 각종 형태도 포함함)와, 상기 기판 장치에 대향 배치된 대향기판과, 상기 대향 기판과 상기 기판 장치의 사이에 협지된 전기 광학 물질을 구비한다.
본 발명의 전기 광학 장치에 의하면, 상술한 본 발명의 기판 장치를 구비하기 때문에 장치 신뢰성을 향상시킬 수 있다.
본 발명의 전기 광학 장치의 일 형태로는, 상기 기판상에 있어서의 상기 전기 광학 물질이 배치된 화상 표시 영역의 주변에 위치하는 주변 영역에, 상기 제 1 도전층으로 이루어지는 제 1 배선 또는 전극과, 상기 제 2 도전층으로 이루어지는 제 2 배선 또는 전극을 구비하고 있고, 상기 콘택트 홀은 상기 주변 영역에 있어서 상기 제 1 배선 또는 전극과 상기 제 2 배선 또는 전극을 서로 접속한다.
이 형태에 의하면, 화상 표시 영역에서는 제 1 도전층 및 제 2 도전층을 이용하여 각종 배선이나 전극 혹은 박막 트랜지스터를 구성할 수 있고, 주변 영역에서는 제 1 도전층으로 이루어지는 제 1 배선 또는 전극과 제 2 도전층으로 이루어지는 제 2 배선 또는 전극을 콘택트 홀을 이용하여 양호하게 접속할 수 있다.
본 발명의 전기 광학 장치의 다른 형태로는, 상기 기판상에 있어서의 상기 전기 광학 물질이 배치된 화상 표시 영역의 주변에 위치하는 주변 영역에 만들어 넣어진 주변 회로를 더 구비하고 있고, 상기 주변 회로는 상기 제 1 도전층, 상기 제 2 도전층 및 상기 콘택트 홀을 포함하여 이루어진다.
이 형태에 의하면, 화상 표시 영역에서는, 제 1 도전층 및 제 2 도전층을 이용하여 각종 배선이나 전극 혹은 박막 트랜지스터를 구성할 수 있고, 주변 영역에서는, 제 1 도전층, 제 2 도전층 및 콘택트 홀을 이용하여 주변 회로를 구성할 수 있다.
본 발명의 전자 기기는 상술한 본 발명의 전기 광학 장치를 구비하여 구성되어 있기 때문에, 신뢰성이 높은, 예컨대 프로젝터, OA 기기에 내장되는 표시 장치, 휴대 전화의 표시 장치 등의 각종 전자 기기를 실현할 수 있다.
본 발명의 이와 같은 작용 및 다른 이점은 하기에 설명하는 실시예로부터 분명해진다.
도 1은 본 발명의 실시예인 기판 장치의 단면도,
도 2는 실시예의 기판 장치의 제조 방법의 공정도,
도 3은 실시예의 기판 장치의 제조 방법의 공정도,
도 4a는 본 실시예의 기판 장치에 있어서의 콘택트 홀 부분의 확대 단면도,
도 4b는 비교예의 기판 장치에 있어서의 콘택트 홀 부분의 확대 단면도,
도 5는 변형예의 기판 장치에 있어서의 콘택트 홀 부분의 확대 단면도,
도 6은 본 발명의 실시예의 전기 광학 장치에 있어서의 TFT 어레이 기판을 그 위에 형성된 각 구성 요소와 함께 대향 기판측에서 본 평면도,
도 7은 도 6의 H-H' 선을 따라 취한 단면도,
도 8은 본 발명의 실시예의 전기 광학 장치에 있어서의 화상 표시 영역을 구성하는 매트릭스 형상의 복수의 화소에 설치된 각종 소자, 배선 등의 등가 회로,
도 9는 실시예의 전기 광학 장치에 있어서의 데이터선, 주사선, 화소 전극등이 형성된 TFT 어레이 기판의 서로 인접하는 복수의 화소군의 평면도,
도 10은 도 9의 A-A' 선을 따라 취한 단면도,
도 11은 주변 영역에서의 기판 장치의 콘택트 홀 부근의 모양을 도시하는 단면도,
도 12는 주변 영역에서의 기판 장치의 제조 방법을 도 12에 대응하는 단면으로 도시하는 공정도,
도 13은 본 발명의 전자 기기의 실시예인 투사형 컬러 표시 장치의 일례인 컬러 액정 프로젝터를 도시하는 개략적인 단면도.
도면의 주요 부분에 대한 부호의 설명
1a : 반도체층 1a' : 채널 영역
1b : 저농도 소스 영역 1c : 저농도 드레인 영역
1d : 고농도 소스 영역 1e : 고농도 드레인 영역
2 : 절연막 3a : 주사선
6a : 데이터선 9a : 화소 전극
10 : 기판 11a : 하측 차광막
12 : 제 1 하지 절연막 13 : 제 2 하지 절연막
16 : 배향막 20 : 대향 기판
21 : 대향 전극 22 : 배향막
30 : TFT 50 : 액정층
70 : 축적 용량 81, 82, 83, 85, 282 : 콘택트 홀
200 : 기판 장치 201 : 접합 계면
204 : 인출 전극 220 : 분리선
230 : 플러그 250 : 균열
300 : 용량선 301 : 절연막
302 : 드레인 전극 303 : 소스 전극
400 : 반도체 기판
이하, 본 발명의 실시예를 도면에 근거하여 설명한다.
(기판 장치)
도 1은 본 발명의 실시예인 기판 장치의 단면도이다. 본 실시예의 기판 장치는, 예컨대 후술하는 전기 광학 장치를 구성하는 한 쌍의 기판 중 TFT 어레이 기판측을 구성하는 것이지만, 그 용도는 특별히 이에 한정되는 것은 아니다.
도 1에 있어서, 기판 장치(200)는 기판(10)상에 제 1 도전층의 일례인 하측 차광막(11a), 제 1 절연막의 일례인 제 1 하지(下地) 절연막(12), 제 2 절연막의 일례인 제 2 하지 절연막(13), 예컨대 후술하는 전기 광학 장치에 있어서의 화소 스위칭용 혹은 주변 회로용의 TFT(30)를 구성하는 단결정 실리콘층으로 이루어지는 반도체층(1a), TFT(30)를 구성하는 게이트 전극을 포함하는 주사선(3a), TFT(30)를 구성하는 게이트 절연막을 포함하는 절연막(2), 제 1 층간 절연막(41) 및 동일 도전층으로 이루어지는 TFT(30)의 소스 전극(303), 드레인 전극(302) 및 제 2 도전층의 일례를 구성하는 인출 전극(204)을 이 순서로 구비하여 구성되어 있다.
기판(10)은 유리 기판, 석영 기판, 실리콘 기판 등으로 이루어지고, 상기 기판 장치를 투과형으로 하는 경우에는 투명 기판으로 되고, 상기 기판 장치를 반사형으로 하는 경우에는 불투명 기판으로 된다.
하측 차광막(11a)은, 예컨대 Ti, Cr, W, Ta, Mo 등의 고융점 금속 중 적어도 하나를 포함하는 금속 단체, 합금, 금속 실리사이드, 폴리사이드, 이들을 적층한 것 등으로 이루어진다. 하측 차광막(11a)은 TFT(30)를 구성하는 반도체층(1a) 중 적어도 채널 영역(1a')을 도면의 하측으로부터 덮음으로써, 도면의 하측으로부터 TFT(30)를 향하는 복귀광을 차광한다.
제 1 하지 절연막(12)은 기판(10)의 전체면에 형성됨으로써, 기판(10)의 표면의 연마시에 있어서의 거칠기나, 세정 후에 남는 오물 등으로 TFT(30)의 특성의 열화를 방지하는 기능을 갖는다.
접합 계면(201)에 있어서, 제 1 하지 절연막(12)상에는 제 2 하지절연막(13)이 접합되어 있다.
TFT(30)는 LDD(Lightly Doped Drain) 구조를 갖고 있고, 주사선(3a)의 일부로 이루어지는 게이트 전극, 상기 주사선(3a)으로부터의 전계에 의해 채널이 형성되는 반도체층(1a)의 채널 영역(1a'), 주사선(3a)과 반도체층(1a)을 절연하는 게이트 절연막을 포함하는 절연막(2), 반도체층(1a)의 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c), 반도체층(1a)의 고농도 소스 영역(1d) 및 고농도 드레인영역(1e), 소스 전극(303) 및 드레인 전극(302)을 구비하여 구성되어 있다.
주사선(3a)상에는 고농도 소스 영역(1d)과 소스 전극(303)을 통하는 콘택트 홀(82), 고농도 드레인 영역(1e)과 드레인 전극(302)을 통하는 콘택트 홀(83) 및 하측 차광막(11a)과 인출 전극(204)을 통하는 콘택트 홀(282)이 각각 형성된 제 1 층간 절연막(41)이 형성되어 있다.
(기판 장치의 제조 방법)
다음으로, 이상과 같은 구성을 갖는 기판 장치의 제조 방법에 대하여 도 2 내지 도 5를 참조하여 설명한다. 여기서, 도 2 및 도 3은 도 1에 도시한 단면 부분에 있어서의 각 공정에서의 단면 구조를 순서에 따라 도시하는 공정도이다. 또한, 도 4a는 하측 차광막(11a)과 인출 전극(204)의 접속 부분을 확대하여 도시하는 확대 단면도이고, 도 4b는 비교예에 있어서의 동 부분의 확대 단면도이며, 도 5는 변형예에 있어서의 동 부분의 확대 단면도이다.
도 2의 공정(la)에서는, 우선 석영 기판, 하드 유리, 실리콘 기판 등의 기판(10)을 준비한다. 여기서, 바람직하게는 N2(질소) 등의 불활성 가스 분위기이며 또한 약 900 내지 1300℃의 고온으로 어닐링 처리하고, 후에 실시되는 고온 프로세스에 있어서 기판(10)에 발생하는 비틀림이 적어지도록 전처리해 둔다.
이어서, 이와 같이 처리된 기판(1O)의 전면(全面)에 Ti, Cr, W, Ta, Mo 등의 금속이나 금속 실리사이드 등의 금속 합금막을 스퍼터링에 의해 100 내지 500㎚ 정도의 막두께, 바람직하게는 약 200㎚의 막두께의 차광막을 형성한다. 그리고 포토리소그래피(photolithography) 및 에칭에 의해 소정 평면 형상을 갖는 하측 차광막(11a)을 형성한다.
계속해서, 하측 차광막(11a)상에, 예컨대 상압(常壓) 또는 감압 CVD법 등에 의해 TEOS(테트라·에틸·오르소·실리케이트) 가스, TEB(테트라·에틸·보트레이트) 가스, TMOP(테트라·메틸·옥시·포스레이트) 가스 등을 이용하여 NSG, PSG, BSG, BPSG 등의 실리케이트유리막, 질화실리콘막이나 산화실리콘막 등으로 이루어지는 제 1 하지 절연막(12')을 형성한다.
다음으로 공정(2a)에서는, 제 1 하지 절연막(12')에 대하여 CMP 처리를 하여 그 표면을 평탄화한다. 구체적으로는, 예컨대 연마 플레이트상에 고정된 연마 패드상에 실리카 입자를 포함한 액상의 슬러리(화학 연마액)를 흘리면서, 스핀들에 고정한 기판 표면[제 1 하지 절연막(12')측]을 회전 접촉시킴으로써, 제 1 하지 층간 절연막(12')의 표면을 연마한다. 그리고, 시간 관리에 의해 혹은 적당한 스토퍼층을 기판(10)상의 소정 위치에 형성해 둠으로써, 연마 처리를 정지한다. 이 결과, 막두께가 약 500 내지 1500㎚인 동시에 표면이 평탄화된 제 1 하지 절연막(12)이 완성된다.
한편, 상기 공정(1a, 2a)과는 별도로 공정(1b)에서는 반도체 기판(400)을 준비한다. 보다 구체적으로는, TFT(30)를 P채널형으로 하는 경우에는 N형의 반도체 기판(400)을 준비하고, TFT(30)를 N채널형으로 하는 경우에는 P형의 반도체 기판(400)을 준비한다. 또한, V족 원소나 Ⅲ족 원소의 도펀트를 이용한 도프는 잉곳(ingot)의 단계에서 실행할 수도 있지만, 웨이퍼의 단계에서 실행할 수도 있으며, 또한 반도체층(1)이 기판(10)상에 이동된 후에 실행할 수도 있다.
이어서, 반도체 기판(400)에 대하여, 예컨대 약 900 내지 1300℃의 고온에 의한 열처리를 실시하고, 그 표면에 열산화막인 제 2 하지 절연막(13)을 형성한다.
다음으로 공정(2b)에서는 이와 같이 반도체 기판(400)상에 형성된 제 2 하지 절연막(13)에 대하여 수소 이온을 주입한다. 이 수소 이온 주입량에 의해, 후의 분리 공정에 있어서 분리선(220)으로 분리되는 반도체층(1)의 층두께를 제어할 수 있지만, 구체적인 주입량에 대해서는 실험적, 경험적 또는 이론적으로 혹은 시뮬레이션에 의해 개별 구체적으로 설정한다.
다음으로 공정(3)에서는 공정(2a)에서 형성된 제 1 하지 절연막(12)의 표면에 공정(2b)에서 형성된 제 2 하지 절연막(13)의 표면이 밀착하도록, 도 2의 공정(2b)에 도시한 반도체 기판(400)의 상하를 역전시켜서 양기판을 대향 배치시킨다. 이 상태에서, 예컨대 600℃ 정도의 열처리를 실시함으로써, 제 1 하지 절연막(12)과 제 2 하지 절연막(13)을 접합 계면(201)에서 서로 접착시킨다.
다음으로 공정(4)에서는 양 기판의 분리를 실행한다. 여기서는 공정(2b)에 있어서의 수소 이온 주입량에 따른 층두께의 반도체층(1)을 그 열산화막인 제 2 하지 절연막(13)과 함께 분리선(220)으로 반도체 기판(400)으로부터 분리한다. 또한, 기판(1O)상으로 이동된 반도체층(1a)에 대하여 접촉식 연마에 의해 표면 처리를 실행한다. 이로써, 예컨대 약 50 내지 200㎚의 층두께의 반도체층(1)이 형성된다. 또한, 반도체층(1)이 분리된 반도체 기판(400')에 대해서는 재활용으로 회수된다.
다음으로 공정(5)에서는, 제 1 하지 절연막(12)상에 접합 계면(201)에서 접합된 제 2 하지 절연막(13)상에 반도체층(1)에 대한 포토리소그래피 및 에칭에 의해 소정 패턴을 갖는 반도체층(1a)을 형성한다. 즉, SOI 구조를 갖는 반도체층(1a)을 형성한다.
다음으로 도 3의 공정(6)에서는, 반도체층(1a)을 약 900 내지 1300℃의 온도, 바람직하게는 약 1000℃의 온도에 의해 열산화하여 하층 게이트 절연막을 형성하고, 계속하여 감압 CVD법 등에 의해 혹은 양자를 계속하여 실행함으로써 상층 게이트 절연막을 형성한다. 이로써, 다층의 고온 산화 실리콘막(HTO막)이나 질화 실리콘막으로 이루어지는(게이트 절연막을 포함함) 절연막(2)을 형성한다. 이 결과, 반도체층(1a)은 약 30 내지 150㎚의 두께, 바람직하게는 약 35 내지 50㎚의 두께로 되고, 절연막(2)의 두께는 약 20 내지 150㎚의 두께, 바람직하게는 약 30 내지 100㎚의 두께로 된다.
이어서, TFT(30)의 임계(threshold) 전압(Vth)을 제어하기 위해서, 반도체층(1a) 중 N채널 영역 혹은 P채널 영역에 붕소 등의 도펀트를 미리 설정된 소정량만큼 이온 주입 등에 의해 도핑한다.
계속해서, 감압 CVD법 등에 의해 폴리실리콘막을 퇴적하고, 또한 인(P)을 열확산하여 이 폴리실리콘막을 도전화한다. 또는, P 이온으로 이 폴리실리콘막의 성막과 동시에 도입한 도핑된 실리콘막을 이용할 수도 있다. 이 폴리실리콘막의 막두께는 약 100 내지 500㎚의 두께, 바람직하게는 약 350㎚ 정도이다. 그리고, 포토리소그래피 및 에칭에 의해, TFT(30)의 게이트 전극부를 포함하여 소정 패턴의 주사선(3a)을 형성한다.
예컨대, TFT(30)를 LDD 구조를 갖는 N채널형의 TFT로 하는 경우, 반도체층(1a)에 우선 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)을 형성하기 위해서, 주사선(3a)(게이트 전극)을 마스크로 하고, P 등의 V족 원소의 도펀트를 저농도로(예컨대, P 이온을 1 내지 3 ×1O13/㎠의 도스량으로) 도핑한다. 이로써 주사선(3a) 아래의 반도체층(1a)은 채널 영역(1a')으로 된다. 또한, 화소 스위칭용 TFT(30)를 구성하는 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e)을 형성하기 위해서, 주사선(3a)보다도 폭이 넓은 평면 패턴을 갖는 레지스트층을 주사선(3a)상에 형성한다. 그 후, P 등의 V족 원소의 도펀트를 고농도로(예컨대, P 이온을 1 내지 3×1O15/㎠의 도스량으로) 도핑한다. 또한, 예컨대, 저농도의 도핑을 하지 않고 오프셋 구조의 TFT로 할 수도 있고, 주사선(3a)을 마스크로 하고 P 이온, B 이온 등을 이용한 이온 주입 기술에 의해 셀프얼라인형(self-align type)의 TFT로 할 수도 있다. 이 불순물의 도핑에 의해 주사선(3a)은 더 저저항화된다.
이어서, 주사선(3a)상에 예컨대, 상압 또는 감압 CVD법 등에 의해 TEOS 가스, TEB 가스, TMOP 가스 등을 이용하여, NSG, PSG, BSG, BPSG 등의 실리케이트유리막, 질화실리콘막이나 산화실리콘막 등으로 이루어지는 제 1 층간 절연막(41)을 형성한다. 이 제 1 층간 절연막(12)의 막두께는, 예컨대 약 500 내지 2000㎚ 정도로 한다. 여기서 바람직하게는 800℃ 정도의 고온으로 어닐링 처리하여, 층간 절연막(41)의 막질(膜質)을 향상시켜 둔다.
다음으로 공정(7)에서는, 제 1 층간 절연막(41)에 대한 반응성 이온 에칭, 반응성 이온 빔 에칭 등의 건식 에칭에 의해, 콘택트 홀(82, 83, 282)을 동시에 개공한다.
계속해서, 감압 CVD법 등에 의해 폴리실리콘막을 퇴적하고, 또한 인(P)을 열확산하여 이 폴리실리콘막을 도전화한다. 또는, P 이온을 이 폴리실리콘막의 성막과 동시에 도입한 도핑된 실리콘막을 이용할 수도 있다. 이 폴리실리콘막의 막두께는 약 100 내지 500㎚의 두께, 바람직하게는 약 150㎚ 정도이다. 그리고, 포토리소그래피 및 에칭에 의해, 도 1에 도시한 바와 같이, 소스 전극(303), 드레인 전극(302) 및 인출 전극(204)을 형성한다. 본 실시예에서는 특히, 접합 계면(201)을 사이에 개재하여 적층 형성된 인출 전극(204)과 하측 차광막(11a)을 기판면에 수직으로 연장되는 콘택트 홀(282)을 거쳐 전기적으로 접속할 수 있다.
이상 설명한 제조 공정에 의해, 전술한 제 1 실시예의 전기 광학 장치를 제조할 수 있다.
본 실시예에서는 특히, 도 3의 공정(7)에 있어서, 콘택트 홀(282)을 건식 에칭에 의해 접합 계면(201)을 관통하여 개공한다. 즉, 적어도 접합 계면(201)에 에칭제가 도달하기 이전부터 건식 에칭에 의해 상기 에칭 공정을 실행한다. 따라서, 습식 에칭과 같이 에칭액이 접합 계면(201)에 침입하는 일은 없다.
이 결과, 도 4a에 확대하여 도시하는 바와 같이, 콘택트 홀(282)에서의 접합 계면(201)을 관통하는 부분에 균열 혹은 박리가 발생하거나, 접합 계면(201)의 간극이 기판면을 따라 불규칙하게 확장되거나 하는 일은 거의 없어진다.
이에 대하여, 콘택트 홀(282)을 습식 에칭으로 개공시킨 비교예를 도시한 도 4b의 경우에는 콘택트 홀(282)에 있어서의 접합 계면(201)을 관통하는 부분에 균열(250)이 발생하는 것이다.
이와 같이 본 실시예에 의하면, 콘택트 홀(282)에 의해 신뢰성이 높은 전기적인 접속이 가능해지고, 또한 콘택트 홀(282) 부근에 위치하는 다른 배선, 소자 등에 있어서도 신뢰성이 높은 전기적인 접속 혹은 절연이 가능해진다.
이상의 결과, 후술하는 액정 장치 등의 전기 광학 장치용 등, 특히 접합 기술 및 SOI 기술을 이용하면서 비교적 복잡한 적층 구조를 갖는 기판 장치가 요구되는 용도로, 본 실시예에 있어서의 기판 장치(200)를 응용하면, 콘택트 홀(282)에 있어서의 접합 계면(201)을 관통하는 부분에서의 결함을 저감할 수 있기 때문에, 최종적으로는 전기 광학 장치 전체의 장치 신뢰성 혹은 제조 양품률을 현저하게 향상시킬 수 있다.
또한, 도 3의 공정(7)에서는, 콘택트 홀(282)을 개공하기 위해서 단지 건식 에칭을 이용하는 것으로 했지만, 에칭 시간의 제어 등에 의해 접합 계면(201)보다도 얕은 소정 심도까지는 에칭액을 이용하여 습식 에칭을 실행할 수도 있다. 그리고, 그 후는 건식 에칭을 실행하여 접합 계면(201)을 관통하여, 하측 차광막(11a)까지 에칭을 계속하면, 이 경우에도 에칭액이 접합 계면(201)에 침입하는 일은 없다.
또한 상술한 실시예에서는, 콘택트 홀(282)내에도 인출 전극(204)을 구성하는 도전층을 형성했지만, 도 5에 도시하는 변형예와 같이 콘택트 홀(282) 개공 후에 콘택트 홀(282)내에, 예컨대 Cr, Mo 등의 고융점 금속으로 이루어지는 도전성의 플러그(230)를 형성하고 그 후에 인출 전극(204')을 형성하는 것도 가능하다.
다음으로 이상과 같이 구성된 기판 장치를 구비하여 이루어지는 본 발명의 전기 광학 장치에 따른 실시예를 도면에 근거하여 설명한다. 이하의 실시예는 본 발명의 전기 광학 장치를 액정 장치에 적용한 것이다.
(전기 광학 장치의 전체 구성)
우선, 본 발명의 실시예에 있어서의 전기 광학 장치의 전체 구성에 대해서, 도 6 및 도 7을 참조하여 설명한다. 여기서는 전기 광학 장치의 일례인 구동 회로 내장형의 TFT 액티브 매트릭스 구동 방식의 액정 장치를 예로 든다. 도 6은 TFT 어레이 기판을 그 위에 형성된 각 구성요소와 함께 대향 기판측에서 본 평면도이고, 도 7은 도 6의 H-H' 선을 따라 취한 단면도이다.
도 6 및 도 7에 있어서, 본 실시예에 따른 전기 광학 장치에서는, 도 1에 도시한 기판 장치를 구성하는 기판(10)과 대향 기판(20)이 대향 배치되어 있다.
기판(10)과 대향 기판(20)의 사이에 액정층(50)이 봉입되어 있고, 기판(10)과 대향 기판(20)은 화상 표시 영역(10a)의 주위에 위치한 밀봉 영역에 설치된 밀봉재(52)에 의해 서로 접착되어 있다. 밀봉재(52)는 양 기판을 접합하기 위해서, 예컨대 열경화 수지, 열 및 광경화 수지, 광경화 수지, 자외선경화 수지 등으로 이루어지고, 제조 공정에 있어서 기판(10)상에 도포된 후, 가열, 가열 및 광조사(光照射), 광조사, 자외선조사 등에 의해 경화된 것이다.
이와 같은 밀봉재(52) 중에는 양 기판 사이의 간격(기판 사이 갭)을 소정 값으로 하기 위한 유리 섬유 혹은 유리 비드 등의 갭재가 혼합되어 있다. 즉, 본 실시예의 전기 광학 장치는 프로젝터의 라이트 밸브(light valve)용으로서 소형으로 확대 표시를 하는 데 적합하다. 단, 상기 전기 광학 장치가 액정 모니터나 액정 텔레비전과 같이 대형으로 등배 표시를 하는 액정 장치이면, 이와 같은 갭재는 액정층(50) 중에 포함될 수도 있다.
대향 기판(20)의 4개의 구석에는 상하 도통재(106)가 설치되어 있고, 기판(10)에 설치된 상하 도통 단자와 대향 기판(20)에 설치된 대향 전극(21)의 사이에 전기적인 도통을 취한다.
도 6 및 도 7에 있어서, 밀봉재(52)가 배치된 밀봉 영역의 내측에 병행하여, 화상 표시 영역(10a)을 규정하는 차광성의 사각테두리(53)가 대향 기판(20)측에 설치되어 있다. 사각테두리(53)는 기판(10)측에 설치할 수도 있다는 것은 말할 필요도 없다. 화상 표시 영역의 주변으로 확장되는 주변 영역 중, 밀봉재(52)가 배치된 밀봉 영역의 외측 부분에는 데이터선 구동 회로(101) 및 외부 회로 접속 단자(102)가 기판(10)의 한 변을 따라 설치되어 있고, 주사선 구동 회로(104)가 이 한 변에 인접하는 두 변을 따라 설치되어 있다. 또한 기판(10)의 남은 한 변에는 화상 표시 영역(10a)의 양측에 설치된 주사선 구동 회로(104) 사이를 연결하기 위한 복수의 배선(105)이 설치되어 있다.
도 7에 있어서, 기판(10)상에는 화소 스위칭용의 TFT나 주사선, 데이터선 등의 배선이 형성된 후의 화소 전극(9a)상에 배향막이 형성되어 있다. 한편, 대향 기판(20)상에는 대향 전극(21) 외에, 최상층 부분에 배향막이 형성되어 있다. 또한, 액정측(50)은, 예컨대 한 종류 또는 수 종류의 네마틱(nematic) 액정을 혼합한 액정으로 구성되고, 이들 한 쌍의 배향막 사이에서 소정의 배향 상태를 취한다.
본 실시예에서는 사각테두리(53) 아래에 있는 기판(10)상의 영역에, 샘플링 회로(118)가 설치되어 있다. 샘플링 회로(118)는 화상 신호선상의 화상 신호를 데이터선 구동 회로(101)로부터 공급되는 샘플링 회로 구동 신호에 따라 샘플링하여 데이터선에 공급하도록 구성되어 있다.
(전기 광학 장치의 회로 구성 및 동작)
다음으로 이상과 같이 구성된 전기 광학 장치에 있어서의 회로 구성 및 동작에 대해서 도 8을 참조하여 설명한다. 도 8은 전기 광학 장치의 화상 표시 영역을 구성하는 매트릭스 형상으로 형성된 복수의 화소에 있어서의 각종 소자, 배선 등의 등가 회로와 주변 회로를 도시하는 블록도이다.
도 8에 있어서, 본 실시예에 있어서의 전기 광학 장치의 화상 표시 영역을 구성하는 매트릭스 형상으로 형성된 복수의 화소에는 각각 화소 전극(9a)과 상기 화소 전극(9a)을 스위칭 제어하기 위한 TFT(30)가 형성되어 있고, 화상 신호가 공급되는 데이터선(6a)이 상기 TFT(30)의 소스 전극에 전기적으로 접속되어 있다.
화상 표시 영역(10a)의 외부인 주변 영역에는 데이터선(6a)의 일단(도 6의 하단)이 샘플링 회로(118)의 예컨대 TFT로 이루어지는 각 스위칭 소자의 드레인에접속되어 있다. 한편, 화상 신호선(115)은 인출 배선(116)을 거쳐 샘플링 회로(118)의 TFT의 소스에 접속되어 있다. 데이터선 구동 회로(101)에 접속된 샘플링 회로 구동 신호선(114)은 샘플링 회로(118)의 TFT의 게이트에 접속되어 있다. 그리고, 화상 신호선(115)상의 화상 신호(S1, S2, …, Sn)는 데이터선 구동 회로(101)로부터 샘플링 회로 구동 신호선(114)을 거쳐 샘플링 회로 구동 신호가 공급됨에 따라, 샘플링 회로(118)에 의해 샘플링되어 각 데이터선(6a)에 공급되도록 구성되어 있다.
이와 같이 데이터선(6a)에 입력한 화상 신호(S1, S2, …, Sn)는 이 순서로 선 순서로 공급해도 무방하고, 서로 인접하는 복수의 데이터선(6a) 끼리에 대하여 그룹마다 공급하도록 할 수도 있다.
또한, 화소 스위칭용의 TFT(30)의 게이트에 주사선(3a)이 전기적으로 접속되어 있고, 소정의 타이밍으로 주사선(3a)에 펄스적으로 주사 신호(G1, G2, …, Gm)를 주사선 구동 회로(104)에 의해 이 순서로 선 순서로 인가하도록 구성되어 있다. 화소 전극(9a)은 TFT(30)의 드레인에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(30)를 일정 기간만 그 스위치를 밀폐함으로써, 데이터선(6a)으로부터 공급되는 화상 신호(S1, S2, …, Sn)를 소정의 타이밍으로 입력한다. 화소 전극(9a)을 거쳐 전기 광학 물질의 일례인 액정에 입력한 소정 레벨의 화상 신호(S1, S2, …, Sn)는 대향 기판에 형성된 대향 전극(21)의 사이에 일정 기간 유지된다. 액정은 인가되는 전위 레벨에 의해 분자 집합의 배향이나 질서가 변화함으로써, 빛을 변조하여 계조(階調) 표시를 가능하게 한다. 정상 백색 모드이면 각 화소의 단위로 인가된전압에 따라 입사광에 대한 투과율이 감소하고, 정상 흑색 모드이면 각 화소의 단위로 인가된 전압에 따라 입사광에 대한 투과율이 증가되어, 전체적으로 전기 광학 장치로부터는 화상 신호에 따른 콘트라스트(contrast)를 갖는 빛이 출사된다. 여기서, 유지된 화상 신호가 누설하는 것을 방지하기 위해서, 화소 전극(9a)과 대향 전극(21)의 사이에 형성되는 액정 용량과 병렬로 축적 용량(70)을 부가한다. 축적 용량(70)은 후술하는 화소 스위칭용의 TFT(30)의 고농도 드레인 영역(1e)과 정전위의 용량선(300)의 사이에 유전체막(301)을 거쳐 형성된다.
또한, 기판(10)상에는 이들 데이터선 구동 회로(101), 주사선 구동 회로(104), 샘플링 회로(118) 등에 부가하여, 복수의 데이터선(6a)에 소정 전압 레벨의 프리차지(precharge) 신호를 화상 신호에 선행하여 각각 공급하는 프리차지 회로, 제조 도중이나 출하시의 상기 전기 광학 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등을 형성할 수도 있다.
그리고, 도 1에 도시한 기판 장치(200)내에 형성된 SOI 구조를 갖는 TFT(30)와 동일 구조를 갖는 TFT는 이와 같이 구성된 전기 광학 장치에 있어서의 화소 스위칭용의 TFT의 외에, 상술한 각종 주변 회로를 구성하는 TFT로서 이용하는 것도 가능하다. 또한, 도 1에 도시한 기판 장치(200)에 있어서의 제 1 차광막(11a)과 인출 전극(204)을 접속하는 콘택트 홀(282)은, 예컨대 기판(10)상에 있어서의 주변 회로의 형성된 주변 영역으로 개공되어, 주변 회로용의 정전위원과 접속된다. 정전위원으로는 주사선 구동 회로나 데이터선 구동 회로에 공급되는 정전원이나 부전원의 정전위원이어도 무방하고, 대향 기판에 공급되는 정전위이어도 무방하다. 이와 같이 구성함으로써, 각 화소의 TFT(30)에 대하여 하측 차광막(11a)의 전위 변동이 악영향을 미치는 사태를 미연에 방지할 수 있다.
(전기 광학 장치의 화소부에서의 구성)
본 실시예에 있어서의 전기 광학 장치의 화소부에서의 구성에 대해서, 도 9 및 도 10을 참조하여 설명한다. 도 9는 데이터선, 주사선, 화소 전극 등이 형성된 전기 광학 장치의 서로 인접하는 복수의 화소군의 평면도이고, 도 10은 도 9의 A-A' 선을 따라 취한 단면도이다. 또한, 도 10에 있어서는 각 층이나 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 위해서, 각 층이나 각 부재마다 축척을 다르게 한다.
도 9에 있어서, 전기 광학 장치의 기판(10)상에는 매트릭스 형상으로 복수의 투명한 화소 전극(9a)[점선부(9a')에 의해 윤곽이 도시되어 있음]이 설치되어 있고, 화소 전극(9a)의 종횡의 경계를 따라 각각 데이터선(6a), 주사선(3a)이 설치되어 있다.
또한, 반도체층(1a) 중 도면에서 사선 영역으로 도시한 채널 영역(1a')에 대향하도록 주사선(3a)이 배치되어 있고, 주사선(3a)은 게이트 전극으로서 기능한다. 이와 같이, 주사선(3a)과 데이터선(6a)이 교차하는 곳에는 각각 채널 영역(1a')에 주사선(3a)이 게이트 전극으로서 대향 배치된 화소 스위칭용의 TFT(30)가 설치되어 있다.
본 실시예에서는 용량선(300)이 도면에 굵은 선으로 도시한 바와 같이 주사선(3a)의 형성 영역에 중첩하여 형성되어 있다. 보다 구체적으로 용량선(300)은 주사선(3a)을 따라 연장되는 본선부와, 도 7에서 데이터선(6a)과 교차하는 각각의 부분으로부터 데이터선(6a)을 따라 상측으로 각각 돌출한 돌출부와, 콘택트 홀(84)에 대응하는 부분이 조금 잘록한 잘록부를 구비하고 있다.
도 9 및 도 10에 도시하는 바와 같이, 고농도 드레인 영역(1e)에는 화소 전극(9a)이 콘택트 홀(83, 85)을 거쳐 중계접속용의 도전층으로도 기능하는 드레인 전극(302)에 의해 중계접속되어 있다. 고농도 소스 영역(1d)에는 데이터선(6a)이 콘택트 홀(81, 82)을 거쳐 중계접속용의 도전층으로도 기능하는 소스 전극(303)에 의해 중계접속되어 있다.
드레인 전극(302)의 일부로 이루어지는 화소 전위측 용량 전극상에는 유전체막(301)을 거쳐 고정 전위측 용량 전극을 포함하는 용량선(300)이 형성되어 있다. 용량선(300)은, 예컨대 Ti, Cr, W, Ta, Mo 등의 고융점 금속 중 적어도 하나를 포함하는 금속 단체, 합금, 금속 실리사이드, 폴리사이드, 이들을 적층한 것 등으로 이루어진다. 본 실시예에서는 이와 같이 드레인 전극(302)의 일부와 용량선(300)의 일부가 유전체막(301)을 거쳐 대향 배치됨으로써, 축적 용량(70)이 구축되어 있다.
용량선(300)상에는 소스 전극(303)과 데이터선(6a)을 통과하는 콘택트 홀(81) 및 드레인 전극(302)과 화소 전극(9a)을 통과하는 콘택트 홀(85)이 각각 형성된 제 2 층간 절연막(42)이 형성되어 있다. 제 2 층간 절연막(42)은 예컨대 실리케이트유리막, 질화실리콘막, 산화실리콘막 등으로 형성되고, 그 막두께는 예컨대 약 500 내지 2000㎚ 정도로 한다.
제 2 층간 절연막(42)상에는 데이터선(6a)이 형성되어 있고, 이들의 위에는 또한 드레인 전극(302)으로의 콘택트 홀(85)이 형성된 제 3 층간 절연막(43)이 형성되어 있다. 이러한 데이터선(6a)은 예컨대, 스퍼터링, 포토리소그래피, 에칭 등에 의해 소정 패턴을 갖도록 Al(알루미늄) 등의 저저항 금속막으로 형성되고, 그 막두께는 배선 폭에 따라 필요한 도전성을 얻을수 있도록, 예컨대 수백 ㎚ 정도로 된다. 한편, 제 3 층간 절연막(43)은 예컨대 실리케이트유리막, 질화실리콘막, 산화실리콘막 등으로 형성되고, 그 막두께는 예컨대 약 500 내지 2000㎚ 정도로 한다.
화소 전극(9a)은 이와 같이 구성된 제 3 층간 절연막(7)의 표면에 설치되어 있다. 화소 전극(9a)은 예컨대 스퍼터링, 포토리소그래피, 에칭 등에 의해 ITO(Indium Tin 0xide) 막 등의 투명 도전성막으로 형성한다. 또한, 후술하는 전기 광학 장치와 같이 러빙(rubbing) 처리가 실시된 배향막을 형성할 수도 있다.
데이터선(6a)은 소스 전극(303)을 중계함으로써, 콘택트 홀(81) 및 콘택트 홀(82)을 거쳐 반도체층(1a) 중 고농도 소스 영역(1d)에 전기적으로 접속되어 있다. 한편, 화소 전극(9a)은 소스 전극(303)과 동일막으로 이루어지는 드레인 전극(302)을 중계층으로서 이용하여 중계함으로써, 콘택트 홀(83, 85)을 거쳐 반도체층(1a) 중 고농도 드레인 영역(1e)에 전기적으로 접속되어 있다.
이와 같이 드레인 전극(302)을 중계층으로서 이용함으로써, 화소 전극(9a)과 TFT(30)를 구성하는 반도체층(1a)의 사이의 층간 거리가 예컨대 1000㎚ 정도로 길더라도, 양자 사이를 하나의 콘택트 홀로 접속하는 기술적 곤란성을 회피하면서 비교적 소직경의 2개의 직렬 콘택트 홀(83, 84)로 양자 사이를 양호하게 접속할 수 있고, 화소 개구율을 높이는 것이 가능해진다. 특히 이러한 중계층을 이용하면, 콘택트 홀 개공시에 있어서의 에칭의 관통 방지에도 도움이 된다. 마찬가지로 소스 전극(303)을 이용함으로써, 데이터선(6a)과 TFT(30)를 구성하는 반도체층(1a) 사이의 층간 거리가 길더라도 양자 사이를 하나의 콘택트 홀로 접속하는 기술적 곤란성을 회피하면서 비교적 소직경의 2개의 직렬 콘택트 홀(81, 82)로 양자 사이를 양호하게 접속할 수 있다.
도 9 및 도 10에 도시하는 바와 같이, 드레인 전극(302)과 용량선(300)이 유전체막(301)을 거쳐 대향 배치됨으로써, 평면적으로 보아 주사선(3a)에 중첩되는 영역 및 데이터선(6a)에 중첩되는 영역에 축적 용량(70)이 구축되어 있다.
즉, 용량선(300)은 주사선(3a)을 덮도록 연장되는 동시에, 데이터선(6a)의 영역 아래에서 드레인 전극(302)을 덮도록 돌출하는 돌출부를 갖고 빗살 형상으로 형성되어 있다. 드레인 전극(302)은 주사선(3a)과 데이터선(6a)의 교차부 중, 한쪽이 데이터선(6a)의 영역하에 있는 용량선(300)의 돌출부를 따라 연장되고, 다른 쪽이 주사선(3a)의 영역상에 있는 용량선(300)을 따라 인접하는 데이터선(6a) 근방까지 연장되는 L자 형상의 섬형상 용량 전극을 형성하고 있다. 그리고, 유전체막(301)을 거쳐 용량선(300)에 L자 형상의 드레인 전극(302)이 중첩되는 영역에 축적 용량(70)이 형성된다.
축적 용량(70)의 한쪽 용량 전극을 포함하는 드레인 전극(302)은 콘택트홀(85)로 화소 전극(9a)과 접속되어 있고 또한 콘택트 홀(83)로 고농도 드레인 영역(1e)과 접속되어 있으며 화소 전극 전위로 된다.
축적 용량(70)의 다른 쪽 용량 전극을 포함하는 용량선(300)은 화소 전극(9a)이 배치된 화상 표시 영역으로부터 그 주위로 연장되고, 정전위원과 전기적으로 접속되어 고정 전위로 된다. 정전위원으로는 TFT(30)를 구동하기 위한 주사 신호를 주사선(3a)에 공급하기 위한 주사선 구동 회로나 화상 신호를 데이터선(6a)에 공급하는 샘플링 회로를 제어하는 데이터선 구동 회로에 공급되는 정전원이나 부전원의 정전위원이어도 무방하고, 대향 기판에 공급되는 정전위이어도 상관없다.
축적 용량(70)의 유전체막(301)은, 예컨대 막두께 5 내지 200㎚ 정도의 비교적 얇은 HTO막(고온산화막), LTO막(저온산화막) 등의 산화실리콘막 혹은 질화실리콘막 등으로 구성된다. 유전체막(301)은 드레인 전극(302)의 표면을 산화함으로써 얻은 열산화막이어도 무방하다. 축적 용량(70)을 증대시키는 관점에서는, 막두께의 신뢰성을 충분히 얻을 수 있는 한도에서 유전체막(301)은 얇을수록 적합하다.
도 10에 도시하는 바와 같이, 전기 광학 장치는 전기 광학 기판 장치(200)와, 이에 대향 배치되는 투명한 대향 기판(20)을 구비하고 있다. 대향 기판(20)은, 예컨대 유리 기판이나 석영 기판으로 이루어진다. 기판(10)에는 화소 전극(9a)이 설치되어 있고, 그 상측에는 러빙 처리 등의 소정의 배향 처리가 실시된 배향막(16)이 설치되어 있다. 또한 배향막(16)은 예컨대, 폴리이미드막 등의 유기막으로 구성된다.
한편, 대향 기판(20)에는 그 전면(全面)에 걸쳐 대향 전극(21)이 설치되어 있고, 그 하측에는 러빙 처리 등의 소정의 배향 처리가 실시된 배향막(22)이 설치되어 있다. 대향 전극(21)은 예컨대, ITO막 등의 투명 도전성막으로 이루어진다. 또한 배향막(22)은 폴리이미드막 등의 유기막으로 구성된다.
기판(10)에는 각 화소 전극(9a)에 인접하는 위치에, 각 화소 전극(9a)을 스위칭 제어하는 화소 스위칭용의 TFT(30)가 설치되어 있다.
대향 기판(20)에는 차광막을 더 설치할 수도 있다. 이러한 구성을 채용함으로써 대향 기판(20)측으로부터 입사광이 TFT(30)의 반도체층(1a)의 채널 영역(1a')이나 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)에 침입하는 것을 억제할 수 있다. 또한, 대향 기판상의 차광막은 입사광이 조사되는 면을 고반사 막으로 형성함으로써, 전기 광학 장치의 온도 상승을 방지하는 기능을 한다.
또한, 본 실시예에서는 Al막 등으로 이루어지는 차광성의 데이터선(6a)으로 각 화소의 차광 영역 중 데이터선(6a)에 따른 부분을 차광할 수도 있고, 용량선(300)을 차광성 막으로 형성함으로써 채널 영역(1a') 등을 차광할 수 있다.
이와 같이 구성되어, 화소 전극(9a)과 대향 전극(21)이 대면하도록 배치된 기판(10)과 대향 기판(20)의 사이에는 밀봉재에 의해 둘러싸인 공간에 전기 광학 물질의 일례인 액정이 봉입되어 액정층(50)이 형성된다. 액정층(50)은 화소 전극(9a)으로부터의 전계가 인가되어 있지 않은 상태에서 배향막(16, 22)에 의해 소정의 배향 상태를 취한다.
이상 설명한 실시예에서는, 다수의 도전층을 적층함으로써 데이터선(6a)이나주사선(3a)을 따른 영역에 단차가 발생하지만, 제 1 층간 절연막(41), 제 2 층간 절연막(42)에 홈을 내고, 데이터선(6a) 등의 배선이나 TFT(30) 등을 매설함으로써 평탄화 처리를 실행할 수도 있고, 제 3 층간 절연막(43)이나 제 2 층간 절연막(42)의 표면의 단차를 CMP 처리 등으로 연마함으로써, 혹은 유기 SOG를 이용하여 평평하게 형성함으로써 상기 평탄화 처리를 실행할 수도 있다.
또한 이상 설명한 실시예에서는, 화소 스위칭용 TFT(30)는 바람직하게는 도 10에 도시한 바와 같이 LDD 구조를 갖지만, 저농도 소스 영역(1b) 및 저농도 드레인 영역(1c)에 불순물의 주입을 실행하지 않는 오프셋 구조를 가질 수 있고, 주사선(3a)의 일부로 이루어지는 게이트 전극을 마스크로서 고농도로 불순물을 주입하여, 자기 정합적으로 고농도 소스 및 드레인 영역을 형성하는 셀프얼라인형의 TFT일수도 있다. 또한 본 실시예에서는 화소 스위칭용 TFT(30)의 게이트 전극을 고농도 소스 영역(1d) 및 고농도 드레인 영역(1e) 사이에 1개만 배치한 싱글(single) 게이트 구조로 했지만, 이들 사이에 2개 이상의 게이트 전극을 배치할 수도 있다. 이와 같이 듀얼(dual) 게이트 혹은 트리플(triple) 게이트 이상으로 TFT를 구성하면, 채널과 소스 및 드레인 영역과의 접합부의 누설 전류를 방지할 수 있고, 오프(off)시의 전류를 저감할 수 있다. 그리고, 주변 회로를 구성하는 TFT에 대해서도 마찬가지로 각종의 TFT로 구축 가능하다.
이상 도 1 내지 도 10을 참조하여 설명한 각 실시예에서는, 데이터선 구동 회로(101) 및 주사선 구동 회로(104)를 TFT 어레이 기판(10)상에 설치하는 대신에, 예컨대 TAB(Tape Automated bonding) 기판상에 설치된 구동용 LSI에 기판(10)의 주변부에 설치된 이방성 도전 필름을 거쳐 전기적 및 기계적으로 접속할 수도 있다. 또한, 대향 기판(20)의 투사광이 입사하는 측 및 기판(1O)의 출사광이 출사하는 측에는 각각, 예컨대 TN(Twisted Nematic) 모드, VA(Vertically Aligned) 모드, PDLC(Polymer Dispersed Liquid Crystal) 모드 등의 동작 모드나, 정상 백색 모드/정상 흑색 모드에 따라서, 편광 필름, 위상차 필름, 편광판 등이 소정의 방향으로 배치된다.
이상 설명한 각 실시예에서의 전기 광학 장치는 프로젝터에 적용되기 때문에, 3장의 전기 광학 장치가 RGB용의 라이트 밸브로서 각각 이용되고, 각 라이트 밸브에는 각각 RGB 색분해용의 다이크로익 미러(dichroic mirror)를 통해 분해된 각 색의 빛이 투사광으로서 각각 입사되게 된다. 따라서, 각 실시예에서는 대향 기판(20)에 컬러 필터는 설치되어 있지 않다. 그러나, 대향 기판에 차광막이 형성되어 있지 않은 화소 전극(9a)에 대향하는 소정 영역에 RGB의 컬러 필터를 그 보호막과 함께 대향 기판(20)상에 형성할 수도 있다. 이와 같이 하면, 프로젝터 이외의 직시형이나 반사형의 컬러 전기 광학 장치에 대하여, 각 실시예에서의 전기 광학 장치를 적용할 수 있다. 또한, 대향 기판(20)상에 1화소에 1개 대응하도록 마이크로 렌즈를 형성할 수도 있다. 혹은, TFT 어레이 기판(10)상의 RGB에 대향하는 화소 전극(9a) 아래에 컬러 레지스트 등으로 컬러 필터층을 형성할 수도 있다. 이와 같이 하면, 입사광의 집광 효율을 향상함으로써, 밝은 전기 광학 장치를 실현할 수 있다. 또한, 대향 기판(20)상에 몇개층의 굴절율이 상이한 간섭층을 퇴적함으로써, 광의 간섭을 이용하여 RGB색을 만들어내는 다이크로익 필터를 형성할 수도있다. 이 다이크로익 필터 부착 대향 기판에 의하면, 보다 밝은 컬러 전기 광학 장치를 실현할 수 있다.
(주변 영역에서의 기판 장치의 제조 방법)
다음으로, 상술한 실시예의 전기 광학 장치에 바람직하게 이용되는, 주변 영역에서의 기판 장치의 제조 방법에 따른 실시예에 대하여, 도 11 및 도 12를 참조하여 설명한다. 여기서, 도 11은 주변 영역에서의 기판 장치의 콘택트 홀 부근의 모양을 도시하는 단면도이고, 도 12는 주변 영역에서의 기판 장치의 제조 방법을 도 11에 대응하는 단면으로 도시하는 공정도이다. 또한, 도 11 및 도 12에 있어서, 도 1 내지 도 3 및 도 10에 도시한 구성 요소와 동일한 구성 요소에는 동일의 참조 부호를 부여하고 이들의 설명은 적절히 생략한다.
도 11에 도시하는 바와 같이 본 실시예는, 화상 표시 영역(1Oa)의 주변에 위치하는 동시에, 도 6 내지 도 8에 도시한 주사선 구동 회로(104), 데이터선 구동 회로(101) 등이 만들어 넣어지는 기판(10)상에 있어서의 주변 영역(500)에 제 1 도전층의 일례인 차광막(11a)과 제 2 도전층의 일례인 인출 전극(204)을 콘택트 홀(282)을 거쳐 전기적으로 접속하는 공정에 관한 것이다.
다음으로, 도 12의 공정도에 따라, 도 11에 도시한 바와 같은 구조를 포함하는 주변 영역에서의 기판 장치의 제조 방법에 대하여 설명한다.
도 12a에 도시하는 바와 같이, 우선 기판(10)상에 도전성의 차광막인 고융점 금속막 등을 스퍼터링법, CVD법 등에 의해 형성하고, 그 후 포토리소그래피 및 에칭에 의해 패터닝하여, 소정 패턴의 차광막(11a)을 형성한다. 이어서 도 12b에 도시하는 바와 같이, 도 2에 도시한 바와 마찬가지로 접합법 등을 이용하여, 주변 영역에서의 층간 절연막으로서 기능하는, 제 1 하지 절연막(12), 제 2 하지 절연막(13) 및 제 1 층간 절연막(41)을 형성한다. 계속해서 도 12c에 도시하는 바와 같이, 도 3에 도시한 바와 동일하게 콘택트 홀(282)을 이들 세 개의 절연막에 개공한다.
다음으로 도 12d에 도시하는 바와 같이, 콘택트 홀(282)이 개공된 제 1 층간 절연막(41)상에 CVD법, 스퍼터링법 등에 의해, 예컨대 폴리실리콘막 등의 인출 전극(204)으로 되는 재료막을 형성한다. 이어서, 이 재료막의 패터닝과 층 전후하여, 이온 주입 공정에 의해 이 재료막에 이온(600)을 주입하여 저저항화한다. 예컨대, 디보란(diborane) 가스를 이용하여 B(붕소)를 25Kev 정도의 가속도에서 또한 1015/㎠ 정도의 비교적 고농도인 도즈양에서 이온(600)을 주입하면, 인출 전극(204)으로서 양호한 도전성을 얻을 수 있다.
인출 전극(204)의 재료막으로는 도핑되지 않은 실리콘막을 이용할 수도 있고, 성막과 동시에 이온을 도입한 도핑된 실리콘막을 이용할 수도 있다. 후자의 경우에는, 이온 주입 공정에 의해 한층 더 저저항화 혹은 소망의 저항값을 갖도록 인출 전극(204)을 형성할 수 있다.
본 실시예에서는, 바람직하게는, 이와 같이 폴리실리콘막으로부터 인출 전극(204)을 형성하는 것과 동일 공정에 의해 또한 이와 동일 층으로 화상 표시 영역(10a)에 있어서 도 10에 도시한 화소 스위칭용 TFT(30)를 구성하는 드레인 전극(302) 및 소스 전극(303)을 형성한다. 이 때 반도체층(1a)의 고농도 드레인 영역(1e) 및 고농도 소스 영역(1d)이 P+형이면, 인출 전극(204) 및 드레인 전극(302) 및 소스 전극(303)을 동일형, 즉 P+형으로 하는 것이 바람직하다. 혹은 반도체층(1a)의 고농도 드레인 영역(1e) 및 고농도 소스 영역(1d)이 N+형이면, 인출 전극(204) 및 드레인 전극(302) 및 소스 전극(303)을 동일형, 즉 N+형으로 하는 것이 바람직하다. 이와 같이 제조하면 화소 스위칭용 TFT(3O)에 있어서 드레인 전극(302)과 고농도 드레인 영역(1e)의 접합면이나 소스 전극(303)과 고농도 소스 영역(1d)의 접합면에 PN 접합을 구축하지 않고 종료하기 때문에, 양호한 전기적 접속을 얻을 수 있다.
이상과 같이 본 실시예의 제조 방법에 의하면, 주변 영역에 있어서 콘택트 홀(282) 내의 재료막을 비교적 용이하게 저저항화하여, 인출 전극(204)을 형성할 수 있다. 이 결과, 인출 전극(204)과 차광막(11a)을 콘택트 홀(282)을 거쳐 양호하게 전기적으로 접속할 수 있고, 이들을 포함하여 이루어지는 도 8에 도시한 바와 같은 주사선 구동 회로(104), 데이터선 구동 회로(101), 샘플링 회로(118), 화상 신호선(115) 등의 주변 회로를 구축할 수 있다. 더욱이 동시에, 화소 스위칭용 TFT(30)에 있어서의 드레인 전극(302) 및 소스 전극(303)에 있어서도 양호한 전기적 접속을 얻을 수 있다.
(전자 기기의 실시예)
다음으로 이상 상세하게 설명한 전기 광학 장치를 라이트 밸브로서 이용한 전자 기기의 일례인 투사형 컬러 표시 장치의 실시예에 대해서, 그 전체 구성, 특히 광학적인 구성에 대하여 설명한다. 여기서 도 13은 투사형 컬러 표시 장치의 개략적인 단면도이다.
도 13에 있어서, 본 실시예에 있어서의 투사형 컬러 표시 장치의 일례인 액정 프로젝터(1100)는 구동 회로가 TFT 어레이 기판상에 탑재된 액정 장치(100)를 포함하는 액정 모듈을 3개 준비하고, 각각 RGB용의 라이트 밸브(100R, 100G, 100B)로서 이용한 프로젝터로서 구성되어 있다. 액정 프로젝터(1100)에서는 메탈 할라이드 램프 등의 백색 광원의 램프 유닛(1102)으로부터 투사광이 발생되면, 3장의 미러(1106) 및 2장의 다이크로익 미러(1108)에 의해, RGB의 3원색에 대응하는 광 성분 R, G, B로 분할되고, 각 색에 대응하는 라이트 밸브(100R, 100G, 100B)로 각각 인도된다. 이 때, 특히 청색광은 긴 광로에 의한 광손실을 방지하기 위해서, 입사 렌즈(1122), 릴레이 렌즈(1123) 및 출사 렌즈(1124)로 이루어지는 릴레이 렌즈 시스템(1121)을 거쳐 인도된다. 그리고, 라이트 밸브(100R, 100G, 100B)에 의해 각기 변조된 3원색에 대응하는 광성분은 다이크로익 프리즘(1112)에 의해 다시 합성된 후, 투사 렌즈(1114)를 거쳐 스크린(1120)에 컬러 화상으로서 투사된다.
본 발명은 상술한 각 실시예에 한정되는 것이 아니라, 청구의 범위 및 명세서 전체로부터 이해될 수 있는 발명의 요지 혹은 사상에 반하지 않는 범위에서 바람직하게 변경 가능하고, 그와 같은 변경을 따른 기판 장치의 제조 방법 및 상기 기판 장치, 전기 광학 장치의 제조 방법 및 상기 전기 광학 장치, 및 이를 구비한전자 기기도 또한 본 발명의 기술적 범위에 포함되는 것이다.
본 발명에 따른 기판 장치의 제조 방법과 기판 장치에 의하면, 단순히 에칭으로 접합 계면을 관통하는 콘택트 홀을 형성하는 종래 기술에서 발생하는, 에칭액의 침입, 접합 계면에서의 균열 혹은 박리의 발생, 접합 계면의 간극의 불규칙적 확장, 전기적인 접속 불량 또는 절연 불량을 없앨 수 있고, 콘택트 홀에서의 접합 계면을 관통하는 곳에서 결함을 일으키기 어렵고, 장치 신뢰성 또는 제조 양품률이 높이는 것이 가능한 기판 장치의 제조 방법 및 기판 장치를 제공할 수 있다.
Claims (27)
- 기판 장치를 제조하는 기판 장치의 제조 방법에 있어서,상기 제조 방법은, 기판상에, 제 1 도전층과, 상기 제 1 도전층의 상방에 적층 형성된 제 1 절연막과, 상기 제 1 절연막상에 접합된 제 2 절연막과, 상기 제 2 절연막의 상방에 적층된 제 2 도전층을 구비하고 있고, 상기 제 1 도전층과 상기 제 2 도전층을 접속하는 콘택트 홀이 상기 제 1 절연막과 상기 제 2 절연막 사이의 접합 계면을 관통하여 상기 제 1 절연막 및 상기 제 2 절연막에 개공(開孔)되어 있는 기판 장치를 제조하는 것으로서,상기 제 1 절연막과 상기 제 2 절연막 사이를 접합시키는 접합 공정과,상기 접합 공정 후에 상기 콘택트 홀을 에칭에 의해 상기 접합 계면을 관통하여 개공하는 에칭 공정과,상기 콘택트 홀을 거쳐 상기 제 1 도전층과 상기 제 2 도전층을 전기적으로 접속하는 접속 공정을 포함하며,상기 에칭 공정은 상기 접합 계면보다도 얕은 심도까지는 에칭액을 이용하여 습식 에칭을 실시하고, 적어도 상기 접합 계면에 에칭액이 도달하기 이전부터 건식 에칭에 의해 실행하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 1 항에 있어서,상기 기판 장치는 상기 제 2 절연막상에 형성된 반도체층과, 상기 반도체층의 상방에 형성된 층간 절연막을 더 구비하고 있고, 상기 기판상에 있어서의 상기 층간 절연막의 상방에 상기 제 2 도전층이 형성되어 있으며,상기 접합 공정 전에, 상기 기판상에 상기 제 1 도전층을 형성하는 공정과, 상기 제 1 도전층상에 상기 제 1 절연막을 형성하는 공정과, 상기 기판과는 별도로 준비된 반도체 기판의 표면 부근에 포함되는 상기 반도체층상에 상기 제 2 절연막을 형성하는 공정을 포함하고,상기 접합 공정 후에, 상기 제 1 절연막상에 상기 제 2 절연막 및 상기 반도체층을 남기도록, 상기 반도체층을 상기 반도체 기판으로부터 분리하는 공정을 포함하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 2 항에 있어서,상기 반도체층은 단결정 실리콘층으로 이루어지는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 2 항에 있어서,상기 반도체층에 채널 영역, 소스 영역 및 드레인 영역을 만들어 넣어 박막 트랜지스터를 형성하는 공정과,상기 박막 트랜지스터상에 상기 층간 절연막을 형성하는 공정을 더 구비하고 있고,상기 에칭 공정에서는, 상기 콘택트 홀을 상기 층간 절연막, 상기 제 2 절연막 및 상기 제 1 절연막을 관통하도록 개공하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 4 항에 있어서,상기 제 1 도전층을 형성하는 공정에서는, 상기 기판상에 있어서의 상기 반도체층 중 적어도 상기 채널 영역에 대향하는 영역에 차광성의 도전막으로 상기 제 1 도전층을 형성하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 4 항에 있어서,상기 기판상에,상기 소스 영역에 접속된 소스 전극을, 실리콘막을 이온 주입(ion implantation)에 의해 저항을 감소(reducing a resistance)시킴으로써 형성하는 공정과,상기 드레인 영역에 접속된 드레인 전극을, 실리콘막을 이온 주입에 의해 저항을 감소시킴으로써 형성하는 공정을 더 구비하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 6 항에 있어서,상기 소스 전극 및 상기 드레인 전극은 상기 제 2 도전층과 동일 층으로 이루어지는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 1 항에 있어서,상기 접합 공정 전에, 상기 제 1 절연막을 CMP(Chemical Mechanical Polishing) 처리하는 공정을 더 포함하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 1 항에 있어서,상기 접합 공정에서는, 상기 제 1 절연막과 제 2 절연막을 밀착시킨 상태에서 열처리하여 접합시키는 것을 특징으로 하는기판 장치의 제조 방법.
- 기판 장치를 제조하는 기판 장치의 제조 방법에 있어서,상기 제조 방법은, 기판상에, 제 1 도전층과, 상기 제 1 도전층의 상방에 적층 형성된 제 1 절연막과, 상기 제 1 절연막상에 접합된 제 2 절연막과, 상기 제 2 절연막의 상방에 적층된 제 2 도전층을 구비하고 있고, 상기 제 1 도전층과 상기 제 2 도전층을 접속하는 콘택트 홀이 상기 제 1 절연막과 상기 제 2 절연막 사이의 접합 계면을 관통하여 상기 제 1 절연막 및 상기 제 2 절연막에 개공(開孔)되어 있는 기판 장치를 제조하는 것으로서,상기 제 1 절연막과 상기 제 2 절연막 사이를 접합시키는 접합 공정과,상기 접합 공정 후에 상기 콘택트 홀을 에칭에 의해 상기 접합 계면을 관통하여 개공하는 에칭 공정과,상기 콘택트 홀을 거쳐 상기 제 1 도전층과 상기 제 2 도전층을 전기적으로 접속하는 접속 공정을 포함하며,상기 에칭 공정은 건식 에칭을 이용함으로써 접합 계면을 관통하여 개공하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 1 항에 있어서,상기 에칭 공정은 상기 접합 계면에 에칭제가 도달하기까지는 적어도 일시적으로 습식 에칭을 실행하고, 그 후에는 건식 에칭으로 실행하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 1 항에 있어서,상기 접속 공정에서는, 상기 콘택트 홀 내에 상기 제 2 도전층의 일부를 형성하는 것을 특징으로 하는기판 장치의 제조 방법.
- 제 1 항에 있어서,상기 접속 공정에서는, 상기 콘택트 홀 내에 도전성의 플러그를 형성하는 것을 특징으로 하는기판 장치의 제조 방법.
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