KR100431815B1 - Manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 플레이트전극 상에 질화막을 형성하여 후속 화학적 기계적 연마공정에서 연마장벽으로 사용함으로써 전공정에서 발생한 도전성 파티클(particle)을 용이하게 제거하여 금속배선 간에 브리지(bridge)가 발생하는 것을 방지할 수 있고, 후속 금속배선 콘택 형성 시 식각장벽으로 사용되어 플레이트전극의 손상을 방지할 수 있으므로 소자의 수율 및 신뢰성을 향상시키는 동시에 반도체소자의 고집적화를 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating a semiconductor device, wherein a nitride film is formed on a plate electrode to be used as a polishing barrier in a subsequent chemical mechanical polishing process to easily remove conductive particles generated in a previous process, thereby forming a bridge between metal wirings. It is possible to prevent the occurrence of bridges and to prevent damage to the plate electrode by using it as an etch barrier when forming a subsequent metal wiring contact, thereby improving the yield and reliability of the device and at the same time improving the high integration of the semiconductor device.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 플레이트전극과 금속배선 간에 브리지가 발생하는 것을 방지하여 공정을 안정적으로 진행할수 있는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of stably progressing a process by preventing a bridge from occurring between a plate electrode and a metal wiring.
반도체소자가 고집적화됨에 따라 소자의 형성공정 중 단차의 발생이 증가하면서, 사진 공정이 더욱 더 어렵게 되었다. 그런 이유로 평탄화 공정의 중요성은 날로 증가되고 있다.As semiconductor devices have been highly integrated, the generation of steps in the device formation process has increased, and the photolithography process has become more difficult. That is why the importance of the planarization process is increasing day by day.
최근 각광 받고 있는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정은 이에 적합한 공정이라 할 수 있으나, 직접 웨이퍼의 표면을 물리적인 마찰에 의해 식각하기 때문에 파티클(particle)이 많이 발생하고, 미세한 패턴을 보호하는 데에 문제점이 발생하였다. 특히, 웨이퍼 상의 막질 식각의 균일성 확보에 많은 어려움이 있다.The chemical mechanical polishing (CMP) process, which has recently been in the spotlight, may be a suitable process. However, since the surface of the wafer is directly etched by physical friction, particles are generated and fine. There was a problem protecting the pattern. In particular, there are many difficulties in ensuring the uniformity of the film quality etching on the wafer.
이하, 첨부된 도면을 참고로 하여 종래기술에 관하여 설명한다.Hereinafter, with reference to the accompanying drawings will be described in the prior art.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
먼저, 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성한다.First, an isolation layer for defining an active region is formed on a semiconductor substrate.
다음, 상기 반도체기판 상부에 게이트절연막을 형성하고, 게이트전극 및 소오스/드레인영역으로 이루어지는 트랜지스터, 비트라인 및 저장전극 콘택플러그를 형성한 후 하부절연막(11)을 형성한다.Next, a gate insulating film is formed on the semiconductor substrate, and a lower insulating film 11 is formed after forming a transistor, a bit line, and a storage electrode contact plug including a gate electrode and a source / drain region.
그 다음, 전체표면 상부에 코아절연막(13)을 형성한다.Next, a core insulating film 13 is formed over the entire surface.
다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(13)을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.Next, the core insulating layer 13 is etched by a photolithography process using a storage electrode mask to expose the storage electrode contact plug.
그 다음, 전체표면 상부에 저장전극용 도전층을 소정 두께 형성한 후 상기저장전극용 도전층을 전면식각공정 또는 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하여 저장전극(15)을 형성한다.Then, a predetermined thickness of the storage electrode conductive layer is formed on the entire surface, and then the storage electrode conductive layer is removed by a front etching process or a chemical mechanical polishing (CMP) process. ).
그 후, 유전체막(17) 및 플레이트전극용 도전층(19)을 형성한다. 이때, 상기 플레이트전극용 도전층(19)은 다결정실리콘층으로 형성된다. (도 1a 참조)After that, the dielectric film 17 and the conductive layer 19 for plate electrodes are formed. In this case, the plate electrode conductive layer 19 is formed of a polycrystalline silicon layer. (See Figure 1A)
다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 플레이트전극용 도전층(19) 및 유전체막(17)을 식각하여 플레이트전극(20) 및 유전체막패턴(18)을 형성한다. (도 1b 참조)Next, the plate electrode 20 and the dielectric layer pattern 18 are formed by etching the plate electrode conductive layer 19 and the dielectric layer 17 by a photolithography process using a plate electrode mask. (See FIG. 1B)
그 다음, 전체표면 상부에 제1층간절연막(23)을 형성한다. 이때, 하부구조물의 단차에 의해 상기 제1층간절연막(23)에도 단차가 발생한다. (도 1c 참조)Next, a first interlayer insulating film 23 is formed over the entire surface. At this time, a step occurs in the first interlayer insulating film 23 due to the step of the lower structure. (See Figure 1C)
다음, 상기 제1층간절연막(23)을 CMP공정으로 소정 두께 제거하여 평탄화시킨다.Next, the first interlayer insulating film 23 is removed by planarization by a predetermined thickness by a CMP process.
그 다음, 상기 평탄화된 제1층간절연막(23) 상부에 소정 두께의 제2층간절연막(25)을 형성한다. (도 1d 참조)Next, a second interlayer insulating film 25 having a predetermined thickness is formed on the planarized first interlayer insulating film 23. (See FIG. 1D)
다음, 금속배선 콘택 마스크를 이용한 사진식각공정으로 상기 제2층간절연막(25), 제1층간절연막(23), 코아절연막(13) 및 하부절연막(11)을 식각하여 금속배선 콘택홀을 형성한다.Next, the second interlayer insulating layer 25, the first interlayer insulating layer 23, the core insulating layer 13, and the lower insulating layer 11 are etched through a photolithography process using a metal wiring contact mask to form a metal wiring contact hole. .
그 다음, 상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그(27)를 형성한다.Next, a metal wiring contact plug 27 is formed to fill the metal wiring contact hole.
다음, 상기 금속배선 콘택플러그(27)에 접속되는 금속배선(29)을 형성한다. (도 1e 참조)Next, a metal wiring 29 is connected to the metal wiring contact plug 27. (See Figure 1E)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 플레이트전극용 도전층 형성 시 사용되는 다결정실리콘층은 작은 파티클(21)에 의해서도 비정상적으로 크게 형성되므로 후속 공정으로 실시되는 CMP공정에 의해서도 제거되지 않는 문제점이 있었다. 이를 해결하기 위하여 CMP공정을 좀 더 과도하게 실시한 후 층간절연막을 다시 증착하는 방법이 사용되었으나 상기 파티클이 층간절연막 내에 박혀있는 형상으로 잔존하여 후속 금속배선 형성 시 금속배선 간에 브리지를 유발하는 소오스로 작용하여 소자의 수율 및 신뢰성을 저하시키는 문제점이 있다.As described above, in the method of manufacturing a semiconductor device according to the related art, since the polycrystalline silicon layer used for forming the conductive layer for the plate electrode is formed abnormally large by the small particles 21, it is not removed even by the CMP process performed in the subsequent process. There was a problem. In order to solve this problem, a method of re-depositing the interlayer insulating film after performing the CMP process more excessively was used. However, the particles remain in the shape of being embedded in the interlayer insulating film, which acts as a source that induces a bridge between metal wirings in the subsequent metal wiring formation. Therefore, there is a problem of lowering the yield and reliability of the device.
또한, 금속배선 콘택 형성 시 주변회로영역과 셀영역 간에 식각 타겟(etch target)의 차이에 의해 셀영역 상의 플레이트전극을 관통하는 문제점도 발생하게 되었다.In addition, a problem of penetrating the plate electrode on the cell region may occur due to the difference in the etch target between the peripheral circuit region and the cell region when forming the metal wiring contact.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 플레이트전극 상에 질화막을 형성하여 후속 화학적 기계적 연마공정에서 연마장벽으로 사용함으로써 전공정에서 발생한 도전성 파티클을 용이하게 제거하여 금속배선 간에 브리지가 발생하는 것을 방지할 수 있고, 후속 금속배선 콘택 형성 시 식각장벽으로 사용되어 플레이트전극의 손상을 방지할 수 있으므로 소자의 공정 수율 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, a nitride film is formed on a plate electrode to be used as a polishing barrier in a subsequent chemical mechanical polishing process, thereby easily removing conductive particles generated in a previous process to generate bridges between metal wires. The present invention provides a method of manufacturing a semiconductor device that can prevent the damage, and can be used as an etch barrier when forming a subsequent metal wiring contact, thereby preventing damage to the plate electrode.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11, 31 : 하부절연막 13, 33 : 코아절연막11, 31: lower insulating film 13, 33: core insulating film
15, 35 : 저장전극 17, 37 : 유전체막15, 35: storage electrode 17, 37: dielectric film
18, 38 : 유전체막패턴 19, 39 : 플레이트전극용 도전층18, 38: dielectric film pattern 19, 39: conductive layer for plate electrode
20, 40 : 플레이트전극 21, 43 : 파티클20, 40: plate electrodes 21, 43: particles
23, 45 : 제1층간절연막 25, 47 : 제2층간절연막23, 45: first interlayer insulating film 25, 47: second interlayer insulating film
27, 49 : 금속배선 콘택플러그 29, 51 : 금속배선27, 49: metal wiring contact plug 29, 51: metal wiring
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,Method for manufacturing a semiconductor device according to the present invention for achieving the above object,
소정의 하부구조물이 구비되는 반도체기판 상부에 하부절연막을 형성하는 공정과,Forming a lower insulating film on the semiconductor substrate having a predetermined lower structure;
전체표면 상부에 저장전극을 구비하는 코아절연막을 형성하는 공정과,Forming a core insulating film having a storage electrode over the entire surface thereof;
전체표면 상부에 유전체막, 플레이트전극용 도전층 및 식각방지막의 적층구조를 형성하는 공정과,Forming a laminated structure of a dielectric film, a plate electrode conductive layer and an etch stopper film over the entire surface;
플레이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 식각방지막패턴, 플레이트전극 및 유전체막패턴을 형성하는 공정과,Etching the layered structure by a photolithography process using a plate electrode mask to form an etch stop layer pattern, a plate electrode and a dielectric layer pattern;
전체표면 상부에 제1층간절연막을 형성하는 공정과,Forming a first interlayer insulating film over the entire surface;
상기 제1층간절연막을 화학적 기계적 연마공정으로 제거하여 평탄화시키되, 상기 화학적 기계적 연마공정은 상기 식각방지막패턴을 연마장벽으로 사용하여 실시하는 공정과,The first interlayer insulating film is removed by a chemical mechanical polishing process and planarized, wherein the chemical mechanical polishing process is performed by using the etch stop layer pattern as a polishing barrier,
전체표면 상부에 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film over the entire surface;
금속배선 콘택마스크를 이용한 사진식각공정으로 상기 제2층간절연막, 제1층간절연막, 코아절연막, 식각방지막패턴 및 하부절연막을 식각하여 금속배선 콘택홀을 형성하되, 상기 플레이트전극 상에 형성되는 금속배선 콘택홀은 상기 식각방지막패턴을 식각장벽으로 사용하여 형성하는 공정과,A metal wiring contact hole is formed by etching the second interlayer insulating film, the first interlayer insulating film, the core insulating film, the etch stopper pattern, and the lower insulating film by a photolithography process using a metal wiring contact mask, wherein the metal wiring is formed on the plate electrode. Forming a contact hole using the etch barrier pattern as an etch barrier;
상기 플레이트전극용 도전층은 TiN막과 다결정실리콘층의 적층구조인 것과,The plate electrode conductive layer is a laminated structure of a TiN film and a polycrystalline silicon layer,
상기 TiN막은 200 ∼ 500Å 두께로 형성되는 것과,The TiN film is formed to a thickness of 200 ~ 500Å,
상기 다결정실리콘층은 1000 ∼ 2500Å 두께로 형성되는 것과,The polysilicon layer is formed to a thickness of 1000 ~ 2500Å,
상기 식각방지막은 PE-질화막 또는 LP-질화막을 사용하여 1000 ∼ 2500Å 두께로 형성되는 것과,The anti-etching film is formed to a thickness of 1000 ~ 2500Å by using PE-nitride film or LP-nitride film,
상기 제1층간절연막은 PE-TEOS막, USG막, BPSG막, PSG막 또는 HDP 산화막을 사용하여 2000 ∼ 6000Å 두께로 형성되는 것과,The first interlayer insulating film is formed using a PE-TEOS film, USG film, BPSG film, PSG film or HDP oxide film to a thickness of 2000 ~ 6000Å,
상기 화학적 기계적 연마공정은 상기 제1층간절연막과 식각방지막패턴 간에 10 ∼ 30 : 1 의 연마선택비를 유지하며 실시되는 것과,The chemical mechanical polishing process is performed while maintaining a polishing selectivity of 10 to 30: 1 between the first interlayer insulating film and the etch stop layer pattern,
상기 화학적 기계적 연마공정은 pH가 3 ∼ 11이고, 연마재로서 세리아를 포함하는 슬러리를 이용하여 실시되는 것과,The chemical mechanical polishing step is performed using a slurry containing ceria as an abrasive having a pH of 3 to 11,
상기 제2층간절연막은 PE-TEOS막, USG막, BPSG막, PSG막 또는 HDP 산화막을 사용하여 2000 ∼ 5000Å 두께로 형성되는 것을 특징으로 한다.The second interlayer insulating film is formed to a thickness of 2000 to 5000 kV using a PE-TEOS film, a USG film, a BPSG film, a PSG film, or an HDP oxide film.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
먼저, 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성한다.First, an isolation layer for defining an active region is formed on a semiconductor substrate.
다음, 상기 반도체기판 상부에 게이트절연막을 형성하고, 게이트전극 및 소오스/드레인영역으로 이루어지는 트랜지스터, 비트라인 및 저장전극 콘택플러그를 형성한 후 하부절연막(31)을 형성한다.Next, a gate insulating film is formed on the semiconductor substrate, a transistor, a bit line, and a storage electrode contact plug including a gate electrode and a source / drain region are formed, and then a lower insulating film 31 is formed.
그 다음, 전체표면 상부에 코아절연막(33)을 형성한다.Next, a core insulating film 33 is formed over the entire surface.
다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막(33)을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.Next, the core insulating layer 33 is etched by a photolithography process using a storage electrode mask to expose the storage electrode contact plug.
그 다음, 전체표면 상부에 저장전극용 도전층을 소정 두께 형성한 후 상기저장전극용 도전층을 전면식각공정 또는 CMP공정으로 제거하여 저장전극(35)을 형성한다.Thereafter, the conductive layer for the storage electrode is formed to have a predetermined thickness over the entire surface, and then the storage electrode 35 is formed by removing the conductive layer for the storage electrode by a front etching process or a CMP process.
그 후, 유전체막(37), 플레이트전극용 도전층(39) 및 식각방지막(41)의 적층구조를 형성한다. 이때, 상기 플레이트전극용 도전층(39)은 200 ∼ 500Å 두께의 TiN막과 1000 ∼ 2500Å 두께의 다결정실리콘층 적층구조로 형성되고, 상기 식각방지막(41)은 1000 ∼ 2500Å 두께의 PE-질화막 또는 LP-질화막으로 형성된다. 상기 플레이트전극용 도전층(39)으로 사용되는 다결정실리콘층의 형성 공정 시 파티클(43)이 형성되어 있다. (도 2a 참조)Thereafter, a laminated structure of the dielectric film 37, the plate electrode conductive layer 39, and the etch stop film 41 is formed. In this case, the plate electrode conductive layer 39 is formed of a TiN film having a thickness of 200 to 500 kPa and a polysilicon layer laminated structure having a thickness of 1000 to 2500 kPa, and the etch stop layer 41 is a PE-nitride film having a thickness of 1000 to 2500 kPa. It is formed of an LP-nitride film. Particles 43 are formed during the process of forming the polysilicon layer used as the conductive layer 39 for the plate electrode. (See Figure 2A)
다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 적층구조를 식각하여 식각방지막패턴(42), 플레이트전극(49) 및 유전체막패턴(38)을 형성한다. (도 2b 참조)Next, the layer structure is etched using a photolithography process using a plate electrode mask to form an etch stop layer pattern 42, a plate electrode 49, and a dielectric layer pattern 38. (See Figure 2b)
그 다음, 전체표면 상부에 제1층간절연막(45)을 형성한다. 이때, 상기 제1층간절연막(45)은 PE-TEOS막, USG막, BPSG막, PSG막 또는 HDP 산화막을 사용하여 2000 ∼ 6000Å 두께로 형성된다.(도 2c 참조)Next, a first interlayer insulating film 45 is formed over the entire surface. At this time, the first interlayer insulating film 45 is formed to a thickness of 2000 to 6000 kV using a PE-TEOS film, a USG film, a BPSG film, a PSG film, or an HDP oxide film (see Fig. 2C).
다음, 상기 제1층간절연막(45)을 CMP공정으로 제거하되, 상기 식각방지막패턴(42)을 연마장벽으로 사용하여 제거한다. 상기 CMP공정을 실시하는 동안 상기 플레이트전극(40) 상에 형성되어 있던 파티클(43)은 완전히 제거된다.Next, the first interlayer insulating layer 45 is removed by a CMP process, but the etch stop layer pattern 42 is removed as a polishing barrier. Particles 43 formed on the plate electrode 40 are completely removed during the CMP process.
이때, 상기 CMP공정은 상기 제1층간절연막(45)과 식각방지막패턴(42) 간에 10 ∼ 30 : 1 의 연마선택비를 유지하며, pH가 3 ∼ 11이고, 연마재로서 세리아를 포함하는 슬러리를 이용하여 실시된다.At this time, the CMP process maintains a polishing selectivity of 10 to 30: 1 between the first interlayer insulating film 45 and the etch stop layer pattern 42, and has a pH of 3 to 11 and includes a slurry containing ceria as an abrasive. It is carried out using.
그 다음, 전체표면 상부에 제2층간절연막(47)을 형성한다. 이때, 상기 제2층간절연막(47)은 PE-TEOS막, USG막, BPSG막, PSG막 또는 HDP 산화막을 사용하여 2000 ∼ 5000Å 두께로 형성된다. (도 2d 참조)Next, a second interlayer insulating film 47 is formed over the entire surface. At this time, the second interlayer insulating film 47 is formed to have a thickness of 2000 to 5000 kV using a PE-TEOS film, USG film, BPSG film, PSG film or HDP oxide film. (See FIG. 2D)
다음, 금속배선 콘택 마스크를 이용한 사진식각공정으로 상기 제2층간절연막(47), 제1층간절연막(45), 코아절연막(33), 식각방지막패턴(42) 및 하부절연막(31)을 식각하여 금속배선 콘택홀을 형성한다. 이때, 상기 플레이트전극(40) 상에 형성되는 금속배선 콘택홀은 상기 식각방지막패턴(42)을 식각장벽으로 이용한 식각공정으로 형성된다.Next, the second interlayer insulating layer 47, the first interlayer insulating layer 45, the core insulating layer 33, the etch stop layer pattern 42, and the lower insulating layer 31 are etched by a photolithography process using a metal wiring contact mask. A metal wiring contact hole is formed. In this case, the metal wiring contact hole formed on the plate electrode 40 is formed by an etching process using the etch barrier layer pattern 42 as an etch barrier.
그 다음, 상기 금속배선 콘택홀을 매립하는 금속배선 콘택플러그(49)를 형성한다.Next, a metal wiring contact plug 49 for filling the metal wiring contact hole is formed.
다음, 상기 금속배선 콘택플러그(49)에 접속되는 금속배선(51)을 형성한다. (도 2e 참조)Next, the metal wiring 51 connected to the metal wiring contact plug 49 is formed. (See Figure 2E)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 플레이트전극 상에 질화막을 형성하여 후속 화학적 기계적 연마공정에서 연마장벽으로 사용함으로써 전공정에서 발생한 도전성 파티클(particle)을 용이하게 제거하여 금속배선 간에 브리지(bridge)가 발생하는 것을 방지할 수 있고, 후속 금속배선 콘택 형성 시 식각장벽으로 사용되어 플레이트전극의 손상을 방지할 수 있으므로 소자의 수율 및 신뢰성을 향상시키는 동시에 반도체소자의 고집적화를 향상시키는 이점이 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a nitride film is formed on a plate electrode to be used as a polishing barrier in a subsequent chemical mechanical polishing process, thereby easily removing conductive particles generated in a previous process, thereby removing metal. Bridges can be prevented from being formed between wires, and as a barrier for etching subsequent metal wiring contacts to prevent damage to the plate electrodes, it is possible to improve the yield and reliability of the device and at the same time improve the integration of semiconductor devices. There is an advantage to let.
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2002
- 2002-07-18 KR KR10-2002-0042035A patent/KR100431815B1/en not_active IP Right Cessation
Patent Citations (4)
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| KR20040008401A (en) | 2004-01-31 |
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