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KR100424181B1 - 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법 - Google Patents

제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법 Download PDF

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KR100424181B1
KR100424181B1 KR10-2001-0082674A KR20010082674A KR100424181B1 KR 100424181 B1 KR100424181 B1 KR 100424181B1 KR 20010082674 A KR20010082674 A KR 20010082674A KR 100424181 B1 KR100424181 B1 KR 100424181B1
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Abstract

위상 혼합기를 이용하여 지터 특성을 개선한 지연 고정 루프 회로가 제공된다. 본 지연 고정 루프 회로는 입력 클록 신호를 수신하여 제1 지연된 입력 클록 신호를 생성하는 제1 지연 회로와, 입력 클록 신호를 수신하여 제2 지연된 입력 클록 신호를 생성하는 제2 지연 회로를 포함한다. 제1 지연된 입력 클록 신호는 제1 지연 회로로 입력되는 제1 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호에 대해 지연된 것이고, 제2 지연된 입력 클록 신호는 제2 지연 회로로 입력되는 제2 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호에 대해 지연된 것이다. 또한 제1 및 제2 지연된 입력 클록 신호를 수신하여, 그 위상을 혼합함으로써 위상 혼합 클록 신호를 생성하는 위상 혼합 회로를 구비한다. 또한, 기준 클록 신호와 위상 혼합 클록 신호를 수신하여, 위상 혼합 클록 신호의 위상이 기준 클록 신호의 위상보다 앞서는 경우에는 위상 밀침 신호(PUSH)를 생성하고, 위상 혼합 클록 신호의 위상이 기준 클록 신호의 위상보다 늦는 경우에는 위상 당김 신호(PULL)를 생성하는 위상 판별 회로를 구비한다.

Description

제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및 방법{APPARATUS AND METHOD FOR GENERATING OUTPUT CLOCK SIGNAL HAVING A CONTROLLED TIMING}
본 발명은 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및 방법에 관한 것으로서, 특히 위상 혼합기를 이용하여 지터 특성을 개선한 지연 고정 루프 회로에 관한 것이다. 본 발명에 의한 클록 발생 장치는 특히 반도체 메모리 장치에적용 가능하나, 지연 고정 루프 회로를 필요로 하는 모든 반도체 장치나 컴퓨터 시스템 등에 사용될 수 있다.
지연 고정 루프(delay locked loop : 이하, "DLL"이라고 함) 회로는 외부 클록과 데이터, 또는 외부 클록과 내부 클록 사이의 스큐(skew)를 보상하기 위한 클록 발생 장치이다. 도 1은 종래 DLL 회로의 일 예를 나타낸 블록도이다. 종래의 DLL 회로(100)에서 입력 버퍼(101)는 외부 클록 신호(exCLK) 또는 기준 클록 신호를 수신하여 내부 회로에 적합한 신호 레벨을 갖는 내부 클록 신호(inCLK) 또는 입력 클록 신호로 변환한다. 가변 지연 라인(103)은 이렇게 입력 버퍼(101)로부터 제공된 클록(inCLK)을 수신하여 소정 시간 지연시킴으로써 출력 클록 신호(dllCLK)를 생성한다. 위상 판별 회로(105)는 이렇게 생성된 출력 클록 신호(dllCLK)와 외부 클록 신호(exCLK)를 수신하여, 두 클록 신호 사이의 위상차를 검출함으로써 출력 클록 신호(dllCLK)가 외부 클록 신호(exCLK)보다 위상이 앞서는 경우에는 위상 밀침 신호(PUSH)를 생성하고, 반대로 출력 클록 신호(dllCLK)가 외부 클록 신호(exCLK)보다 위상이 늦는 경우에는 위상 당김 신호(PULL)를 생성한다. 이하, 위상 밀침 신호(PUSH)와 위상 당김 신호(PULL)를 총칭할 때에는 "위상 판별 신호"라고 한다. 도 1의 회로(100)는 출력 클록 신호(dllCLK)와 외부 클록 신호(exCLK)를 정렬시키기 위한 것이므로, 위상 판별 회로(105)는 출력 클록 신호(dllCLK)와 외부 클록 신호(exCLK) 사이의 위상차를 검출하여 위상 당김 신호(PULL) 또는 위상 밀침 신호(PUSH)를 생성하나, 위상 판별 회로(105)의 입력으로 내부 클록 신호(inCLK)와 출력 클록 신호(dllCLK)를 사용하는 등의 다양한 변형이 가능하다.라인 제어 회로(107)는 위상 판별 회로(105)로부터 위상 밀침 신호(PUSH) 또는 위상 당김 신호(PULL)를 수신하여 가변 지연 라인(104)의 지연량을 제어하는 제어신호(CTRL)를 생성하고, 이를 가변 지연 라인(103)에 제공한다.
도 1에 도시된 DLL 회로(100)는 전술한 바와 같이 외부 클록 신호(exCLK)와 위상이 동일한 출력 클록 신호(dllCLK)를 얻기 위한 경우에 해당한다. 이는 가변 지연 라인(103)의 지연량을 적당히 조절함으로써 달성될 수 있다. 위상 판별 회로(105)는 외부 클록 신호(exCLK)와 출력 클록 신호(dllCLK) 사이의 위상을 비교하여 출력 클록 신호(dllCLK)의 위상이 느리다고 판단하면 위상 밀침 신호(PUSH)를 활성화시킨다. 위상 밀침 신호(PUSH)가 지연 라인 제어 회로(107)에 제공되면 지연 라인 제어 회로(107)는 이를 반영한 제어신호(CTRL)를 생성하여 가변 지연 라인(103)에서의 지연량이 조금 더해지도록 한다. 이런 식으로 조금씩 지연량을 늘려 가다 보면 결국 출력 클록 신호(dllCLK)의 위상이 외부 클록 신호(exCLK)의 위상에 근접해 갈 것이다. 반대로 출력 클록 신호(dllCLK)의 위상이 외부 클록 신호(exCLK)의 위상보다 늦게 되면 위상 판별 회로(105)는 위상 당김 신호(PULL)를 활성화시키고, 이는 지연 라인 제어 회로(107)를 통해 가변 지연 라인(103)에서의 지연량이 조금 감해지도록 하는 결과를 낳게 된다. 이상의 과정을 통해 출력 클록 신호(dllCLK)의 위상은 외부 클록 신호(exCLK)의 위상에 맞추어지게 된다. 이 때, 출력 클록 신호(dllCLK)의 위상은 외부 클록 신호(exCLK)의 위상을 중심으로 적어도 위상 밀침 신호(PUSH)나 위상 당김 신호(PULL)에 의해 가감되는 최소 가변 지연량(이하, 편의상 "단위 지연량"이라고 함) 만큼은 흔들리게 된다.
DLL은 여러 성능 지표를 가지는데, 그 중 중요한 하나가 지터(jitter) 특성이다. 지터란 DLL 출력 신호의 위상이 미세하게 왔다 갔다 하면서 흔들리는 양을 의미하는데, 이 값이 작을수록 우수한 DLL이다. 지터 특성에 영향을 미치는 요소 중의 중요한 하나가 바로 가변 지연 라인이 갖는 단위 지연량(unit delay)이다. 따라서 단위 지연량을 줄일수록 개선된 지터 특성을 얻을 수 있다.
지금까지는 단위 지연량을 줄이기 위한 방법으로 가변 지연 라인 자체를 개량해왔다. 이로부터 단위 지연량을 줄일 수 있는 다양한 종류의 가변 지연 라인이 개발되었으나, 현재는 가변 라인 자체에 대한 개발은 어느 정도 한계에 달한 입장이어서 단위 지연량을 더 줄이는 것이 매우 어려운 일이 되어 버렸다.
따라서 본 발명은 가변 지연 라인 자체의 단위 지연량을 줄이지 않고도 용이하게 실효 단위 지연량을 줄일 수 있는 장치 및 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 위상 혼합기를 이용하여 지터 특성을 개선한 지연 고정 루프 회로를 제공하는 것을 다른 목적으로 한다.
도 1은 종래 지연 고정 루프 회로의 블록도.
도 2는 본 발명의 일 실시예에 의한 지연 고정 루프 회로의 블록도.
도 3은 도 2의 위상 혼합 회로의 일 예의 회로도와 그 동작 파형도.
도 4는 도 2의 위상 혼합 회로의 다른 예의 회로도.
도 5는 본 발명의 다른 실시예에 의한 지연 고정 루프 회로의 블록도.
도 6은 본 발명의 또 다른 실시예에 의한 지연 고정 루프 회로의 블록도.
도 7은 본 발명의 또 다른 실시예에 의한 지연 고정 루프 회로의 블록도.
도 8은 본 발명에 의한 클록 신호 생성 방법의 흐름도.
도 9는 본 발명에 의한 다른 클록 신호 생성 방법의 흐름도.
이러한 목적을 달성하기 위한 본 발명의 일 특징에 의하면 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로에 있어서, 입력 클록 신호를 수신하여 제1 지연된 입력 클록 신호(first delayed input clock signal)를 생성하는 제1 지연 회로(a first delay circuit)와, 입력 클록 신호를 수신하여 제2 지연된 입력 클록신호를 생성하는 제2 지연 회로(a second delay circuit)를 포함한다. 제1 지연된 입력 클록 신호는 제1 지연 회로로 입력되는 제1 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호에 대해 지연된 것이고, 제2 지연된 입력 클록 신호는 제2 지연 회로로 입력되는 제2 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호에 대해 지연된 것이다. 또한 본 특징에 의한 클록 생성 회로는 제1 및 제2 지연된 입력 클록 신호를 수신하여, 그 위상을 혼합함으로써 위상 혼합 클록 신호를 생성하는 위상 혼합 회로(a phase blending circuit)를 구비한다. 또한, 기준 클록 신호와 위상 혼합 클록 신호를 수신하여, 위상 혼합 클록 신호의 위상이 기준 클록 신호의 위상보다 앞서는 경우에는 위상 밀침 신호(phase push signal)를 생성하고, 위상 혼합 클록 신호의 위상이 기준 클록 신호의 위상보다 늦는 경우에는 위상 당김 신호(phase pull signal)를 생성하는 위상 판별 회로(a phase detection circuit)와, 위상 판별 회로로부터 위상 밀침 신호가 수신되면 지연량을 늘리도록 하고, 위상 당김 신호가 수신되면 지연량을 줄이도록 하는 제1 또는 제2 지연 제어 신호를 생성하는 지연 제어 회로(a delay control circuit)를 구비한다. 제1 제어신호 또는 제2 제어신호는 교대로 생성된다. 또한 제1 지연 제어 신호와 상기 제2 지연 제어 신호는 동시에 생성되지 않는다. 이상과 같은 본 발명에 의하면, 기존의 구성에 가변 지연 라인을 하나 더 사용하고, 두 가변 지연 라인으로부터의 출력 신호의 중간 위상을 갖는 신호를 생성함으로써 가변 지연 라인 자체의 단위 지연량을 줄이지 않고도 용이하게 실효 단위 지연량을 줄일 수 있게 된다.
바람직하게는, 기준 클록 신호를 수신하고, 버퍼링함으로써 입력 클록 신호를 생성하는 입력 버퍼(input buffer)가 더 구비된다. 또한 위상 혼합 클록 신호를 수신하여 버퍼링함으로써 출력 클록 신호를 생성하는 출력 버퍼를 더 구비하는 것이 바람직하다. 이렇게 생성된 출력 클록 신호가 위상 혼합 클록 신호 대신에 위상 판별 회로로 제공된다. 또한 이 출력 클록 신호를 수신하여 피드백 클록 신호를 생성하는 더미 지연 회로(dummy delay circuit)를 더 구비하는 것이 바람직하다. 피드백 클록 신호는 입력 버퍼에서의 지연량으로 출력 클록 신호를 지연시킨 것이다. 이 경우에는 기준 클록 신호 대신에 입력 클록 신호가 위상 판별 회로로 제공되며, 출력 클록 신호 대신에 피드백 클록 신호가 위상 판별 회로로 제공된다. 또한 출력 클록 신호를 수신하여 피드백 클록 신호를 생성하는 더미 지연 회로(dummy delay circuit)를 더 구비하는 것이 바람직하다. 피드백 클록 신호는 소정 지연량으로 출력 클록 신호를 지연시킨 것이다. 이 경우 출력 클록 신호 대신에 피드백 클록 신호가 위상 판별 회로로 제공된다.
본 발명의 다른 특징에 의하면 제어된 타이밍을 갖는 클록 신호를 생성하는 방법에 있어서, 입력 클록 신호와 제1 지연 제어 신호를 수신한 후에, 제1 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호를 지연시킴으로써 제1 지연된 입력 클록 신호(a first delayed input clock signal)를 생성한다. 또한 입력 클록 신호와 제2 지연 제어 신호를 수신한 후에, 제2 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호를 지연시킴으로써 제2 지연된 입력 클록 신호(a second delayed input clock signal)를 생성한다. 다음에는 이렇게 생성된 제1 및 제2 지연된 입력 클록 신호를 수신하여, 제1 및 제2 지연된 입력 클록 신호의 위상을 혼합함으로써 위상 혼합 클록 신호(a phase blended clock signal)를 생성한다. 다음에는 기준 클록 신호와 위상 혼합 클록 신호를 수신하여, 위상 혼합 클록 신호의 위상이 기준 클록 신호의 위상보다 앞서는 경우에는 위상 밀침 신호(phase push signal)를 생성하고, 위상 혼합 클록 신호의 위상이 기준 클록 신호의 위상보다 늦는 경우에는 위상 당김 신호(phase pull signal)를 생성한다. 다음에는 위상 밀침 신호가 생성되면 지연량을 늘리도록 하고, 위상 당김 신호가 생성되면 지연량을 줄이도록 하는 제1 또는 제2 지연 제어 신호를 생성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리키는 것으로 사용된다.
도 2는 본 발명의 일 실시예에 의한 지연 고정 루프 회로의 블록도이다. 도 2에 도시된 바와 같이 본 실시예에 의한 지연 고정 루프 회로(200)는 도 1에 도시된 종래의 지연 고정 루프 회로(100)에 비해, 2개의 가변 지연 라인(203, 205)과 위상 혼합 회로(207)를 구비하고 있는 점에서 구별된다.
도 2에서 입력 버퍼(201)는 외부 클록 신호(exCLK)를 수신하여 내부 회로의 신호 레벨로 변환함으로써 내부 클록 신호(inCLK)를 생성하고, 이를 제1 가변 지연 라인(203)과 제2 가변 지연 라인(205)으로 제공한다. 제1 가변 지연 라인(203)은 지연 라인 제어 회로(211)로부터의 제어신호(CTRL1)에 의해 결정된 지연량으로 내부 클록 신호(inCLK)를 지연시킴으로써 클록 신호(CLK1)를 생성하여 위상 혼합 회로(207)로 제공한다. 제2 가변 지연 라인(205) 역시 지연 라인 제어 회로(211)로부터의 제어신호(CTRL2)에 의해 결정된 지연량으로 내부 클록 신호(inCLK)를 지연시킴으로써 클록 신호(CLK2)를 생성하여 위상 혼합 회로(207)로 제공한다. 위상 혼합 회로(207)는 두 클록 신호(CLK1, CLK2)를 수신하여, 두 클록 신호(CLK1, CLK2)의 중간 위상을 갖는 클록 신호(dllCLK)를 생성하고, 이 클록 신호(dllCLK)를 본 DLL 회로(200)의 출력 클록 신호로서 제공한다. 출력 클록 신호(dllCLK)는 피드백되어 위상 판별 회로(209)로 제공된다. 위상 판별 회로(209)는 외부 클록 신호(exCLK)와 출력 클록 신호(dllCLK)를 수신하고, 두 클록 신호 사이의 위상차를 판별한다. 위상차 판별 결과, 출력 클록 신호(dllCLK)가 외부 클록 신호(exCLK)에 비해 위상이 앞서는 경우, 위상 판별 회로(209)는 위상 밀침 신호(PUSH)를 활성화시킨다. 이에 반해 출력 클록 신호(dllCLK)가 외부 클록 신호(exCLK)에 비해 위상이 늦는 경우, 위상 판별 회로(209)는 위상 당김 신호(PULL)를 활성화시킨다. 이런 식으로 위상 밀침 신호(PUSH) 또는 위상 당김 신호(PULL)가 활성화되면 지연 라인 제어 회로(211)는 단위 지연량 만큼 지연량을 늘리거나 줄이는 제어신호(CTRL1)를 생성하여 제1 가변 지연 라인(203)으로 제공하거나, 또는 제어신호(CTRL2)를 생성하여 제2 가변 지연 라인(205)으로 제공한다.
다음에는 도 2의 DLL 회로(200)가 가변 지연 라인의 단위 지연량 보다 작은 실효 단위 지연량을 갖는 것을 설명한다. 지연 라인 제어 회로(211)가 제1 가변 지연 라인(203)과 제2 가변 지연 라인(205)에 대해 동시에 지연량을 늘리는 제어를 수행한다고 가정하자. 예를 들어, 위상 밀침 신호(PUSH)에 의해 두 가변 지연라인(203, 205)에 동시에 단위 지연량(tUD) 만큼 지연을 추가하면, 위상 혼합 회로(207)의 두 입력 신호(CLK1, CLK2) 모두에 단위 지연량(tUD) 만큼의 지연이 더해지므로, 다음 수학식 1과 같이 출력 클록 신호(dllCLK)의 위상에도 같은 만큼의 변화가 생길 것이다.
φ' = (φA + tUD+ φB + tUD) / 2 = (φA + φB) / 2 + tUD
= φ + tUD
수학식 1에서 φ는 두 입력 신호(CLK1, CLK2)에 단위 지연량(tUD) 만큼의 지연이 더해지기 전의 출력 클록 신호(dllCLK)의 위상이며, φ'는 단위 지연량(tUD) 만큼의 지연이 더해진 후의 출력 클록 신호(dllCLK)의 위상이고, φA, φB는 단위 지연량(tUD) 만큼의 지연이 더해지기 전의 입력 신호(CLK1, CLK2) 각각의 위상이다. 즉, 최종 단위 지연량이 각 가변 지연 라인의 그것과 다를 바 없다. 하지만, 두 가변 지연 라인 중 하나만 변화시키면 다음 수학식 2와 같은 결과를 얻는다.
φ' = (φA + φB + tUD) / 2 = (φA + φB) / 2 + tUD/ 2
= φ + tUD/ 2
즉, 출력 클록 신호(dllCLK)의 위상에는 tUD/2 만큼의 변화가 생긴다. 이상은 위상당김 신호(PULL)에 대해서도 마찬가지이다. 따라서 위상 판별 회로(209)의 결과에 따라 두 가변 지연 라인(203, 205)을 교대로 제어한다면 가변 지연 라인 자체의 단위 지연량은 tUD이더라도, 최종적으로 얻을 수 있는 실효 단위 지연량은 tUD/2 가 된다.
도 3(a)은 도 2의 위상 혼합 회로의 일 예의 회로도이고, 도 3(b)는 그 동작 파형도이다. 도 3(a)에 도시되어 있는 바와 같이, 위상 혼합 회로(300)는 인버터만으로도 구성될 수 있다. 도 3(a)에서 점선으로 표시된 부분(301)만이 위상 혼합 회로에 해당하며, 나머지 부분은 본 회로(300)의 동작에 대한 이해를 용이하게 하기 위한 것이다. 도 3에서 φAin는 클록 신호(CLK1)의 위상을, φBin는 클록 신호(CLK2)의 위상을 각각 표시한다. 도 3에서, 인버터(303a)는 제1 지연된 입력 클록 신호(φAin)를 수신하여 반전시키고, 인버터(305a)는 제2 지연된 입력 클록 신호(φBin)를 수신하여 반전시킨다. 인버터(307b)는 인버터(303a, 305a)의 출력 신호를 반전시킨다. 도 3에 도시되어 있는 바와 같이, 인버터(307a)의 입력단에는 인버터(303a, 305a)의 출력단이 전기적으로 연결되며, 인버터(307a)의 출력 신호는 위상 혼합 클록 신호로서 제공된다. 입력 신호(φAin, φBin)에 대해 출력 신호(φAB)가 중간 위상을 갖기 위해서는 인버터(303a)와 인버터(305a)의 크기를 잘 맞추어야 한다.
도 3(b)를 참조하여 위상 혼합 회로(300)의 동작을 설명한다. 도 3(b)는 입력 신호(φAin)에 비해 입력 신호(φBin)가 단위 지연량(tUD) 만큼 늦는 경우를 도시하고 있다. 입력 신호(φAin)가 인버터(303b, 305b)로 제공되고, 인버터(307b)를 경유하여 출력 신호(φA)로 출력되는데 소요되는 시간을 tD1이라고 하면, 입력 신호(φBin)가 인버터(303c, 305c)로 제공되고, 인버터(307c)를 경유하여 출력 신호(φB)로 출력되는데 소요되는 시간 역시 대략 tD1이 된다. 따라서 출력 신호(φB) 역시 출력 신호(φA)에 비해 단위 지연량(tUD) 만큼 늦게 된다. 출력 신호(φA)는 입력 신호로서 신호(φAin)만이 사용되는 경우이고, 출력신호(φB)는 입력 신호로서 신호(φBin)만이 사용되는 경우이다. 따라서 입력 신호로서 신호(φAin)와 신호(φBin)를 모두 사용하는 출력 신호(φAB)의 경우에는 출력 신호(φA)와 출력 신호(φB)의 대략 중간 위상을 갖는 신호가 될 것이다. 물론 전술한 바와 같이 인버터(303a)와 인버터(305a)의 크기의 비를 적당히 조절해야 할 필요가 있다.
전술한 바와 같은 단위 지연량에 대한 개선 효과는 어떤 종류의 가변 지연 라인을 사용하더라도 얻을 수 있음은 말할 필요도 없다. 또한 채용되는 위상 혼합 회로의 출력 신호가 정확히 중간 위상을 갖지 않는다고 하더라도 실효 단위 지연량을 감소시킬 수 있는 것은 동일하다.
위상 혼합 회로의 경우 다양한 변종이 가능하다. 도 4는 도 2의 위상 혼합 회로의 다른 예의 회로도이다. 도 4에 도시된 위상 혼합 회로(400)는 차동 방식의회로이므로, 노이즈와 같은 공통모드(common mode) 신호에 대해 강한 특성이 있다. 도 4에서 IN1과 INb1은 일 입력 신호에 해당하며, INb1은 IN1이 반전된 신호이다. IN2와 INb2는 다른 입력 신호에 해당하며, INb2는 IN2가 반전된 신호이다. 도 4에서 kI와 (1-k)I는 k의 값에 따라 전류 크기가 결정되는 전류원이다. 회로를 구현하는 소자들(elements)이 이상적인 경우라면 k=0.5 일 때 두 입력 신호의 중간 위상에 해당하는 신호가 출력된다.
부하(401)에 흐르는 전류는 IN1이 그 게이트에 입력되는 NMOS 트랜지스터(405)에 흐르는 전류와 IN2이 그 게이트에 입력되는 NMOS 트랜지스터(407)에 흐르는 전류가 더해진 것이다. 마찬가지로 부하(403)에 흐르는 전류는 INb1이 그 게이트에 입력되는 NMOS 트랜지스터(409)에 흐르는 전류와 INb2가 그 게이트에 입력되는 NMOS 트랜지스터(411)에 흐르는 전류가 더해진 것이다. 예를 들어, k=1 인 경우, 출력 신호(OUT, OUTb)는 입력 신호(IN1, INb1)의 위상을 따른다. 반대로 k=0 인 경우, 출력 신호(OUT, OUTb)는 입력 신호(IN2, INb2)의 위상을 따른다. 즉, 출력 신호(OUT, OUTb)는 k가 1에 가까울수록 입력 신호(IN1, INb1)의 위상을 따르며, k가 0에 가까울수록 입력 신호(IN2, INb2)의 위상을 따른다.
전술한 바와 같은 본 발명의 특징은 다양한 구조의 지연 고정 루프 회로에도 당연히 적용될 수 있다. 먼저 도 5는 본 발명의 다른 실시예에 의한 지연 고정 루프 회로의 블록도로서, 위상 혼합 회로(207)의 다음에 출력 버퍼 회로(501)가 더 추가된 경우이다. 본 지연 고정 루프 회로(500)에서는 위상 혼합 회로(207)의 출력 신호가 출력 버퍼 회로(501)로 제공되며, 출력 버퍼 회로(501)는 위상 혼합 회로(207)의 출력 신호를 다음 단의 회로를 구동할 만한 신호로 변환하여 출력 신호(dllCLK)로서 제공한다. 본 지연 고정 루프 회로(500)에서 외부 클록 신호(exCLK)와의 위상 비교를 위해 위상 혼합 회로(207)의 출력 신호가 아니라, 출력 버퍼 회로(501)의 출력 신호가 피드백되어 위상 판별 회로(209)로 제공된다. 다른 부분의 동작은 도 2를 참조하여 설명한 바와 동일하다.
도 6은 본 발명의 또 다른 실시예에 의한 지연 고정 루프 회로의 블록도로서, 위상 판별 회로(209)의 기준 신호로서 입력 버퍼(201)의 출력 신호를 사용하는 경우이다. 본 지연 고정 루프 회로(600)에서 입력 버퍼(201)에 의한 시간 지연량(tR)을 보상해 주기 위하여 같은 정도의 시간 지연을 갖는 더미 지연 회로(601)가 피드백 루프에 삽입된다. 더미 지연 회로(601)는 입력 버퍼(201)에서의 신호 지연량(tR) 만큼 출력 클록 신호(dllCLK)를 지연시켜서 피드백 클록 신호(fbCLK1)를 생성한 후, 위상 판별 회로(209)로 제공한다. 다른 부분의 동작은 도 2를 참조하여 설명한 바와 동일하다.
도 7은 본 발명의 또 다른 실시예에 의한 지연 고정 루프 회로의 블록도로서, 출력 클록 신호(dllCLK)가 외부 클록 신호(exCLK)에 비해 위상이 빠른 경우이다. 이를 위해 지연 고정 루프 회로(700)에서는 도 7에 도시되어 있는 바와 같이,출력 클록 신호(dllCLK)를 소정 시간(tD2) 지연시키는 더미 지연 회로(701)가 피드백 루프에 삽입되어 있으며, 위상 판별 회로(209)의 기준 신호로서 외부 클록 신호(exCLK)가 제공되고, 입력 신호로서 더미 지연 회로(701)의 출력 신호(fbCLK2)가 제공된다. 다른 부분의 동작은 도 2를 참조하여 설명한 바와 동일하다.
도 8은 본 발명에 의한 클록 신호 생성 방법의 흐름도이다. 도 8에 도시되어 있는 바와 같이, 먼저 입력 클록 신호와 제1 지연 제어 신호를 수신한 후에, 제1 제2 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호를 지연시킴으로써 제1 지연된 입력 클록 신호(a first delayed input clock signal)를 생성한다. 또한 입력 클록 신호와 제2 지연 제어 신호를 수신한 후에, 제2 지연 제어 신호에 따라 결정되는 지연량으로 입력 클록 신호를 지연시킴으로써 제2 지연된 입력 클록 신호(a second delayed input clock signal)를 생성(801)한다. 다음에는 제1 및 제2 지연된 입력 클록 신호를 수신하여, 제1 및 제2 지연된 입력 클록 신호의 위상을 혼합함으로써 위상 혼합 클록 신호(a phase blended clock signal)를 생성(803)한다. 여기서 위상 혼합이란 대상으로 하는 두 클록 신호의 중간 위상을 갖는 클록 신호를 생성하는 것을 의미한다. 다음에는 기준 클록 신호와 위상 혼합 클록 신호를 수신하여, 위상 혼합 클록 신호의 위상이 기준 클록 신호의 위상보다 앞서는 경우에는 위상 밀침 신호(phase push signal)를 생성하고, 위상 혼합 클록 신호의 위상이 기준 클록 신호의 위상보다 늦는 경우에는 위상 당김 신호(phase pull signal)를 생성(805)한다. 다음에는 위상 밀침 신호가 생성되면 지연량을 늘리도록하고, 위상 당김 신호가 생성되면 지연량을 줄이도록 하는 제1 또는 제2 지연 제어 신호를 생성(807)한다. 제1 지연 제어 신호와 제2 지연 제어 신호는 동시에 생성되지 않으면서 교대로 생성된다.
도 9는 본 발명에 의한 다른 클록 신호 생성 방법의 흐름도이다. 도 8에 도시된 클록 신호 생성 방법과 비교할 때, 외부로부터 입력되는 기준 클록 신호를 수신하고, 이를 버퍼링함으로써 다음 신호 처리에 적합한 신호 레벨을 갖는 입력 클록 신호를 생성(901)하는 단계를 더 구비할 수 있다. 다음에는 도 8의 단계(801, 803)에서와 같이, 제1 및 제2 지연 제어 신호에 따라 입력 클록 신호를 지연(903)시키고, 이 2개의 지연된 신호의 중간 위상을 갖는 클록 신호(즉, 위상 혼합 신호)를 생성(905)한다. 다음에는 이 위상 혼합 신호를 버퍼링하여 출력 클록 신호를 생성(907)하는 단계를 더 구비할 수 있다. 이 버퍼링은 다음 단의 회로를 구동할 수 있는 신호를 생성하기 위함이다. 이 경우 위상 판별 신호(즉, 위상 당김 신호 또는 위상 밀침 신호)를 생성할 때, 위상 혼합 신호 대신에 버퍼링된 출력 클록 신호가 이용된다. 이 출력 클록 신호를 수신하여 소정 시간 지연시킴으로써 피드백 클록 신호를 생성(909)하는 단계를 더 구비할 수 있다. 여기서, 피드백 클록 신호는 입력 클록 신호를 생성(901)할 때의 지연량으로 출력 클록 신호를 지연시킨 것이다. 이 경우 위상 판별 신호를 생성할 때, 기준 클록 신호 대신에 입력 클록 신호가 사용되며, 출력 클록 신호 대신에 피드백 클록 신호가 사용된다. 피드백 클록 신호는 임의의 지연량으로 출력 클록 신호를 지연시킨 것일 수도 있다. 이 경우에도 위상 판별 신호를 생성할 때, 출력 클록 신호 대신에 피드백 클록 신호가 사용된다. 위상 밀침 신호 또는 위상 당김 신호를 생성(911)하는 것과, 위상 밀침 신호 또는 위상 당김 신호에 따라 제1 또는 제2 지연 제어 신호를 생성(913)은 도 8의 단계(805, 807)에서와 동일하다.
본 발명은 그 정신 또는 주요한 특징으로부터 벗어나는 일없이 여러 가지 다른 형태로 실시할 수 있다. 따라서 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석되어서는 안 된다. 본 발명의 범위는 전술한 실시예가 아닌 특허청구범위에 의해 정해진다. 그리고 특허청구범위의 균등 범위에 속하는 변형이나 변경은 모두 본 발명의 범위 내의 것이다.
이상과 같은 본 발명에 의하면, 기존의 구성에 가변 지연 라인을 하나 더 사용하고, 두 가변 지연 라인으로부터의 출력 신호의 중간 위상을 갖는 신호를 생성함으로써 가변 지연 라인 자체의 단위 지연량을 줄이지 않고도 용이하게 실효 단위 지연량을 줄일 수 있다.

Claims (19)

  1. 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로에 있어서,
    입력 클록 신호를 수신하여 제1 지연된 입력 클록 신호(first delayed input clock signal)를 생성하는 제1 지연 회로(a first delay circuit)―여기서, 상기 제1 지연된 입력 클록 신호는 상기 제1 지연 회로로 입력되는 제1 지연 제어 신호에 따라 결정되는 지연량으로 상기 입력 클록 신호에 대해 지연된 것임―와,
    상기 입력 클록 신호를 수신하여 제2 지연된 입력 클록 신호를 생성하는 제2 지연 회로(a second delay circuit)―여기서, 상기 제2 지연된 입력 클록 신호는 상기 제2 지연 회로로 입력되는 제2 지연 제어 신호에 따라 결정되는 지연량으로 상기 입력 클록 신호에 대해 지연된 것임―와,
    상기 제1 및 제2 지연된 입력 클록 신호를 수신하여, 상기 제1 및 제2 지연된 입력 클록 신호의 위상을 혼합함으로써 위상 혼합 클록 신호를 생성하는 위상 혼합 회로(a phase blending circuit)와,
    기준 클록 신호와 상기 위상 혼합 클록 신호를 수신하여, 상기 위상 혼합 클록 신호의 위상이 상기 기준 클록 신호의 위상보다 앞서는 경우에는 위상 밀침 신호(phase push signal)를 생성하고, 상기 위상 혼합 클록 신호의 위상이 상기 기준 클록 신호의 위상보다 늦는 경우에는 위상 당김 신호(phase pull signal)를 생성하는 위상 판별 회로(a phase detection circuit)와,
    상기 위상 판별 회로로부터 상기 위상 밀침 신호가 수신되면 지연량을 늘리도록 하고, 상기 위상 당김 신호가 수신되면 지연량을 줄이도록 하는 상기 제1 또는 제2 지연 제어 신호를 생성하는 지연 제어 회로(a delay control circuit)를
    구비하는 것을 특징으로 하는 클록 신호 생성 회로.
  2. 제1항에 있어서,
    상기 제1 제어신호 또는 제2 제어신호는 교대로 생성되는 것을 특징으로 하는 클록 신호 생성 회로.
  3. 제1항에 있어서,
    상기 제1 지연 제어 신호와 상기 제2 지연 제어 신호는 동시에 생성되지 않는 것을 특징으로 하는 클록 신호 생성 회로.
  4. 제1항에 있어서,
    상기 기준 클록 신호를 수신하고, 버퍼링함으로써 상기 입력 클록 신호를 생성하는 입력 버퍼를 더 구비하는 것을 특징으로 하는 클록 신호 생성 회로.
  5. 제1항에 있어서,
    상기 위상 혼합 클록 신호를 수신하여 버퍼링함으로써 상기 출력 클록 신호를 생성하는 출력 버퍼를 더 구비하며,
    상기 위상 혼합 클록 신호 대신에 상기 출력 클록 신호가 상기 위상 판별 회로로 제공되는 것을 특징으로 하는 클록 신호 생성 회로.
  6. 제5항에 있어서,
    상기 출력 클록 신호를 수신하여 피드백 클록 신호―여기서, 상기 피드백 클록 신호는 상기 입력 버퍼에서의 지연량으로 상기 출력 클록 신호를 지연시킨 것임―를 생성하는 더미 지연 회로를 더 구비하고,
    상기 기준 클록 신호 대신에 상기 입력 클록 신호가 상기 위상 판별 회로로 제공되며,
    상기 출력 클록 신호 대신에 상기 피드백 클록 신호가 상기 위상 판별 회로로 제공되는 것을 특징으로 하는 클록 신호 생성 회로.
  7. 제5항에 있어서,
    상기 출력 클록 신호를 수신하여 피드백 클록 신호―여기서, 상기 피드백 클록 신호는 소정 지연량으로 상기 출력 클록 신호를 지연시킨 것임―를 생성하는 더미 지연 회로(dummy delay circuit)를 더 구비하고,
    상기 출력 클록 신호 대신에 상기 피드백 클록 신호가 상기 위상 판별 회로로 제공되는 것을 특징으로 하는 클록 신호 생성 회로.
  8. 제1항에 있어서,
    상기 위상 혼합 회로는
    상기 제1 지연된 입력 클록 신호를 수신하여 반전시키는 제1 인버터와,
    상기 제2 지연된 입력 클록 신호를 수신하여 반전시키는 제2 인버터와,
    상기 제1 및 제2 인버터의 출력 신호를 반전시키는 제3 인버터―여기서, 상기 제3 인버터의 입력단에는 상기 제1 및 제2 인버터의 출력단이 연결되며, 상기 제3 인버터의 출력 신호는 상기 위상 혼합 클록 신호로서 제공됨―를
    포함하는 것을 특징으로 하는 클록 신호 생성 회로.
  9. 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로에 있어서,
    기준 클록 신호를 수신하고, 버퍼링함으로써 입력 클록 신호를 생성하는 입력 버퍼와,
    상기 입력 클록 신호를 수신하여 제1 지연된 입력 클록 신호(first delayed input clock signal)를 생성하는 제1 지연 회로(a first delay circuit)―여기서, 상기 제1 지연된 입력 클록 신호는 상기 제1 지연 회로로 입력되는 제1 지연 제어 신호에 따라 결정되는 지연량으로 상기 입력 클록 신호에 대해 지연된 것임―와,
    상기 입력 클록 신호를 수신하여 제2 지연된 입력 클록 신호를 생성하는 제2 지연 회로(a second delay circuit)―여기서, 상기 제2 지연된 입력 클록 신호는 상기 제2 지연 회로로 입력되는 제2 지연 제어 신호에 따라 결정되는 지연량으로 상기 입력 클록 신호에 대해 지연된 것임―와,
    상기 제1 및 제2 지연된 입력 클록 신호를 수신하여, 상기 제1 및 제2 지연된 입력 클록 신호의 위상을 혼합함으로써 위상 혼합 클록 신호를 생성하는 위상혼합 회로(a phase blending circuit)와,
    상기 위상 혼합 클록 신호를 수신하여 버퍼링함으로써 상기 출력 클록 신호를 생성하는 출력 버퍼와,
    상기 기준 클록 신호와 상기 출력 클록 신호를 수신하여, 상기 출력 클록 신호의 위상이 상기 기준 클록 신호의 위상보다 앞서는 경우에는 위상 밀침 신호(phase push signal)를 생성하고, 상기 출력 클록 신호의 위상이 상기 기준 클록 신호의 위상보다 늦는 경우에는 위상 당김 신호(phase pull signal)를 생성하는 위상 판별 회로(a phase detection circuit)와,
    상기 위상 판별 회로로부터 상기 위상 밀침 신호가 수신되면 지연량을 늘리도록 하고, 상기 위상 당김 신호가 수신되면 지연량을 줄이도록 하는 상기 제1 또는 제2 지연 제어 신호를 생성하는 지연 제어 회로(a delay control circuit)―여기서, 상기 제1 지연 제어 신호와 상기 제2 지연 제어 신호는 동시에 생성되지 않음―를
    구비하는 것을 특징으로 하는 클록 신호 생성 회로.
  10. 제9항에 있어서,
    상기 제1 제어신호 또는 제2 제어신호는 교대로 생성되는 것을 특징으로 하는 클록 신호 생성 회로.
  11. 제9항에 있어서,
    상기 출력 클록 신호를 수신하여 피드백 클록 신호―여기서, 상기 피드백 클록 신호는 상기 입력 버퍼에서의 지연량으로 상기 출력 클록 신호를 지연시킨 것임―를 생성하는 더미 지연 회로를 더 구비하고,
    상기 기준 클록 신호 대신에 상기 입력 클록 신호가 상기 위상 판별 회로로 제공되며,
    상기 출력 클록 신호 대신에 상기 피드백 클록 신호가 상기 위상 판별 회로로 제공되는 것을 특징으로 하는 클록 신호 생성 회로.
  12. 제9항에 있어서,
    상기 출력 클록 신호를 수신하여 피드백 클록 신호―여기서, 상기 피드백 클록 신호는 상기 입력 버퍼에서의 지연량으로 상기 출력 클록 신호를 지연시킨 것임―를 생성하는 더미 지연 회로를 더 구비하고,
    상기 출력 클록 신호 대신에 상기 피드백 클록 신호가 상기 위상 판별 회로로 제공되는 것을 특징으로 하는 클록 신호 생성 회로.
  13. 제9항에 있어서,
    상기 위상 혼합 회로는
    상기 제1 지연된 입력 클록 신호를 수신하여 반전시키는 제1 인버터와,
    상기 제2 지연된 입력 클록 신호를 수신하여 반전시키는 제2 인버터와,
    상기 제1 및 제2 인버터의 출력 신호를 반전시키는 제3 인버터―여기서, 상기 제3 인버터의 입력단에는 상기 제1 및 제2 인버터의 출력단이 연결되며, 상기 제3 인버터의 출력 신호는 상기 위상 혼합 클록 신호로서 제공됨―를
    포함하는 것을 특징으로 하는 클록 신호 생성 회로.
  14. 제어된 타이밍을 갖는 클록 신호를 생성하는 방법에 있어서,
    입력 클록 신호와 제1 지연 제어 신호를 수신한 후에, 상기 제1 지연 제어 신호에 따라 결정되는 지연량으로 상기 입력 클록 신호를 지연시킴으로써 제1 지연된 입력 클록 신호(a first delayed input clock signal)를 생성하는 단계와,
    입력 클록 신호와 제2 지연 제어 신호를 수신한 후에, 상기 제2 지연 제어 신호에 따라 결정되는 지연량으로 상기 입력 클록 신호를 지연시킴으로써 제2 지연된 입력 클록 신호(a second delayed input clock signal)를 생성하는 단계와,
    상기 제1 및 제2 지연된 입력 클록 신호를 수신하여, 상기 제1 및 제2 지연된 입력 클록 신호의 위상을 혼합함으로써 위상 혼합 클록 신호(a phase blended clock signal)를 생성하는 위상 혼합 단계와,
    기준 클록 신호와 상기 위상 혼합 클록 신호를 수신하여, 상기 위상 혼합 클록 신호의 위상이 상기 기준 클록 신호의 위상보다 앞서는 경우에는 위상 밀침 신호(phase push signal)를 생성하고, 상기 위상 혼합 클록 신호의 위상이 상기 기준 클록 신호의 위상보다 늦는 경우에는 위상 당김 신호(phase pull signal)를 생성하는 위상 판별 단계와,
    상기 위상 밀침 신호가 생성되면 지연량을 늘리도록 하고, 상기 위상 당김신호가 생성되면 지연량을 줄이도록 하는 상기 제1 또는 제2 지연 제어 신호를 생성하는 단계를
    구비하는 것을 특징으로 하는 클록 신호 생성 방법.
  15. 제14항에 있어서,
    상기 제1 지연 제어 신호와 상기 제2 지연 제어 신호는 동시에 생성되지 않으면서 교대로 생성되는 것을 특징으로 하는 클록 신호 생성 방법.
  16. 제14항에 있어서,
    상기 기준 클록 신호를 수신하고, 버퍼링함으로써 상기 입력 클록 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 클록 신호 생성 방법.
  17. 제12항에 있어서,
    상기 위상 혼합 클록 신호를 수신하여 버퍼링함으로써 상기 출력 클록 신호를 생성하는 클록 버퍼링 단계를 더 구비하며,
    상기 위상 판별 단계에서 상기 위상 혼합 클록 신호 대신에 상기 출력 클록 신호가 사용되는 것을 특징으로 하는 클록 신호 생성 방법.
  18. 제17항에 있어서,
    상기 출력 클록 신호를 수신하여 피드백 클록 신호를 생성하는 더미 클록 수신 단계―여기서, 상기 피드백 클록 신호는 상기 클록 수신 단계에서의 지연량으로 상기 출력 클록 신호를 지연시킨 것임―를 더 구비하고,
    상기 위상 판별 단계에서 상기 기준 클록 신호 대신에 상기 입력 클록 신호가 사용되며, 상기 출력 클록 신호 대신에 상기 피드백 클록 신호가 사용되는 것을 특징으로 하는 클록 신호 생성 방법.
  19. 제17항에 있어서,
    상기 출력 클록 신호를 수신하여 피드백 클록 신호를 생성하는 더미 지연 단계―여기서, 상기 피드백 클록 신호는 소정 지연량으로 상기 출력 클록 신호를 지연시킨 것임―를 더 구비하고,
    상기 위상 판별 단계에서 상기 출력 클록 신호 대신에 상기 피드백 클록 신호가 사용되는 것을 특징으로 하는 클록 신호 생성 방법.
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