KR100403346B1 - 반도체 메모리 장치의 감지증폭기 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 감지증폭기에 관한 것으로, 감지증폭부의 인에이블 단자를 제어하여 미세한 입력전압간의 전압 이득을 크게하고, 전류 소모를 줄일 수 있는 반도체 메모리 장치의 감지증폭기에 관한 것이다.

이를 위한 본 발명의 반도체 메모리 장치의 감지증폭기는, 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부와, 상기 제1 및 제2 감지증폭부의 출력신호를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부를 포함하는 반도체 메모리 장치의 감지증폭기에 있어서, 상기 제1 및 제2 감지증폭부의 인에이블 수단의 전류량을 제어하는 전압이득증폭부와, 상기 제1 및 제2 감지증폭부의 프리차아지 신호 및 상기 제3 감지증폭부의 출력신호를 피드백받아 상기 전압이득증폭부를 제어하는 신호를 출력하는 피드백부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 감지증폭기{SENSE AMPLIFIER OF SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 감지증폭기에 관한 것으로, 보다 구체적으로는 미세한 입력전압간의 전압 이득을 크게하고, 전류 소모를 줄일 수 있는 반도체 메모리 장치의 감지증폭기에 관한 것이다.

일반적으로, 감지증폭기는 셀 어레이(cell array)에 저장되어 있는 미세한 데이타 신호가 비트 라인 및 비트바 라인 또는 데이타 라인 및 데이타바 라인에 각각 실리게 되면 이를 감지·증폭한 후에 데이타 출력버퍼로 전달하기 위한 회로로서, 셀에서 전달된 데이타의 작은 전위차를 정확히 감지하여 단시간 내에 증폭하여 다음 회로로 전달해 주도록 설계된다.

참고로, 반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정을 살펴보면, 먼저 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드 라인이 액티브되고 일정한 시간후에 비트라인 감지증폭기가 동작하여 액티브된 워드 라인의 셀 데이터를 래치(latch) 시킨다.(이 시간이 로오 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트 라인 감지증폭기의 정보를 데이터 라인을 통해서 데이터라인 센스앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다.

그러면 첨부 도면을 참조하여 종래의 감지증폭기의 동작 및 구성에 대해 설명한다.

도 1은 종래의 감지 증폭기의 회로도로서, 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부(11)(12)와 제1 및 제2 감지증폭부(11)(12)의 출력신호(sa1, sa1b)를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부(14)를 구비한다.

이에 대한 동작은 감지 증폭기의 인에이블 신호(pse1)가 '하이'로 인가되면, 제 1 및 제2 감지증폭부(11, 12)의 인에이블 단자인 커런트 소오스 역할을 하는 제3 NMOS 트랜지스터(N3)가 턴온되어 상기 제1 및 제2 감지증폭부(11, 12)를 동작시키게 된다. 제1 및 제2 감지증폭부(11, 12)는 메모리 셀로부터 전송된 미세한 데이타 신호(db, dbb)를 감지한 후 이를 차동 증폭한 신호(sa1, sa1b)를 각각 출력한다.

그 후, 제3 감지증폭부(13)는 상기 제1 및 제2 감지증폭부(11, 12)에서 증폭된 출력 신호(sa1, sa1b)를 입력으로 하여 또 한번의 증폭된 신호(sa2, sa2b)를 데이터 출력 버퍼부(미도시)쪽으로 출력하고, 상기 데이타 출력 버퍼부의 인에이블 신호가 입력되면 상기 증폭된 신호(sa2, sa2b)가 상기 데이타 출력 버퍼부를 통해 데이타 패드(미도시)로 출력된다.

도면에서 도시된 프리차아지 및 이퀄라이즈 회로부(14)는 제1, 제2 감지증폭부(11, 12) 및 제3 감지증폭부(13)가 동작하지 않는 대기 상태시, 감지증폭기의 인에이블 신호(pse1, pse2)가 '로우'로 전이되면 동작하여 상기 제1 및 제2 감지증폭부(11, 12)의 출력 노드를 전원전압(Vcc)으로 프리차아지 및 이퀄라이징 시키게 된다.

그러나, 종래의 센스앰프는 데이타 라인쌍이 전원전압 근처에서 작은 전압차를 가지고 스윙하고 센스 앰프를 저전압에서 동작시키게 되면, 센스 앰프의 PMOS 트랜지스터의 문턱 전압이 증가하여 센스 앰프의 PMOS 트랜지스터의 전류 구동 능력이 떨어지게 되어 미소한 전압차를 가진 셀 데이터를 제대로 센싱하지 못하는 경우가 발생한다.

그러므로, 제1 단의 제1 및 제2 센스 앰프부(11, 12)는 입력 전압차를 감지한 후에 충분한 전압이득을 만들지 못하고 제2 단의 제3 센스 앰프부(13)로 전송하게 된다. 이때, 제2 단의 제3 센스 앰프부(13)는 제1 단의 센스 앰프부(11, 12)로부터 전송된 데이타 신호가 전위 레벨이 낮아 제3 센스 앰프부(13)를 충분히 구동시키지 못하여 동작 속도가 떨어지는 문제점이 있었다.

또한, 커런트 미러형 구조의 제1, 제2 감지증폭부(11)(12)는 잡음 면역성은 우수하나 감지증폭부(11)(12)의 인에이블 신호(pse1)가 활성화 되어 있는 경우 계속해서 전류가 소모되는 전류 패스(pass)가 존재한다. 이에따라 전류 소모가 증가하여 저전압용 회로에 적용하는데 문제점이 있었다.

따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 감지증폭부의 인에이블 단자를 제어하여 미세한 입력전압간의 전압 이득을 크게하고, 전류 소모를 줄일 수 있는 반도체 메모리 장치의 감지증폭기를 제공하는 데 있다.

도 1은 종래의 반도체 메모리 장치의 감지증폭기에 대한 회로도.

도 2는 본 발명의 반도체 메모리 장치의 감지증폭기에 대한 회로도.

도 3은 종래와 본 발명의 감지증폭기의 감지능력을 비교 도시한 동작 타이밍도.

* 도면의 주요부분에 대한 부호 설명 *

21 : 제1 감지증폭부 23 : 제2 감지증폭부

40 : 제3 감지증폭부 50, 52 : 프리차아지 및 이퀄라이즈 회로부

100 : 전압이득증폭부 110 : 풀업용 PMOS 트랜지스터부

120 : 전류제어부 200 : 피드백부

상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 감지증폭기는, 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부와, 상기 제1 및 제2 감지증폭부의 출력신호를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부를 포함하는 반도체 메모리 장치의 감지증폭기에 있어서, 상기 제1 및 제2 감지증폭부의 인에이블 수단의 전류량을 제어하는 전압이득증폭부와, 상기 제1 및 제2 감지증폭부의 프리차아지 신호 및 상기 제3 감지증폭부의 출력신호를 피드백받아 상기 전압이득증폭부를 제어하는 신호를 출력하는 피드백부를 포함하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 반도체 메모리 장치의 감지증폭기에 대한 회로도이고, 도 3은 종래와 본 발명의 감지증폭기의 감지능력을 비교 도시한 동작 타이밍도이다.

먼저, 도 2에 도시된 바와같이, 본 발명의 감지증폭기는 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부(21)(23)와, 제1 및 제2 감지증폭부(21)(23)의 출력신호(sa1, sa1b)를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부(40)와, 제1 및 제2 감지증폭부(21)(23)가 디스에이블될 때 그 출력노드를 전원전압 레벨로 프리차아지시키는 프리차아지-이퀄라이즈 회로부(50)와, 제3 감지증폭부(40)가 디스에이블될 때 그 출력노드를 전원전압레벨로 프리차아지시키는 프리차아지-이퀄라이즈 회로부(52)와, 제3 감지증폭부(40)의 출력신호(sa2, sa2b)를 외부 데이타 패드로 전달하는 데이타 출력버퍼부(미도시)를 포함하며, 또한 상기 제1 및 제2 감지증폭부(21)(22)의 인에이블 수단의 모스 트랜지스터에 흐르는 전류량을 제어하는 전압이득증폭부(100)와, 제1 및 제2 감지증폭부(21)(22)의 프리차아지 신호 및 제3 감지증폭부(40)의 출력신호를 피드백받아 전압이득증폭부(100)를 제어하는 신호를 출력하는 피드백부(200)를 포함한다.

여기서, 제1 감지증폭부(21)는 인에이블 수단으로 전압이득증폭부(100)로부터의 제어신호(pse1_v)에 의해 접지전압으로 커런트 경로를 형성시켜 주는 NMOS 트랜지스터(N3)와, 전원전압을 공급하는 커런트 미러형 구조의 PMOS 트랜지스터(P1)(P2) 및, 상기 PMOS 트랜지스터(P1)(P2)와 NMOS 트랜지스터(N3) 사이에 접속되며 데이타 버스 신호(db)(dbb)를 수신하는 NMOS 트랜지스터(N1)(N2)로구성된다.

또한, 제2 감지증폭부(23)는 상기 제1 감지증폭부(21)와 마찬가지로, 인에이블 수단인 NMOS 트랜지스터(N3)를 포함하며, 전원전압을 공급하는 커런트 미러형 구조이 PMOS 트랜지스터(P3)(P4)와, 상기 PMOS 트랜지스터(P3)(P4)와 NMOS 트랜지스터(N3) 사이에 접속되며 데이타 버스 신호(db)(dbb)를 수신하는 NMOS 트랜지스터(N4)(N5)로 구성된다.

제3 감지증폭부(40)는 인에이블 신호(pse2)에 의해 접지전압으로 커런트 경로를 형성시켜 주는 NMOS 트랜지스터(N6)와, 전원전압을 공급하는 래치형 구조의 PMOS 트랜지스터(P5)(P6) 및 NMOS 트랜지스터(N7)(N8)와, 상기 NMOS 트랜지스터(N7)(N8)와 상기 NMOS 트랜지스터(N6) 사이에 접속되고 상기 제1 및 제2 감지증폭부(21)(23)의 출력신호(sa1)(sa1b)를 수신하는 NMOS 트랜지스터(N9)(N10)로 구성된다.

또한, 프리차아지-이퀄라이즈 회로부(50)는 프리차아지 신호(pse1)에 의해 상기 제1 및 제2 감지증폭부(21)(23)의 출력노드를 프리차아지 및 이퀄라이징시키는 제7, 제8, 제9 PMOS 트랜지스터(P7)(P8)(P9)를 구비한다.

또한, 프리차아지-이퀄라이즈 회로부(52)는 프리차아지 신호(pse2)에 의해 상기 제3 감지증폭부(40)의 출력노드를 프리차아지 및 이퀄라이징시키는 제11, 제12, 제13 PMOS 트랜지스터(P11)(P12)(P13)를 구비한다.

그 다음, 피드백부(200)는 제3 감지증폭부(40)의 출력신호(sa2, sa2b) 및 프리차아지 신호(pse1)를 수신하여 전압이득증폭부(100)로 신호를 출력한다.

이러한 피드백부(200)는 제3 감지증폭부의 출력신호를 수신하는 제1 낸드게이트(NAND1)와, 제1 낸드게이트(NAND1)로부터의 신호를 반전하는 인버터(INV)와, 제1 및 제2 감지증폭부(21)(23)의 프리차아지 신호(pse1)와 인버터(INV)로부터의 신호를 수신하여 상기 전압이득증폭부(100)로 신호를 출력하는 제2 낸드게이트(NAND2)를 포함한다.

그 다음, 전압이득증폭부(100)는 피드백부(200)로부터 신호를 인가받아 전원전압레벨을 전달하는 풀업용 PMOS 트랜지스터부(110)와, 풀업용 PMOS 트랜지스터부(110)로부터의 전류량을 조절하여 제1 및 제2 감지증폭부(21)(23)의 인에이블 수단인 NMOS 트랜지스터(N3)로 흐르는 전류량을 제어하는 전류제어부(120)를 포함한다.

여기서, 풀업용 PMOS 트랜지스터부(110)는 피드백부(200)로부터의 신호를 게이트 단의 입력으로 하는 제1 및 제2 PMOS 트랜지스터(PM1)(PM2)를 구비한다. 제1 PMOS 트랜지스터(PM1)는 소오스 단에 전원전압레벨이 인가되고, 드레인 단에는 제2 PMOS 트랜지스터(PM2)와 공통 접속하며, 제1 PMOS 트랜지스터(PM1)의 웰(well) 영역에는 상기 전원전압레벨이 공통으로 인가되고, 상기 제2 PMOS 트랜지스터(PM2)의 웰 영역에는 제1 PMOS 트랜지스터(PM1)의 드레인 단과 공통 접속한다.

또한, 전류제어부(120)는 적어도 하나 이상의 저항(R)으로 구성되는데, 이는 제2 PMOS 트랜지스터(PM2)의 소오스 단과 공통접속하면서 제2 PMOS 트랜지스터(PM2)에 흐르는 전원전압레벨의 전류량 일부분을 접지로 흘려보내어 제1, 제2 감지증폭부(21)(23)의 NMOS 트랜지스터(N3)에 흐르는 전류량을 조절한다.

상기와 같은 구성을 갖는 본 발명의 감지증폭기에 대한 동작을 설명하면 다음과 같다.

먼저, 프리차아지신호(pse1)(pse2)가 '로우'레벨이 되면, 피드백부(200)의 제2 낸드게이트(NAND2)로부터 '하이'레벨이 출력되어 전압이득증폭부(100)를 턴 오프시킨다. 이에의해, NMOS 트랜지스터(N3)가 턴 오프되어 제1, 제2 감지증폭부(21)(23)가 동작을 하지 못하고 프리차아지신호(pse1)에 의해 데이타 라인(db)(dbb)이 전원전압레벨로 프리차아지되고, 또한 프리차아지신호(pse2)에 의해 제3 감지증폭부(40)의 출력신호(sa2)(sa2b)가 전원전압레벨로 프리차아지된다.

이어서, 프리차아지신호(pse1)(pse2)가 '하이'레벨이 되면, 프리차아지-이퀄라이즈 회로부(50)(52)가 턴 오프되고, 피드백부(200)의 제2 낸드게이트(NAND2)가 '로우'레벨을 출력하여 풀업용 PMOS 트랜지스터부(110)를 턴 온시켜 전원전압레벨을 전달하게 된다. 이때, 전류제어부(120)에 의해 상기 전원전압레벨의 일부분을 접지로 흘려보내 NMOS 트랜지스터(N3)의 제어신호(pse1_v)가 전원전압레벨보다 작게 인가되도록 하여 NMOS 트랜지스터(N3)의 유효문턱전압(Vgs)을 조절함으로써 저전압에서의 데이타 라인(db)과 데이타바 라인(dbb)의 전압차(△db)가 작은 경우에도 감지능력을 크게 개선하였다.

도 3은 종래 감지증폭기의 감지 능력(a)과 본 발명의 감지증폭기의 감지 능력(b)을 비교 도시한 것이다. 도시된 바와같이 전원전압레벨이 1.6V이고 △db가 10, 20, 30, 40mV 각각의 경우, 특히 전압차(△db)가 미세할 수록 본 발명에서의 제1, 제2 감지증폭부(21)(23)의 감지능력이 뛰어나다는 것을 알 수 있다.

또한, 제3 감지증폭부(40)의 출력신호(sa2)(sa2b)가 '하이'레벨과 '로우'레벨로 스윙되면, 피드백부(200)의 제1 낸드게이트(NAND1)로부터 '하이'레벨이 출력되며, 인버터(INV)에 의해 그 신호가 반전된다. 따라서, 제2 낸드게이트(NAND2)가 '하이'레벨을 출력하여 전압이득증폭부(100)를 턴 오프시킴으로써 제1, 제2 감지증폭부(21)(23)를 디스에이블 시킨다. 즉, 제3 감지증폭부(40)에서의 감지가 완료됨과 동시에 제1, 제2 감지증폭부(21)(23)가 디스에이블되도록 피드백부(200)의 제어를 받도록 구성하여 불필요한 전력소모를 방지한다. 또한, 제3 감지증폭부(40)를 크로스 커플형이 아닌 래치형을 사용함으로써 전력소모를 최소화할 수 있다.

한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상술한 본 발명의 반도체 메모리 장치의 감지증폭기에 의하면, 제1, 제2 감지증폭부(21)(23)의 인에이블 수단인 NMOS 트랜지스터(N3)의 유효문턱전압(Vgs)을 조절함으로써 저전압에서의 데이타 라인(db)과 데이타바 라인(dbb)의 미세한 전압차(△db)에도 감지능력을 크게 개선할 수 있다.

또한, 제3 감지증폭부(40)에서의 감지가 완료됨과 동시에 제1, 제2 감지증폭부(21)(23)가 디스에이블되도록 피드백부(200)의 제어를 받도록 구성하여 불필요한 전력소모를 방지할 수 있다.

아울러, 제3 감지증폭부(40)를 크로스 커플형이 아닌 래치형을 사용함으로써 전력소모를 최소화할 수 있다.

Claims (7)

1. 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부와, 상기 제1 및 제2 감지증폭부의 출력신호를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부를 포함하는 반도체 메모리 장치의 감지증폭기에 있어서,

   상기 제1 및 제2 감지증폭부의 인에이블 수단의 전류량을 제어하는 전압이득증폭부와,

   상기 제1 및 제2 감지증폭부의 프리차아지 신호 및 상기 제3 감지증폭부의 출력신호를 피드백받아 상기 전압이득증폭부를 제어하는 신호를 출력하는 피드백부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭기.
2. 제 1항에 있어서,

   상기 전압이득증폭부는 상기 피드백부로부터 신호를 인가받아 전원전압레벨보다 작은 전압레벨을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭기.
3. 제 2항에 있어서,

   상기 전압이득증폭부는 상기 피드백부로부터 신호를 인가받아 전원전압레벨을 전달하는 풀업용 PMOS 트랜지스터부와,

   상기 풀업용 PMOS 트랜지스터부로부터의 전류량을 조절하여 상기 제1 및 제2감지증폭부의 인에이블 수단의 전류량을 제어하는 전류제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭부.
4. 제 3항에 있어서,

   상기 풀업용 PMOS 트랜지스터부는 상기 피드백부로부터의 신호를 게이트 단의 입력으로 하는 제1 및 제2 PMOS 트랜지스터를 포함하며,

   상기 제1 PMOS 트랜지스터는 소오스 단에 전원전압레벨이 인가되고, 드레인 단에는 상기 제2 PMOS 트랜지스터와 공통 접속하며, 상기 제1 PMOS 트랜지스터의 웰(well) 영역에는 상기 전원전압레벨이 공통으로 인가되고, 상기 제2 PMOS 트랜지스터의 웰 영역에는 상기 제1 PMOS 트랜지스터의 드레인 단과 공통 접속하는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭기.
5. 제 4항에 있어서,

   상기 전류제어부는 적어도 하나 이상의 저항으로 구성되며,

   상기 제2 PMOS 트랜지스터의 소오스 단과 공통접속하면서 상기 제2 PMOS 트랜지스터에 흐르는 전원전압레벨의 전류량 일부분을 접지로 흘려보내어 상기 제1, 제2 감지증폭부의 인에이블 단자에 흐르는 전류량을 조절하는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭기.
6. 제 1항에 있어서,

   상기 피드백부는 상기 제3 감지증폭부의 출력신호를 수신하는 제1 낸드게이트와,

   상기 제1 낸드게이트로부터의 신호를 반전하는 인버터와,

   상기 제1 및 제2 감지증폭부의 프리차아지 신호와 상기 인버터로부터의 신호를 수신하여 상기 전압이득증폭부로 출력하는 제2 낸드게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 감지증폭기.
7. 제 1항에 있어서,

   상기 제3 감지증폭부는 래치형 감지증폭부인 것을 특징으로 하는 반도체 메모리 장치의 감지증폭기.