KR100393094B1 - A Semiconductor Package Using A Board Having Supporting Legs - Google Patents
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Abstract
이 발명은 지지각을 갖는 회로 기판을 이용한 반도체 패키지에 관한 것이며, 2개 이상의 반도체 칩이 실장되는 행오버형(Hang over type) 적층 구조에 있어서 상부 반도체 칩이 행오버되는 부분에 지지각을 형성시킨 기판을 이용하여 반도체 패키지를 제조하는 것에 의해서, 행오버된 길이가 비교적 긴 경우에도 상부 반도체 칩으로부터 기판에의 와이어 본딩시 상부 반도체 칩에의 크랙 발생 또는 와이어 본딩 불량 우려가 없는 동시에, 작업성이 양호하고, 행오버형 반도체 칩 적층 구조의 반도체 패키지 제조시 동일 면적 및 크기의 반도체 칩을 이용할 수 있는 등 반도체 칩의 선택 자유도가 높다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package using a circuit board having a support angle, wherein a support angle is formed at a portion where an upper semiconductor chip hangs in a hang over type stack structure in which two or more semiconductor chips are mounted. By manufacturing a semiconductor package using the substrate thus prepared, there is no fear of occurrence of cracks or poor wire bonding to the upper semiconductor chip during wire bonding from the upper semiconductor chip to the substrate even when the hanged length is relatively long. This is preferable, and the degree of freedom in the selection of the semiconductor chip is high, such that a semiconductor chip having the same area and size can be used when manufacturing a semiconductor package having a hangover semiconductor chip stack structure.
Description
본 발명은 지지각을 갖는 기판을 이용한 반도체 패키지에 관한 것이며, 더욱 상세하게는, 행오버형(Hang over type) 반도체 칩 적층 구조에 있어서 상부 반도체 칩에서 기판으로의 와이어 본딩을 가능케하는 지지각을 갖는 기판을 이용한 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package using a substrate having a support angle, and more particularly, to a support angle for enabling wire bonding from an upper semiconductor chip to a substrate in a hang over type semiconductor chip stack structure. It relates to a semiconductor package using a substrate having.
다양한 종류의 반도체 칩 중에서도 와이어 본딩 또는 범프 형성을 위한 본드패드의 수를 많게 할 필요가 없는 유형의 반도체 칩들은 본드 패드가 2 개의 상호 대향하는 양변중 하나의 양변에만 형성되도록 디자인된 장방형의 형태로 대량 생산되고 있으며, 통상적으로 반도체 패키지는 하나의 반도체 칩을 포함하고 있으므로, 사용자 또는 전자기기 제조자 등은 용량 증가를 희망하는 경우 상기한 반도체 패키지를 수평으로 다수개 사용하게 되나, 이는 상대적으로 많은 공간을 점유하게 되므로, 최근의 전자 기기의 소형화 추세에 역행하게 되는 문제가 있다.Of the various types of semiconductor chips, semiconductor chips of the type that do not need to increase the number of bond pads for wire bonding or bump formation have a rectangular shape designed such that the bond pads are formed only on one side of two mutually opposite sides. Since it is mass-produced, and a semiconductor package generally includes one semiconductor chip, a user or an electronic device manufacturer may use a plurality of the above-described semiconductor packages horizontally when the capacity is desired, but this is a relatively large space. Since it is occupied, there is a problem that the current trend of miniaturization of electronic devices.
따라서, 상기한 문제점을 해결하기 위한 종래의 방안으로서, 두 개의 반도체 칩을 적층하여 패키징한 형태의 반도체 패키지가 제안되어 있으나, 반도체 칩 상면 의 상호 대향하는 양변에 인접한 부분에 위치하는 본드 패드는 와이어 본딩의 수행을 위해 노출되어야 하므로, 동일한 크기 및 면적을 갖는 반도체 칩을 적층하는 것은 불가능하였다. 또한, 2 개의 동일한 크기 및 면적을 갖는 장방형 반도체 칩을 십자상으로 적층하는 것은 상부의 반도체 칩의 행오버된 부분(즉, 하부의 반도체 칩에 의해 지지되지 않는 부분)에 위치하는 본드 패드에의 와이어 본딩시 본딩 캐필러리에 의한 접촉 충격에 의해 반도체 칩에 크랙이 발생하거나 본딩이 불완전하게 될 우려가 높음과 아울러, 작업성이 열등하게 되며, 특히 행오버된 길이가 20 mil(약 0.05 mm) 이상인 경우에는 상기한 바와 같은 문제가 심각해져서 와이어 본딩이 거의 불가능하게 되는 문제가 있었다.Accordingly, as a conventional method for solving the above problems, a semiconductor package in which two semiconductor chips are stacked and packaged has been proposed, but the bond pads located at portions adjacent to opposite sides of the upper surface of the semiconductor chip are wired. Since it must be exposed for performing the bonding, it was impossible to stack semiconductor chips having the same size and area. In addition, the stacking of two rectangular semiconductor chips having the same size and area in a cross shape is carried out to the bond pads located in the hanged portion of the upper semiconductor chip (ie, the portion not supported by the lower semiconductor chip). In the case of wire bonding, there is a high possibility of cracking or incomplete bonding of the semiconductor chip due to the contact impact caused by the bonding capillary, and inferior in workability, especially the hangover length of 20 mil (about 0.05 mm). In the above case, the problem as described above is serious and wire bonding is almost impossible.
도 4A 및 도 4B는, 각각, 종래의 기판(10´)의 평면도 및 이를 이용한 종래의 반도체 패키지(1´)의 단면도로서, 도시된 종래의 기판(10´)은 리드 프레임이며 도시된 반도체 패키지(1´)는 리드가 네 변으로부터 외부로 연장되는 타입의쿼드 플랫(Quad flat)형 반도체 패키지이다.4A and 4B are, respectively, a plan view of a conventional substrate 10 'and a cross-sectional view of a conventional semiconductor package 1' using the same, wherein the conventional substrate 10 'shown is a lead frame and the semiconductor package shown. (1 ') is a quad flat semiconductor package of a type in which leads extend outward from four sides.
상기한 종래의 기판(10´)은 중앙부에 위치하는 장방형 또는 정방형의 반도체 칩 탑재부(8)와, 이 탑재부(8)를 각각의 모서리 또는 변으로부터 지지하는 타이바(18)와, 상기한 탑재부(8)의 외주연으로부터 일정 거리 이격하여 상기한 외주연을 향하여 방사상으로 연장되는 다수의 리드(16)와, 상기한 타이바(18) 및 다수의 리드(16)를 지지하는 댐 바(17)로 구성된다.The conventional substrate 10 'includes a rectangular or square semiconductor chip mounting portion 8 located at the center portion, a tie bar 18 supporting the mounting portion 8 from each corner or side, and the mounting portion described above. A plurality of leads 16 extending radially toward the outer circumference at a distance from the outer circumference of (8) and the dam bars 17 supporting the tie bars 18 and the plurality of leads 16. It is composed of
도 4A에서 일점 쇄선으로 표시한 것은 실장될 반도체 칩(2,2a)을 나타낸 것이다. 상기한 각각의 반도체 칩(2,2a)의 입출력 단자로서의 본드 패드(3,3a)는 각각의 리드(16)의 내측 단부(본드 핑거)와 도전성 와이어(도 4B에서의 도면부호 5 참조)에 의하여 전기적으로 연결된다. 따라서, 상기한 각각의 반도체 칩(2,2a)상의 본드 패드(3,3a)들은 와이어 본딩을 위해 반드시 외부로 노출될 필요가 있으며, 행오버식으로 적층하는 것은 전술한 바와 같은 문제가 있으므로, 제 1 반도체 칩(2)의 면적 및 크기는 제 2 반도체 칩(2a)의 면적 및 크기보다 큰 것을 선택할 수 밖에 없다.In FIG. 4A, the dashed lines indicate the semiconductor chips 2 and 2a to be mounted. The bond pads 3 and 3a as the input / output terminals of the respective semiconductor chips 2 and 2a are connected to the inner ends (bond fingers) of the respective leads 16 and the conductive wires (see 5 in FIG. 4B). Are electrically connected. Therefore, the bond pads 3 and 3a on each of the semiconductor chips 2 and 2a need to be exposed to the outside for wire bonding, and the stacking in a hangover manner has the same problem as described above. The area and size of the first semiconductor chip 2 are inevitably larger than the area and size of the second semiconductor chip 2a.
도 4B에 나타낸 종래의 반도체 패키지(1´)는 반도체 칩 탑재부(8)상에 접착층(7)을 개재하여 실장되고 다수의 본드 패드(3)를 갖는 제 1 반도체 칩(2)과, 접착층(7a)을 개재하여 상기한 제 1 반도체 칩(2)상에 실장되며 다수의 본드 패드 (3a)를 갖는 그 보다 면적 및 크기가 작은 제 2 반도체 칩(2a)과, 상기한 다수의 본드 패드(3,3a) 각각과 와이어(5)에 의해 전기적으로 연결되는 다수의 리드 (16)와, 상기한 제 1 및 제 2 반도체 칩(2,2a)과 와이어(5) 등을 봉지하는 수지봉지부(6)로 구성된다. 여기서, 상기한 제 1 반도체 칩(2)의 상면에 형성된 다수의 본드 패드(3)들은 상면 외주연중 상호 대향하는 2변에 인접한 영역상에 배열되며 그 연장 방향은 상기한 제 2 반도체 칩(2a)의 상면 외주연중 상호 대향하는 2변에 인접한 영역상에 배열되는 다수의 본드 패드(3a)들의 연장 방향에 대하여 수직으로 위치한다(도 4A에서의 도면 부호 3 및 3a의 연장 방향 참조).The conventional semiconductor package 1 ′ shown in FIG. 4B is mounted on the semiconductor chip mounting portion 8 via an adhesive layer 7 and includes a first semiconductor chip 2 having a plurality of bond pads 3, and an adhesive layer ( The second semiconductor chip 2a, which is mounted on the first semiconductor chip 2 via 7a) and has a smaller area and size than the plurality of bond pads 3a, and the plurality of bond pads ( A plurality of leads 16 electrically connected by the wires 5 and 3 and 3a, respectively, and the resin encapsulation portion to seal the first and second semiconductor chips 2 and 2a, the wire 5, and the like. It consists of (6). Here, the plurality of bond pads 3 formed on the upper surface of the first semiconductor chip 2 are arranged on regions adjacent to two opposite sides of the upper peripheral edge of the upper surface, and the extending direction thereof is the second semiconductor chip 2a described above. Is positioned perpendicular to the extending direction of the plurality of bond pads 3a arranged on the areas adjacent to two mutually opposite sides of the upper outer periphery of the top surface (see the extending directions of 3 and 3a in Fig. 4A).
도 5A 및 도 5B는, 각각, 종래의 다른 기판(10a´)의 평면도 및 이를 이용한 종래의 다른 반도체 패키지(1a´)의 단면도로서, 도시된 종래의 기판(10a´)은 인쇄회로기판이며 도시된 반도체 패키지(1a´)는 도전성 트레이스 (12)가 방사상으로 연장되고 외부 입출력 단자로서 솔더볼(9)이 상기한 패키지의 저면에 형성되어 있는 볼 그리드 어레이(BGA:Ball Grid Array)형 반도체 패키지이며, 편의상 함께 설명하기로 한다. 기판(10a´)은 통상적으로 공정 효율성을 위하여 복수개가 일렬로 배열된 기판 스트립(100´) 형태로 제공된다.5A and 5B are, respectively, a plan view of another conventional substrate 10a 'and a cross-sectional view of another conventional semiconductor package 1a' using the same, wherein the conventional substrate 10a 'shown is a printed circuit board and shown in FIG. The semiconductor package 1a 'is a ball grid array (BGA) type semiconductor package in which the conductive trace 12 extends radially and the solder ball 9 is formed on the bottom of the package as an external input / output terminal. For convenience, it will be described together. The substrate 10a 'is typically provided in the form of a plurality of substrate strips 100' arranged in a row for process efficiency.
상기한 종래의 기판(10a´)은 수지 기판(11)과, 상기한 수지 기판(11) 중앙부 상면에 위치하며 선택적으로 복수개의 열방출용 비아홀(13´)을 갖는 장방형 또는 정방형의 반도체 칩 탑재부(8)와, 이 탑재부(8)를 향하여 네변으로부터 연장되고 도전성 비아홀(13)을 경유하여 상기한 수지 기판(11) 저면의 솔더볼 랜드 (14)와 전기적으로 연결되며 각각의 내측 선단부에 은 도금 영역인 본드 핑거(12´)를 갖는 다수의 도전성 트레이스(12)와, 상기한 수지 기판(11) 상면의 상기한 본드 핑거(12´) 및 상기한 탑재부(8)를 제외한 상기한 다수의 도전성 트레이스 (12)가 위치하는 영역 및, 상기한 수지 기판(11) 저면의 솔더볼 랜드(14)를 제외한 전영역상에 코팅되는 솔더 마스크로서의 절연층(15)으로 구성된다. 2 개의 점선으로 표시한 영역중 내측의 점선에 둘러싸인 영역은 수지 봉지부(6) 형성 영역을 나타내며, 따라서 내측 점선은 몰딩선(M)이다. 한편, 외측의 점선은 반도체 패키지 (1a´) 완성후 커팅되는 싱귤레이션 라인(S)을 나타내는 것이다. 상기한 반도체 칩 탑재부 (8)상에 탑재되는 제 1 반도체 칩(2)의 크기 및 면적은 그 위에 다시 적층되는 제 2 반도체 칩(2a)의 크기 및 면적 보다 크다는 점을 주목할 필요가 있다. 도면중 미설명 부호 19는 싱귤레이션시 커팅을 용이하게 하기 위한 싱귤레이션용 홀이다.The conventional substrate 10a 'is a rectangular or square semiconductor chip mounting portion having a resin substrate 11 and a plurality of heat dissipating via holes 13' which are located on the upper surface of the central portion of the resin substrate 11 and optionally. (8) and extending from four sides toward the mounting portion (8) and electrically connected to the solder ball lands (14) of the bottom surface of the resin substrate (11) via the conductive via holes (13), each of which is silver plated. A plurality of conductive traces 12 having a bond finger 12 'which is an area, and a plurality of conductive traces except for the above-described bond fingers 12' and the mounting portion 8 on the upper surface of the resin substrate 11 It consists of the area | region in which the trace 12 is located, and the insulating layer 15 as a solder mask coated on all areas except the solder ball land 14 of the bottom face of the said resin substrate 11. The area enclosed by the inner dotted line among the regions indicated by the two dotted lines indicates the region where the resin encapsulation portion 6 is formed, and thus the inner dotted line is the molding line M. As shown in FIG. On the other hand, the dotted line on the outside shows the singulation line S which is cut after completion of the semiconductor package 1a '. It should be noted that the size and area of the first semiconductor chip 2 mounted on the semiconductor chip mounting portion 8 described above are larger than the size and area of the second semiconductor chip 2a stacked again thereon. Reference numeral 19 in the figure is a hole for singulation to facilitate cutting during singulation.
또한, 도 5B에 나타낸 종래의 볼 그리드 어레이 반도체 패키지(1a´)에 대하여 설명하면, 전술한 종래의 기판(10a´)과, 상기한 기판(10a´)의 반도체 칩 탑재부(8)상에 접착층(7)을 개재하여 실장되며 다수의 본드 패드(3)를 갖는 제 1 반도체 칩(2)과, 상기한 제 1 반도체 칩(2)상에 접착층(7a)을 개재하여 실장되며 상기한 제 1 반도체 칩(2)의 크기 및 면적보다 작고 다수의 본드 패드(3a)를 갖는 제 2 반도체 칩(2a)과, 상기한 제 1 및 제 2 반도체 칩(2,2a)상의 다수의 본드 패드(3,3a) 각각과 다수의 도전성 트레이스(12)의 본드 핑거(12´) 각각을 전기적으로 연결하는 와이어(5)와, 상기한 제 1 및 제 2 반도체 칩(2,2a) 및 본딩 와이어 (5) 등을 외부 환경으로부터 보호하기 위하여 몰딩 형성되는 수지 봉지부(6)와, 상기한 기판(10a´) 저면의 솔더볼 랜드(14)상에 융착되는 외부 입출력 단자로서의 솔더볼(9)로 구성된다.In addition, the conventional ball grid array semiconductor package 1a 'shown in FIG. 5B will be described. An adhesive layer is formed on the above-described conventional substrate 10a' and the semiconductor chip mounting portion 8 of the substrate 10a '. A first semiconductor chip 2 mounted via (7) and having a plurality of bond pads 3, and a first semiconductor chip 2 mounted on the first semiconductor chip 2 with an adhesive layer 7a interposed therebetween. A second semiconductor chip 2a smaller than the size and area of the semiconductor chip 2 and having a plurality of bond pads 3a, and a plurality of bond pads 3 on the first and second semiconductor chips 2,2a described above. 3a) a wire 5 electrically connecting each of the bond fingers 12 'of each of the plurality of conductive traces 12, the first and second semiconductor chips 2, 2a and the bonding wires 5 described above. ) Is externally welded on the resin encapsulation part 6 formed by molding to protect the external body from the external environment and the solder ball land 14 on the bottom surface of the substrate 10a '. It consists of a solder ball 9 as an output terminal.
상기한 종래의 예에 있어서도, 전술한 종래의 쿼드 플랫형 반도체 패키지(1´)의 경우와 마찬가지로, 상기한 각각의 반도체 칩(2,2a)상의 본드 패드(3,3a)들은 와이어 본딩을 위해 반드시 외부로 노출되어야 하며 행오버식으로 적층하는 것은 전술한 바와 같은 문제가 있으므로, 제 1 반도체 칩(2)의 면적 및 크기는 제 2 반도체 칩(2a)의 면적 및 크기 보다 큰 것을 선택할 수 밖에 없는 문제점이 있다.In the above-described conventional example, as in the case of the conventional quad flat semiconductor package 1 'described above, the bond pads 3 and 3a on each of the semiconductor chips 2 and 2a described above are used for wire bonding. Since it must be exposed to the outside and laminating in a hangover manner as described above, the area and size of the first semiconductor chip 2 are larger than the area and size of the second semiconductor chip 2a. There is no problem.
따라서, 전술한 바와 같은 종래의 예들에 있어서는 반도체 패키지(1´또는 1a´)의 디자인시 동일 크기 및 면적의 반도체 칩을 이용할 수가 없으므로, 반도체 칩의 선택에 제약이 있을 수 밖에 없었다.Therefore, in the conventional examples as described above, since the semiconductor chip of the same size and area cannot be used in the design of the semiconductor package 1 'or 1a', there is no choice but to limit the selection of the semiconductor chip.
따라서, 본 발명의 첫 번째 목적은, 상기한 바와 같은 종래의 문제점을 해소하기 위한 것으로서, 행오버형(Hang over type) 반도체 칩 적층 구조, 특히 행오버된 길이가 20 mil(약 0.05 mm) 이상인 경우에도 상부 반도체 칩에서 기판으로의 와이어 본딩을 가능케하는 회로 기판을 제공하는 것이다.Accordingly, a first object of the present invention is to solve the above-described problems, and is a hangover type semiconductor chip stack structure, particularly, a hangover length of 20 mils (about 0.05 mm) or more. In this case, a circuit board that enables wire bonding from the upper semiconductor chip to the substrate is provided.
본 발명의 두 번째 목적은 행오버형 반도체 칩 적층 구조를 갖는 반도체 패키지 제조시 반도체 칩 선택 자유도가 높은 기판을 제공하는 것이다.A second object of the present invention is to provide a substrate having a high degree of freedom in selecting a semiconductor chip when manufacturing a semiconductor package having a hangover semiconductor chip stack structure.
본 발명의 세 번째 목적은 상기한 본 발명의 첫 번째 및 두 번째 목적에 따른 기판을 이용한 반도체 패키지를 제공하는 것이다.A third object of the present invention is to provide a semiconductor package using substrates according to the first and second objects of the present invention described above.
상기한 바와 같은 본 발명의 목적들은 행오버형(Hang over type) 반도체 칩 적층 구조에 있어서 상부 반도체 칩이 행오버되는 부분에 지지각을 형성시킨 기판을 제공하고 이를 이용하여 반도체 패키지를 제조하는 것에 의해서 달성될 수 있다.SUMMARY OF THE INVENTION An object of the present invention as described above is to provide a substrate having a support angle formed at a portion where an upper semiconductor chip is hanged over in a hang over type semiconductor chip stack structure, and to manufacture a semiconductor package using the same. Can be achieved by
도 1A는 본 발명에 사용되는 기판의 평면도1A is a plan view of a substrate used in the present invention
도 1B는 도 1A의 기판을 이용한 본 발명의 바람직한 일구체예에 따른 반도체 패키지의 단면도1B is a cross-sectional view of a semiconductor package in accordance with one preferred embodiment of the present invention using the substrate of FIG. 1A.
도 2A는 본 발명에 사용되는 다른 기판 스트립의 평면도2A is a plan view of another substrate strip used in the present invention.
도 2B는 도 2A의 기판을 이용한 본 발명의 바람직한 다른 일구체예에 따른 반도체 패키지의 단면도2B is a cross-sectional view of a semiconductor package in accordance with another preferred embodiment of the present invention using the substrate of FIG. 2A.
도 3A는 본 발명의 또 다른 기판의 평면도3A is a plan view of another substrate of the present invention.
도 3B는 도 3A의 기판을 이용한 본 발명의 바람직한 또 다른 일구체예에 따른 반도체 패키지의 단면도3B is a cross-sectional view of a semiconductor package in accordance with another preferred embodiment of the present invention using the substrate of FIG. 3A.
도 4A는 종래의 기판의 평면도4A is a plan view of a conventional substrate
도 4B는 도 4A의 기판을 이용한 종래의 반도체 패키지의 단면도4B is a cross-sectional view of a conventional semiconductor package using the substrate of FIG. 4A.
도 5A는 종래의 다른 기판의 평면도5A is a plan view of another conventional substrate
도 5B는 도 5A의 기판을 이용한 종래의 다른 반도체 패키지의 단면도5B is a cross-sectional view of another conventional semiconductor package using the substrate of FIG. 5A.
- 도면중 주요부에 대한 부호의 설명 --Explanation of symbols for the main parts in the drawing-
1, 1a, 1b ; 본 발명의 반도체 패키지1, 1a, 1b; Semiconductor package of the present invention
2 ; 제 1 반도체 칩 2a ; 제 2 반도체 칩2 ; First semiconductor chip 2a; 2nd semiconductor chip
3, 3a ; 본드 패드 4 ; 지지각3, 3a; Bond pads 4; Support angle
5 ; 와이어 6 ; 수지 봉지부5; Wire 6; Resin bag
7,7a ; 접착층 8 ; 반도체 칩 탑재부7,7a; Adhesive layer 8; Semiconductor chip mounting part
9 ; 솔더볼9; Solder ball
10, 10a, 10b ; 기판10, 10a, 10b; Board
11 ; 수지 기판 12 ; 도전성 트레이스11; Resin substrate 12; Conductive trace
12′; 본드 핑거 13 ; 도전성 비아홀12 '; Bond fingers 13; Conductive via hole
13′; 열방출용 비아홀 14 ; 솔더볼 랜드13 '; Heat release via hole 14; Solder ball land
15 ; 절연층 16 ; 리드15; Insulating layer 16; lead
17 ; 댐바 18 ; 타이바17; Dambar 18; Tie bar
19 ; 싱귤레이션용 홀19; Singulation Hole
이하, 본 발명을 첨부 도면을 참조하여 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
본 명세서 전반에 걸쳐 기재되어 있는 "기판"이라는 용어는 본 발명에 따른 지지각을 형성시킴으로써 적어도 2 이상의 반도체 칩을 행오버형으로 적층시 상기한 행오버되는 부분을 지지할 수 있는 모든 유형의 기판을 총칭하며, 이에 한정되는 것은 아니나, 리드 프레임, 인쇄회로기판 및 가요성 회로기판을 포함하는 의미로 사용된다. 또한, "회로 패턴"이라는 용어는 상기한 기판에 형성되는 금속 도전성 경로를 총칭하는 의미로 전반적으로 사용되나, 경우에 따라서는 독립적인 단일의 금속 도전성 경로를 지칭하는 의미로 사용될 수도 있으며, 리드 프레임에 있어서는 다수 또는 단일의 리드로 구성되는 패턴, 인쇄회로기판에 있어서는 다수 또는 단일의 도전성 트레이스(비아홀 및 솔더볼랜드를 포함)로 이루어지지는 패턴, 가요성 회로기판에 있어서는 다수 또는 단일의 도전성 트레이스(솔더볼 랜드를 포함)로 이루어지는 패턴을 의미한다. 또한, 도전성 와이어에 의한 본딩과 관련하여 언급되는 '회로 패턴'은 리드 또는 도전성 트레이스의 내측 단부를 의미하는 것으로 사용된다.The term " substrate " as described throughout this specification refers to any type of substrate capable of supporting the above-described part of the hangover when stacking at least two or more semiconductor chips in a hangover type by forming a support angle according to the present invention. The generic name is used to mean, but is not limited to, a lead frame, a printed circuit board, and a flexible circuit board. In addition, the term "circuit pattern" is generally used to refer to the metal conductive paths formed on the substrate, but may be used to refer to a single independent metal conductive path in some cases. Pattern consisting of multiple or single leads in a pattern, pattern consisting of multiple or single conductive traces (including via holes and solder borland) in a printed circuit board, and multiple or single conductive traces in a flexible circuit board ( It means a pattern consisting of a solder ball land). In addition, the "circuit pattern" mentioned in connection with the bonding by the conductive wire is used to mean the inner end of the lead or conductive trace.
도 1A 및 도 1B는, 각각, 본 발명에 사용되는 기판(10)의 평면도 및 이를 이용한 본 발명의 바람직한 일구체예에 따른 반도체 패키지(1)의 단면도로서, 도 1A는 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하기 위한 지지각(4)이 반도체 칩 탑재부(8)상에 형성되어 있는 리드 프레임(10)을 도시하고 있으며, 도 1B는 상기한 리드 프레임(10)을 이용한 본 발명의 쿼드 플랫(Quad flat) 반도체 패키지(1)를 도시하고 있다.1A and 1B are respectively a plan view of a substrate 10 used in the present invention and a cross-sectional view of a semiconductor package 1 according to a preferred embodiment of the present invention using the same, wherein FIG. 1A is a first semiconductor chip 2. Shows a lead frame 10 formed on the semiconductor chip mounting portion 8 with a support angle 4 for supporting a portion over which the second semiconductor chip 2a is mounted on the semiconductor chip mounting portion 8, FIG. 1B. Shows a quad flat semiconductor package 1 of the present invention using the lead frame 10 described above.
상기한 도 1A에 나타낸 리드 프레임(10)의 기본 구성은 반도체 칩 탑재판(8)상에 상기한 지지각(4)이 형성되어 있는 점을 제외하고는 전술한 도 4A에 나타낸 종래의 회로 기판으로서의 리드 프레임(10´)의 기본 구성과 실질적으로 동일하므로 그 차이점에만 주로 설명하기로 한다.The basic structure of the lead frame 10 shown in FIG. 1A is the conventional circuit board shown in FIG. 4A described above except that the above-described support angle 4 is formed on the semiconductor chip mounting plate 8. Since it is substantially the same as the basic structure of the lead frame 10 'as, only the difference will be mainly described.
상기한 지지각(4)은 도 1A에 나타낸 바와 같이 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하기 위한 것으로서 도시된 예에서는 일정 거리 이격하여 상호 평행하게 연장되는 2열의 대(帶)상으로 형성되어 있으나, 본 발명은 이에 한정되는 것은 아니며, 도시하지는 않았으나 상기한 2열의 대(帶)상의 지지각(4)이 각각 적어도 하나 이상의 대(帶)상 또는 원형 등의 각주(脚柱)상으로 형성될 수도 있으며 이 또한 본 발명의 영역내임은 물론이다. 또한, 상기한 지지각(4)의 소재로서는, 알루미늄, 구리 또는 이들 금속의 합금과 같은 금속이나, 열가소성 또는 열경화성 수지류, 또는 세라믹 등으로 형성될 수 있으며 반도체 패키지 제조시의 고온 가공 조건하에서 쉽게 열변형되지 않는 것이라면 특별한 제한은 없다. 한편, 상기한 지지각(4)의 형성 위치는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하는 스티프너(stiffener)로서 기능하는 한 특별한 제한은 없으나 제 2 반도체 칩(2a)의 행오버되는 부분상에 위치하는 다수의 본드 패드 (3a)의 바로 밑에 위치시키는 것이 상기한 본드 패드(3a)에의 와이어(도 1B의 도면 부호 5 참조) 본딩시 본딩 캐필러리(미도시)에 의한 접촉 충격에 의해 제 2 반도체 칩(2a)에 크랙이 발생하거나 불완전한 본딩의 발생을 보다 효과적으로 방지할 수가 있으므로 바람직하다.As shown in FIG. 1A, the support angle 4 is used to support a portion of the second semiconductor chip 2a that is mounted on the first semiconductor chip 2, and is spaced apart by a predetermined distance. Although formed in two rows of parallel columns extending in parallel to each other, the present invention is not limited thereto, and although not illustrated, the support angles 4 of the two rows of horizontal columns are not limited to each other. It may be formed in the shape of a footnote, such as an i) or a circular, and this is also within the scope of the present invention. In addition, the material of the support angle 4 may be formed of a metal such as aluminum, copper, or an alloy of these metals, thermoplastic or thermosetting resins, ceramics, or the like, and easily under high temperature processing conditions in the manufacture of semiconductor packages. There is no special limitation as long as it is not thermally deformed. On the other hand, the formation position of the support angle 4 is not particularly limited as long as it functions as a stiffener for supporting the portion over which the second semiconductor chip 2a is to be hanged, but the hangover of the second semiconductor chip 2a is not limited. Positioning directly below the plurality of bond pads 3a located on the portion to be contacted by a bonding capillary (not shown) during bonding to the bond pads 3a described above (see reference numeral 5 in FIG. 1B). This is preferable because cracks or incomplete bonding can be prevented more effectively from occurring in the second semiconductor chip 2a due to the impact.
상기한 도 1B에 나타낸 쿼드 플랫형 반도체 패키지(1)의 기본 구성 역시 반도체 칩 탑재판(8)상에 상기한 지지각(4)이 형성되어 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하고 있는 점을 제외하고는 전술한 도 4B에 나타낸 종래의 쿼드 플랫형 반도체 패키지(1)의 기본 구성과 실질적으로 동일하므로 그 차이점에 대해서만 주로 설명하기로 한다.The basic configuration of the quad flat semiconductor package 1 shown in FIG. 1B is also a portion where the above-described support angle 4 is formed on the semiconductor chip mounting plate 8 to hang over the second semiconductor chip 2a. Except that it is supported, since it is substantially the same as the basic configuration of the conventional quad flat semiconductor package 1 shown in FIG. 4B, only the difference will be mainly described.
지지각(4)이 형성되어 있는 반도체 칩 탑재부(8)상에는 장방형의 제 1 반도체 칩(2)이 접착층(7)을 개재하여 실장되며 상기한 제 1 반도체 칩(2)의 상면에는 접착층(7a)을 개재하여 장방형의 제 2 반도체 칩(2a)이 실장되어 있다. 여기서, 제 1 반도체 칩(2)과 제 2 반도체 칩(2a)의 실장 방향은 도 1A에 일점 쇄선으로 나타낸 바와 같이 상호 직교하여 십자상을 이루며 모든 본드 패드(3,3a)들은 상방으로 노출되어 있다. 한편, 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 제 1 반도체 칩(2)에 의하여 지지되지 않는 행오버된 부분의 저면은 지지각(4)에 의하여 지지된다. 따라서, 제 1 반도체 칩(2)의 본드 패드(3)들은 지면(紙面)의 전방 및 후방에 위치하며(도 1A 함께 참조), 상기한 제 1 반도체 칩(2)의 크기 및 면적과 동일한 크기 및 면적을 갖는 제 2 반도체 칩(2a)의 본드 패드(3a)들은 도 1B에 도시된 바와 같이 지면의 좌측 및 우측에 위치한다(도 1A 함께 참조).On the semiconductor chip mounting portion 8 where the support angle 4 is formed, a rectangular first semiconductor chip 2 is mounted via the adhesive layer 7, and the adhesive layer 7a is disposed on the upper surface of the first semiconductor chip 2. ), A rectangular second semiconductor chip 2a is mounted. Here, the mounting directions of the first semiconductor chip 2 and the second semiconductor chip 2a are crosswise orthogonal to each other as shown by a dashed-dotted line in FIG. 1A, and all the bond pads 3 and 3a are exposed upward. have. On the other hand, the bottom surface of the hanged portion not supported by the first semiconductor chip 2 of the second semiconductor chip 2a mounted on the first semiconductor chip 2 is supported by the support angle 4. Therefore, the bond pads 3 of the first semiconductor chip 2 are located at the front and the rear of the ground (refer to FIG. 1A together), and are the same size as the size and area of the first semiconductor chip 2 described above. And the bond pads 3a of the second semiconductor chip 2a having an area are located on the left and right sides of the paper as shown in FIG. 1B (see FIG. 1A together).
제 1 및 제 2 반도체 칩(2,2a)의 본드 패드(3,3a)들 각각은 다수의 리드(16) 각각과 도전성 와이어(5)에 의하여 전기적으로 연결되며, 상기한 제 1 및 제 2 반도체 칩(2,2a)과 도전성 와이어(5) 등은 수지 봉지부(6)에 의하여 외부 환경으로부터 보호된다. 여기서, 상기한 반도체 칩 탑재부(8)의 저면은 열 방출 특성을 향상시키기 위하여 수지 봉지부(6)의 저면으로부터 노출시킬 수도 있다. 한편, 리드 (16)의 외측 단부는 도시된 바와 같이 갈매기 날개형으로 절곡시킴이 통상적이나 절곡시키지 않을 수도 있음은 물론이다. 또한, 지지각(4)에 대해서는 전술한 바 있으므로 더 이상의 부연 설명은 생략하기로 한다.Each of the bond pads 3, 3a of the first and second semiconductor chips 2, 2a is electrically connected to each of the plurality of leads 16 and the conductive wires 5, respectively. The semiconductor chips 2, 2a, the conductive wires 5, and the like are protected from the external environment by the resin encapsulation portion 6. Here, the bottom face of the semiconductor chip mounting portion 8 may be exposed from the bottom face of the resin encapsulation portion 6 in order to improve heat dissipation characteristics. On the other hand, the outer end of the lid 16, as shown, it is common to bend the seagull wings, but of course may not be bent. In addition, since the support angle 4 has been described above, further description will be omitted.
도 2A 및 도 2B는, 각각, 본 발명에 사용되는 다른 기판 스트립(100)의 평면도 및 이를 이용한 본 발명의 바람직한 다른 일구체예에 따른 반도체 패키지(1a)의 단면도로서, 도 2A는 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하기 위한 지지각(4)이 반도체 칩 탑재부(8)상에 형성되어 있는 인쇄회로기판(10a)을 도시하고 있으며, 도 2B는 상기한 본 발명의 인쇄회로기판(10a)을 이용한 본 발명의 볼 그리드 어레이(Ball Grid Array) 반도체 패키지(1a)를 도시하고 있다.2A and 2B are, respectively, a plan view of another substrate strip 100 used in the present invention and a cross-sectional view of a semiconductor package 1a according to another preferred embodiment of the present invention using the same, wherein FIG. 2A is a first semiconductor. The support angle 4 for supporting the overhanged portion of the second semiconductor chip 2a mounted on the chip 2 shows the printed circuit board 10a formed on the semiconductor chip mounting portion 8. 2B shows the Ball Grid Array semiconductor package 1a of the present invention using the above-described printed circuit board 10a of the present invention.
상기한 도 2A에 나타낸 인쇄회로기판(10a) 및 도 2B에 나타낸 볼 그리드 어레이 반도체 패키지(1a)의 기본 구성은 반도체 칩 탑재부 (8)상에 상기한 지지각 (4)이 형성되어 있는 점을 제외하고는 전술한 도 5A에 나타낸 종래의 기판으로서의 인쇄회로기판(10a´) 및 종래의 볼 그리드 어레이 반도체 패키지(1a´)의 기본 구성과 실질적으로 동일하며, 지지각(4)의 형상, 수효, 위치, 소재 등에 대해서는 도 1A 및 도 1B에 대한 부분에서 이미 설명한 바 있고, 그 기본 개념은 동일하므로 이에 대한 더 이상의 부연 설명은 생략하기로 한다.The basic configuration of the printed circuit board 10a shown in FIG. 2A and the ball grid array semiconductor package 1a shown in FIG. 2B is that the support angle 4 is formed on the semiconductor chip mounting portion 8. Except for the configuration of the printed circuit board 10a 'and the conventional ball grid array semiconductor package 1a' as the substrate shown in Fig. 5A, except for the shape and number of the support angles 4, , Locations, materials, and the like have been described above with reference to FIGS. 1A and 1B, and since the basic concepts are the same, further descriptions thereof will be omitted.
도 3A 및 도 3B는, 각각, 본 발명에 사용되는 또 다른 기판(10b)의 평면도 및 이를 이용한 본 발명의 바람직한 또 다른 일구체예에 따른 반도체 패키지(1b)의단면도로서, 도 3A는 제 1 반도체 칩(2)상에 실장되는 제 2 반도체 칩(2a)의 행오버되는 부분을 지지하기 위한 지지각(4)이 반도체 칩 탑재부 (8)상에 형성되어 있는 가요성회로기판(10b)을 도시하고 있으며, 도 2B는 상기한 본 발명의 가요성회로기판(10b)을 이용한 본 발명의 반도체 패키지(1b)를 도시하고 있으며, 편의상 함께 설명하기로 한다.3A and 3B are cross-sectional views of a semiconductor package 1b according to another plan view of another substrate 10b used in the present invention and another preferred embodiment of the present invention using the same, respectively. A support angle 4 for supporting a portion over which the second semiconductor chip 2a is mounted on the semiconductor chip 2 is supported by the flexible circuit board 10b formed on the semiconductor chip mounting portion 8. 2B shows the semiconductor package 1b of the present invention using the above-described flexible circuit board 10b of the present invention, which will be described together for convenience.
상기한 가요성회로기판(10b)의 기본 구성은 도 2A에 나타낸 인쇄회로기판 (10a)의 기본 구성과 실질적으로 동일하며, 가장 큰 차이점은 도 2A에서의 비아 홀(13)을 갖지 않으므로 그 두께를 현저히 축소시킬 수 있는 점이다.The basic configuration of the flexible circuit board 10b described above is substantially the same as the basic configuration of the printed circuit board 10a shown in FIG. 2A, the biggest difference being that the thickness of the flexible circuit board 10b does not have the via hole 13 in FIG. 2A. This can significantly reduce.
상기한 가요성회로기판(10b)은 금속 박판으로 형성되는 반도체 칩 탑재부(8)와, 내측 단부에 본드 핑거(12´)를 가지며 그 경로중에 솔더볼 랜드(13)를 갖는 다수의 도전성 트레이스(12)로 형성되는 회로 패턴(도면 부호 미부여)으로 구성된다. 상기한 반도체 칩 탑재부(8)와 상기한 회로 패턴은 얇은 가요성 수지 기판(11)상에 적층되며, 상기한 솔더볼 랜드(13)가 위치하는 부분은 천공되어 저면으로 노출되어 있다. 따라서, 도 2A에 나타낸 인쇄회로기판(10a)에서와 같이, 회로 패턴이 수지 기판(11)의 상하면에 형성되지 않으며 따라서 상기한 상하면의 회로 패턴을 상호 전기적으로 연결하는 비아 홀(13)도 존재하지 않음과 아울러, 솔더 마스크로서의 절연층(15) 역시 존재하지 않는다.The flexible circuit board 10b includes a semiconductor chip mounting portion 8 formed of a thin metal plate, a plurality of conductive traces 12 having a bond finger 12 'at an inner end and a solder ball land 13 in the path thereof. Circuit pattern (not shown). The semiconductor chip mounting portion 8 and the circuit pattern are stacked on the thin flexible resin substrate 11, and the portion where the solder ball land 13 is located is drilled and exposed to the bottom surface. Therefore, as in the printed circuit board 10a shown in FIG. 2A, a circuit pattern is not formed on the upper and lower surfaces of the resin substrate 11, and therefore, there are also via holes 13 for electrically connecting the upper and lower circuit patterns. In addition, the insulating layer 15 as a solder mask also does not exist.
도 3A에는 4개의 반도체 칩(2,2a,2b,2c)이 적층되는 예를 나타내고 있으나, 이는 전술한 본 발명의 예에도 적용될 수 있는 것인 동시에, 3개의 반도체 칩을 적층할 수도 있음은 물론이며, 본 발명에 있어서 이는 선택적이다. 다만, 제 1 반도체 칩(2) 및 제 2 반도체 칩(2a)의 면적 및 크기는 동일한 것을 선택할 수 있으나, 제 3 및/또는 제 4 반도체 칩(2b,2c)의 면적 및 크기는 그 본드 패드(3b,3c)가 와이어 본딩을 위해 상방으로 노출되어야 하므로 제 2 반도체 칩(2a)의 면적 및 크기 보다 작을 필요가 있음은 종래의 예에서 설명한 바와 같다.3A shows an example in which four semiconductor chips 2, 2a, 2b, and 2c are stacked, but this may be applied to the above-described example of the present invention, and three semiconductor chips may be stacked. Which is optional in the present invention. However, although the area and size of the first semiconductor chip 2 and the second semiconductor chip 2a may be the same, the area and size of the third and / or fourth semiconductor chips 2b and 2c may be bond pads. Since (3b, 3c) must be exposed upward for wire bonding, it needs to be smaller than the area and size of the second semiconductor chip 2a as described in the conventional example.
상기한 바와 같이 3개 이상의 반도체 칩을 실장하는 경우에는 지지각(4´)을 제 2 반도체 칩(2b) 상면에 형성시킬 필요가 있으며, 이 경우 지지각(4´)의 형상, 수효, 위치, 소재 등은 전술한 바와 동일하므로 이에 대한 설명은 생략하기로 한다.When mounting three or more semiconductor chips as described above, it is necessary to form the support angle 4 'on the upper surface of the second semiconductor chip 2b. In this case, the shape, number and position of the support angle 4' are required. Since the material is the same as described above, a description thereof will be omitted.
도 3B는 도 3A에 도시한 가요성회로기판(10b)을 이용한 본 발명의 반도체 패키지(1b)로서, 도시의 편의상 2개의 반도체 칩(2,2a)이 실장된 예를 나타내고 있다. 도시된 예에서, 다수의 도전성 트레이스(12)로 구성되는 회로 패턴(도면 부호 미부여)은 가요성수지기판(11)상에 적층되며, 외부 입출력 단자로서의 솔더볼(9)은 상기한 도전성 트레이스(12)에 직접 형성된 솔더볼 랜드(13)의 저면에 직접 부착된다. 그 외의 다른 구성은 도 2A 및 도 2B에 대한 설명에서 이미 설명한 것과 동일하므로 더 이상의 부연 설명은 생략하기로 한다.FIG. 3B shows an example in which the semiconductor package 1b of the present invention using the flexible circuit board 10b shown in FIG. 3A is mounted with two semiconductor chips 2, 2a for convenience of illustration. In the illustrated example, a circuit pattern (not shown) consisting of a plurality of conductive traces 12 is stacked on the flexible resin substrate 11, and the solder balls 9 as external input / output terminals are formed as described above. 12 is directly attached to the bottom of the solder ball land 13 formed directly. Other configurations are the same as those already described in the description of FIGS. 2A and 2B, and thus, further description will be omitted.
상술한 바와 같이, 행오버형(Hang over type) 반도체 칩 적층 구조에 있어서 상부 반도체 칩이 행오버되는 부분의 기판(또는 기판 및 반도체 칩의 양자 모두)상에 지지각을 형성시킨 기판을 이용하여 반도체 패키지를 제조하는 것에 의해서, 행오버된 길이가 20 mil(약 0.05 mm) 이상인 경우에도 상부 반도체 칩으로부터 기판에의 와이어 본딩시 상부 반도체 칩에의 크랙 발생 또는 와이어 본딩 불량 우려가 없는 동시에, 작업성이 양호하고, 행오버형 반도체 칩 적층 구조의 반도체 패키지 제조시 동일 면적 및 크기의 반도체 칩을 이용할 수 있는 등 반도체 칩의 선택 자유도가 높다.As described above, in a hang over type semiconductor chip stack structure, a substrate having a support angle formed on a substrate (or both a substrate and a semiconductor chip) in a portion where the upper semiconductor chip is hanged over is used. By manufacturing a semiconductor package, even when the length of the hangover is 20 mils (about 0.05 mm) or more, there is no fear of cracking of the upper semiconductor chip or poor wire bonding during wire bonding from the upper semiconductor chip to the substrate. It has good properties, and there is a high degree of freedom in selecting a semiconductor chip, such that a semiconductor chip having the same area and size can be used when manufacturing a semiconductor package having a hangover type semiconductor chip stack structure.
Claims (8)
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