KR100380269B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 진공 산화공정을 이용한 반도체 소자의 TaON 박막 캐패시터의 제조방법을 개시한다.
개시된 본 발명은, 게이트 전극 및 소오스 영역과 콘택되는 비트라인이 형성된 반도체 기판을 제공하는 단계; 드레인 영역과 콘택되는 전하저장 전극인 하부 전극용 폴리 실리콘막 또는 금속막을 형성하는 단계; 상기 폴리 실리콘막 상부에 유전막인 비정질 TaON 박막을 형성하는 단계; 상기 비정질 TaON 박막을 진공 상태의 챔버에서 어닐링하여 탄소 불순물을 제거하고, 동시에 결정화하는 단계; 상기 결정화된 TaON 박막 상부에 상부 전극용 폴리 실리콘막 또는 금속막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히, 진공 산화공정을 이용한 반도체 소자의 TaON 박막 캐패시터의 제조방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 커패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 커패시터 형성영역이 줄어들고 그 결과 커패시터의 전극면적이 작아져서 커패시터의 정전용량이 감소된다.
이에 따라, 고집적화에 따른 단위 메모리 셀의 면적 감소에도 불구하고, 0.18um 이하의 미세회로 선폭 공정에 적용될 수 있도록, 유전률이 큰 Ta2O5 박막 및 TaON 박막 캐패시터를 제조한다.
도 1a를 참조하면, 게이트 전극(11) 및 소오스 영역과 콘택되는 비트라인(12)이 형성되고, 전하저장 전극 형성을 위한 콘택홀(13)이 구비된 제2 층간 절연막(14)이 증착된 반도체 기판(10)을 제공한다. 그런다음, 드레인 영역과 콘택되는 전하저장 전극(storage node)인 하부전극을 형성하기 위해 콘택홀내에 저압-화학 증기 증착(LP-CVD) 공정을 이용하여 도 1b에 도시된 바와같이 도핑된 폴리 실리콘막을 원통형 실린더 구조의 하부전극(15) 또는 도 1c에 도시된 바와같이 하부 전극(15)을 컨케이브 구조로 패터닝하여 TaON 박막 캐패시터의 모듈을 형성한다. 그런다음, 도 1d에 도시된 바와같이, 상기 하부전극(15), 예컨데, 컨케이브 구조의 하부전극 상부에 유전률이 큰 TaON 박막(16)을 형성한다. 이 때, 상기 TaON 박막은 금속-유기물로 구성된 탄탈 에칠레이트를 원료물질로 사용하기 때문에 탄소 원자 및 탄소화합물(C, CH4, C2H6 등)과 같은 불순물이 증착된 박막 내에 존재한다. 따라서, 상기 불순물을 제거하기 위해서 N2O 또는 O2분위기 및 750 ~ 850℃의온도 범위에서 퍼니스 어닐링을 수행한다. 이어서 상기 TaON 박막(14) 상부에 상부전극(17)을 형성하여 반도체 소자의 캐패시터를 형성한다.
그러나, 상기와 같은 반도체 소자의 캐패시터 제조 방법은 다음과 같은 문제점이 있다.
상기 TaON 박막 내에 존재하는 불순물을 제거하기 위하여, 고온의 퍼니스 어닐링을 수행할 경우, 도 1e에 도시된 바와같이 저유전율의 계면산화막 예컨데, SiO2 또는 SiON막이 약 20Å 이상 형성되면서 등가산화막 두께(Tox)가 증가하기 때문에 보다 높은 충전용량을 얻는데 한계가 있다.
또한, 반도체 소자의 고집적화를 위해 0.18um 이하의 미세회로 선폭을 갖는 반도체 공정 기술이 도입되면서 비트라인으로 텅스텐을 사용한다. 이 때, 캐패시터형성에 있어서의 고온 열처리를 수행하면, 비트 라인의 텅스텐이 산화되는것을 방지할 수 없다. 따라서, N2O 또는 O2 분위기에서 후속 고온 열공정을 극히 제한적으로 수행할 수 밖에 없고, 이럴 경우 TaON 박막내 존재하는 불순물이 효과적으로 제거되지 못하기 때문에 캐패시터에 양전압이 인가되면 전하저장전극에서 유전막으로 전자의 터널링 형상이 심화되어 누설전류가 발생한다.
이에 따라, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 진공 산화 공정을 이용하여 TaON 박막내 존재하는 탄소 불순물을 제거할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
20 : 반도체 기판 21 : 게이트 전극
22 : 비트라인 23 : 콘택홀
24 : 제2 층간절연막 25 : 하부 전극용 폴리 실리콘막
26 : TaON 박막 26a : 결정화된 TaON 박막
27 : 상부전극용 폴리 실리콘막 또는 금속막
상기와 같은 문제점을 해결하기 위하여, 본 발명은, 게이트 전극 및 소오스 영역과 콘택되는 비트라인이 형성된 반도체 기판을 제공하는 단계; 드레인 영역과 콘택되는 전하저장 전극인 하부 전극용 폴리 실리콘막 또는 금속막을 형성하는 단계; 상기 폴리 실리콘막 상부에 유전막인 비정질 TaON 박막을 형성하는 단계; 상기 비정질 TaON 박막을 진공 상태의 챔버에서 어닐링하여 탄소 불순물을 제거하고, 동시에 결정화하는 단계; 상기 결정화된 TaON 박막 상부에 상부 전극용 폴리 실리콘막 또는 금속막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 한다.
상기 비정질 TaON 박막 증착전, HF용액을 이용하여 하부 전극용 폴리 실리콘막 상부를 세정하고, 플라즈마를 이용하여 5 ~ 500sccm 유량의 NH3 개스 분위기에서 1 ~ 3 분동안 질화시킨다.
상기 하부 전극은 실린더 또는 컨케이브 구조의 전하저장전극 모듈을 갖는다.
상기 비정질 TaON 박막은 원료 물질인 탄탈륨 에칠레이트(Ta(OC2H5)5)를 기화기에서 기상상태로 만들고, 300 내지 600℃의 온도를 유지하며, NH3 개스가 공급되는 LPCVD 챔버내에서, NH3 및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성된다. 이 때, 비정질 TaON 박막은 바람직하게 150Å 미만의 두께로 증착한다.
그런다음, 상기 비정질 TaON 박막은 인-시튜로 N2O 또는 O2 개스가 공급되는 LPCVD 챔버내에서 500 ~ 700℃의 온도를 유지하며, 진공 상태에서 어닐링을 수행하여 결정화된 TaON 박막을 형성한다.
아울러, 상기 비정질 TaON 박막은 N2O 또는 O2 개스 분위기에서 500 ~ 700℃의 온도 및 진공 상태에서 퍼니스 또는 RTP 열처리를 수행하여 결정화된 TaON 박막을 형성한다.
상기 하부 또는 상부 전극용 금속막은 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt막 등으로 구성한다.
또한, 상기 하부전극은 캐패시터 소자의 충전용량을 증가시키기 위해 반구 형상(HSG)으로 형성되는 것을 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여, 본 발명의 반도체 소자의 캐패시터 제조 방법을 상세히 설명한다.
도 2a를 참조하면, 게이트 전극(21) 및 소오스 영역과 콘택되는 비트라인(22)이 형성되고, 전하저장 전극 형성을 위한 콘택홀(23)이 구비된 제2 층간 절연막(24)이 증착된 반도체 기판(20)을 제공한다. 그런다음, 드레인 영역과 콘택되는 전하저장 전극(storage node)인 하부전극을 형성하기 위해 저압-화학 증기 증착(LP-CVD) 공정을 이용하여 도 2b에 도시된 바와같이 하부 전극용 폴리 실리콘막 (25)을 원통형 실린더 구조 또는 도 2c에 도시된 바와같이 컨케이브 구조로 패터닝하여 TaON 박막 캐패시터의 모듈을 형성한다. 또한, 상기 하부 전극을 금속막으로 형성할 수 있으며, 상기 하부 전극용 폴리 실리콘막(25)은 캐패시터 소자의 충전용량을 증가시키기 위해 반구 형상(도시되지않음)으로 형성되는 것을 더 포함한다. 그리고나서, HF용액을 이용하여 하부 전극용 폴리 실리콘막(25) 상부를 세정하고, 플라즈마를 이용하여 5 ~ 500sccm 유량의 NH3 개스 분위기에서 1 ~ 3 분동안 질화시킨다.
도 2d를 참조하면, 상기 하부전극용 폴리 실리콘막(25), 예컨데 컨게이브 하부 전극 구조 상부에 유전률이 뛰어난 비정질 TaON 박막(26)을 형성한다. 이 때, 상기 TaON 박막(26)은 원료 물질인 탄탈륨 에칠레이트(Ta(OC2H5)5)를 기화기에서 기상상태로 만들고, 300 내지 600℃의 온도를 유지하며, NH3 개스가 공급되는 LPCVD 챔버내에서, NH3 및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성되며 바람직하게 150Å 미만의 두께로 증착한다. 이 때, 상기 탄탈륨 에칠레이트과 같은 금속-유기물을 사용하기 때문에 누설전류의 원인이 되는 탄소 불순물이 박막내에 존재하게 된다.
그 다음으로 도 2e를 참조하면, 상기 비정질 TaON 박막 내의 탄소 불순물을 제거하기 위해 인-시튜로 N2O 또는 O2 개스가 공급되는 LPCVD 챔버내에서 500 ~ 700℃의 온도를 유지하며, 진공 상태에서 어닐링을 수행하여 동시에 결정화된 TaON 박막(26a)을 형성한다. 또한, 상기 비정질 TaON 박막은 N2O 또는 O2 개스 분위기에서 500 ~ 700℃의 온도 및 진공 상태에서 퍼니스 또는 RTP 열처리를 수행하여 탄소 불순물을 제거하고, 동시에 결정화된 TaON 박막(26a)을 형성한다.
도 2f를 참조하면, 상기 결정화된 TaON 박막(26a) 상부에 상부 전극용 폴리 실리콘막 또는 금속막(27)을 증착한다. 여기서, 상기 상부 또는 하부 전극용 금속막은 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2, Pt막 등으로 구성한다.
이상에서 자세히 설명한 바와같이, 누설 전류 발생을 억제하기 위해 유전막 증착후 800℃를 전후애 N20, 또는 O2 개스 분위기에서 후속열처리를 수행하는데, 상기 비정질 TaON 박막이 증착된 후, 진공 상태에서 어닐링을 수행함으로써, 박막내의 탄소 불순물을 제거하고, 동시에 결정화된 TaON 박막을 형성한다. 이에 따라 양질의 계면 산화막을 15Å이하의 두께로 균질하게 형성시켜, 저온에서도 캐패시터의 누설전류 발생을 효과적으로 방지하면서 충분한 충전 용량을 얻을수 있다.
또한, 캐패시터 유전막 형성과 진공 산화공정을 LPCVD 챔버에서 인-시튜로 진행할 수 있어 TAT(Turn Around Time) 감소와 작업 처리량을 증가시킬 수 있다.
이에 따라, 반도체 소자의 제조 비용을 크게 줄일 수 있어 보다 경제적으로 캐패시터를 제조할 수 있는 효과가 있다.
기타, 본 발명은 요지를 벗어나지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (9)
- 게이트 전극 및 소오스 영역과 콘택되는 비트라인이 형성된 반도체 기판을 제공하는 단계;드레인 영역과 콘택되는 전하저장 전극인 하부 전극용 폴리 실리콘막 또는 금속막을 형성하는 단계;상기 폴리 실리콘막 상부에 유전막인 비정질 TaON 박막을 형성하는 단계로서, 상기 비정질 TaON 박막은 원료 물질인 탄탈륨 에칠레이트(Ta(OC2H5)5)를 기화기에서 기상상태로 만들고, 300 내지 600℃의 온도를 유지하며, NH3 개스가 공급되는 LPCVD 챔버내에서, NH3및 원료물질로부터 얻어진 Ta 화학 증기의 반응에 의하여 형성되는 단계;상기 비정질 TaON 박막을 진공 상태의 챔버에서 어닐링하여 탄소 불순물을 제거하고, 동시에 결정화하는 단계; 및상기 결정화된 TaON 박막 상부에 상부 전극용 폴리 실리콘막 또는 금속막을 증착하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 비정질 TaON 박막 증착전, HF용액을 이용하여 하부 전극용 폴리 실리콘막 상부를 세정하고, 플라즈마를 이용하여 5 ~ 500sccm 유량의 NH3 개스 분위기에서 1 ~ 3 분동안 질화시키는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 하부 전극은 실린더 또는 컨케이브 구조의 전하저장전극 모듈을 갖는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 삭제
- 제 1항에 있어서, 비정질 TaON 박막은 150Å 미만의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 어닐링 단계는 진공상태의 챔버에서 인-시튜로 N2O 또는 O2개스가 공급되는 LPCVD 챔버내에서 500 ~ 700℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 어닐링단계는 N2O 또는 O2개스 분위기에서 500 ~ 700℃의 온도 및 진공 상태에서 퍼니스 또는 RTP 열처리를 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 하부 또는 상부 전극용 금속막은 TiN, TaN, W, WN, WSi, Ru, RuO2, Ir, IrO2또는 Pt막 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1항에 있어서, 상기 하부전극은 반구 형상(HSG)으로 형성되는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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Citations (2)
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| JPH06163527A (ja) * | 1992-11-17 | 1994-06-10 | Matsushita Electric Ind Co Ltd | 酸化タンタル薄膜の製造方法 |
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2000
- 2000-07-11 KR KR10-2000-0039538A patent/KR100380269B1/ko not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
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| JPH06163527A (ja) * | 1992-11-17 | 1994-06-10 | Matsushita Electric Ind Co Ltd | 酸化タンタル薄膜の製造方法 |
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