KR100388178B1 - Protective circuit of a stacked mos transistor - Google Patents
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Abstract
MOSFET의 게이트 산화막의 파괴를 방지하고, 신뢰성 보증상 적절한 스냅 백 전압의 값을 갖는 보호 회로를 제공하기 위한 것이다.It is to prevent the destruction of the gate oxide film of the MOSFET and to provide a protection circuit having a value of an appropriate snapback voltage for reliability guarantee.
스택 구조 보호 회로를 구성하는 MOSFET의 게이트·드레인 사이에 서지 전압이 인가되어 MOSFET의 게이트 산화막이 파괴되는 것을 방지하기 위해, 상기 게이트·드레인 사이에 단수 또는 복수의 다이오드 또는 MOSFET 스위치를 접속하여 서지 전압을 흡수한다. 이와 같이 하면, 외부 전원 패드 등을 통해 침입하는 서지 전압에 대해 큰 서지 내량성이 얻어지고, 또 반도체 장치의 신뢰성 보증하도록 외래 서지에 대해 적절한 스냅 백 전압의 값을 갖는 다른 전원 톨러런트 I/O에 이용하는 보호 회로를 형성할 수 있다.In order to prevent the surge voltage from being applied between the gate and the drain of the MOSFET constituting the stack structure protection circuit and to destroy the gate oxide film of the MOSFET, a surge voltage is provided by connecting one or more diodes or MOSFET switches between the gate and the drain. Absorb it. In this way, a large surge tolerance is obtained with respect to a surge voltage penetrating through an external power pad or the like, and another power supply tolerant I / O having a value of an appropriate snapback voltage for an external surge to ensure the reliability of the semiconductor device. The protection circuit used for can be formed.
Description
본 발명은 반도체 장치의 ESD(Electro Static Discharge) 보호 회로에 관한 것으로, 특히 MOSFET의 스택 구조를 이용한 ESD 서지(surge), 및 외부로부터의 과잉 전압에 대한 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection circuit of a semiconductor device, and more particularly to an ESD surge using a stack structure of a MOSFET and a protection circuit against excessive voltage from the outside.
종래의 반도체 장치의 보호 회로에는 그 입력 패드와 접지 사이, 또는 출력패드와 접지 사이에 다이오드나 저항의 조합으로 이루어지는 방전 회로를 형성하고, 반도체 집적 회로의 조립 공정이나 실장 과정에 있어서, 패키지의 핀에 축적되는 정전하를 방전함으로써 정전 파괴를 방지하는 것이 있다.In a protection circuit of a conventional semiconductor device, a discharge circuit composed of a combination of a diode and a resistor is formed between an input pad and a ground, or an output pad and a ground, and a pin of a package is used in an assembly process or a mounting process of a semiconductor integrated circuit. There is a method of preventing static breakdown by discharging the static charge accumulated in the.
한편, LSI의 고집적화/고속화에 대해, 스케일링(scaling)은 매우 유효한 방법으로 되어 있고, 프로세스의 스케일링에 따라 디바이스 내압의 관점에서 동작 전압도 또한 스케일링된다. 그러나, I/O 인터페이스 전압은 디바이스에 비해 전원 전압의 스케일링 진행이 느리고, 이 때문에 낮은 동작 전압과, 높은 I/O 인터페이스 전압을 양립시킬 필요성이 높아지고 있다. 이 요구를 프로세스 오버헤드를 발생시키지 않고 실현하는 기술로서 다른 전원 톨러런트(tolerant) I/O의 형성 기술이 알려져 있다.On the other hand, for high integration / acceleration of LSI, scaling is a very effective method, and the operating voltage is also scaled in terms of device breakdown voltage according to the scaling of the process. However, the I / O interface voltage is slower in scaling of the power supply voltage than the device, and thus, there is an increasing need for both low operating voltage and high I / O interface voltage. As a technique for realizing this requirement without incurring process overhead, another power supply tolerant I / O formation technique is known.
통상, 출력 버퍼를 이용하는 경우에는 내부 동작 전압보다 외부 전압이 높기 때문에 게이트 산화막의 신뢰성 문제, 즉 TDDB(Time-Dependent Dielectric Breakdown)나 HCI(Hot Carrier Injection)으로 대표되는 신뢰성 상의 문제를 생기게 할 우려가 있다.In general, when the output buffer is used, the external voltage is higher than the internal operating voltage, which may cause the reliability problem of the gate oxide film, that is, the reliability problem represented by time-dependent dielectric breakdown (TDDB) or hot carrier injection (HCI). have.
이것을 방지하기 위해, 종래 도 7(a)에 도시한 바와 같이, MOSFET를 스택 구조로 하는 방호 기술이 사용되고 있다. 도 7(a)에서는 간단하게 하기 위해 N채널 MOSFET의 예만이 도시되어 있다. N채널 MOSFET(Q1, Q2)가 외부 전원 Vext의 패드(1)와 접지(GND) 사이에 직렬로 접속되어 MOSFET의 스택 구조가 형성된다. 내부 전원 Vint는 Q1의 게이트에 접속된 내부 전원 단자(2)에 인가된다. 또, Q2의 게이트에 접속된 단자(2a)에도 0V∼Vint 등의 전압이 인가된다.In order to prevent this, as shown in Fig. 7 (a), a protection technique using a MOSFET as a stack structure is used. In Fig. 7A, only an example of an N-channel MOSFET is shown for simplicity. The N-channel MOSFETs Q1 and Q2 are connected in series between the pad 1 of the external power supply Vext and the ground GND to form a stack structure of the MOSFETs. The internal power supply Vint is applied to the internal power supply terminal 2 connected to the gate of Q1. A voltage such as 0 V to Vint is also applied to the terminal 2a connected to the gate of Q2.
이와 같이, MOSFET의 스택 구조를 이용하면, MOSFET의 게이트·드레인 전압 VGD 및 게이트·소스 전압 VGS가 VGD, VGS<Vint의 관계를 만족시킬 수 있으므로, TDDB 신뢰성을 보증하는 것이 가능해지고, 또한 드레인·소스 전압 VDS는 Vext를 분압함으로써, HCI 신뢰성도 보증하는 것이 가능해진다. MOSFET(Q2)에 관해서도, 그 임계치 전압을 Vth로 하여 드레인 전압이 Vint-Vth로 유지되므로, 신뢰성 문제를 회피할 수 있다.In this way, when the MOSFET stack structure is used, the gate-drain voltage VGD and the gate-source voltage VGS of the MOSFET can satisfy the relationship of VGD and VGS <Vint, so that TDDB reliability can be ensured and drain / By dividing Vext by the source voltage VDS, HCI reliability can also be assured. Regarding the MOSFET Q2, since the threshold voltage is set to Vth and the drain voltage is maintained at Vint-Vth, reliability problems can be avoided.
최근 도 7(a), 도 7(b)에 도시한 바와 같이, 외부 전원 Vext와 내부 전원 Vint를 구비한 다른 전원 방식을 이용한 반도체 장치에 있어서, 예를 들면 패드(1)를 통해 침입하는 서지에 대해 높은 서지 내량을 나타내는 보호 회로로서, MOSFET(Q1, Q2)를 상기 패드(1)와 GND 사이에 직렬로 접속한 MOSFET의 스택 구조를 가져서 다른 전원도 허용가능한(tolerant) I/O 보호 회로가 이용되게 되었다.As shown in Figs. 7A and 7B recently, in a semiconductor device using another power supply system having an external power supply Vext and an internal power supply Vint, for example, surges invading through the pad 1 are provided. A protection circuit exhibiting a high surge resistance against a circuit, and having a stack structure of MOSFETs in which MOSFETs Q1 and Q2 are connected in series between the pads 1 and GND, tolerant to other power supplies. Became available.
도 7(a)의 등가 회로와 단시간의 서지 전압 V가 패드(1)에 인가된 경우의 문제점을 도 7(b)를 참조해 설명한다. 이와 같은 외래 서지 전압은 여러 가지 이유로 패드(1)에 진입하는데, 예를 들면 반도체 장치의 조립이나 테스트 공정 및 시스템으로의 실장 공정에 있어서 주변부에 부가된 전하가 패키지의 핀을 통해 방전되는 ESD의 경우에 생긴다.The problem when the equivalent circuit of FIG. 7A and the short-time surge voltage V are applied to the pad 1 is demonstrated with reference to FIG. This extraneous surge voltage enters the pad 1 for a variety of reasons, for example, in the assembly of a semiconductor device, in the test process and in the mounting process to the system, the charges added to the periphery of the ESD are discharged through the pins of the package. Occurs in the case.
도 7(a), 7(b)에 도시한 구조에서는 패드(1)에 단시간의 서지 전압 V가 인가된 경우에 보호 회로의 파괴가 생기게 될 가능성이 있다. 즉, 도 7(a)에 도시한 바와 같이, MOSFET(Q1)의 게이트는 Vint에 접속되지만, 전원이 투입되어 있지 않은 상태에서는 도 7(b)에 도시한 바와 같이 접지 전위로 되어 있고, Vint에는 등가적으로 큰 용량이 접속되어 있기 때문에, 서지 전압 V의 인가 시에 있어서, MOSFET(Q1)의 게이트·드레인 전압 VGD가 게이트 산화막의 내압을 초과하여 서지 흡수에 유용한 MOSFET의 스냅 백 특성이 기능하기 전에 MOSFET(Q1)가 파괴된다.In the structures shown in FIGS. 7A and 7B, there is a possibility that breakdown of the protection circuit occurs when a short-time surge voltage V is applied to the pad 1. That is, as shown in Fig. 7A, the gate of the MOSFET Q1 is connected to Vint, but in the state where the power is not turned on, the gate potential is set to the ground potential as shown in Fig. 7B, and Vint Since an equivalently large capacitance is connected to the circuit, when the surge voltage V is applied, the gate-drain voltage VGD of the MOSFET Q1 exceeds the breakdown voltage of the gate oxide film, so that the MOSFET has a snapback characteristic useful for surge absorption. MOSFET Q1 is destroyed before doing so.
도 7(b)에 도시한 등가 회로를 이용하여, 서지 전압 V가 패드(1)에 인가되었을 때의 MOSFET(Q1)의 파괴 과정을 구체적으로 설명한다. 도 7(b)에 도시한 등가 회로에 서지 전압 V가 인가되면, MOSFET(Q1)의 드레인측의 채널 표면에서 전자 정공 사태가 발생하여, Q1의 소스·드레인 사이에 대전류가 흘러, 외부 전원 패드(1)에 인가된 서지 전압 V는 이 방전 전류에 의해 급속하게 저하한다. 이와 같이 하여, MOSFET의 스택 구조로 이루어지는 보호 회로는 우수한 스냅 백 특성을 나타내게 된다.Using the equivalent circuit shown in Fig. 7B, the destruction process of the MOSFET Q1 when the surge voltage V is applied to the pad 1 will be described in detail. When the surge voltage V is applied to the equivalent circuit shown in Fig. 7B, an electron hole situation occurs on the channel surface of the drain side of the MOSFET Q1, and a large current flows between the source and the drain of the Q1, thereby causing an external power pad. The surge voltage V applied to (1) decreases rapidly by this discharge current. In this manner, the protection circuit formed of the stack structure of the MOSFET exhibits excellent snap back characteristics.
그러나, 도 7(b)의 파선으로 둘러싼 부분(10)으로 표시한 바와 같이, MOSFET(Q1, Q2)로 이루어지는 스택 구조 보호 회로에는 높은 서지 전압 V가 인가되므로, Q1의 게이트 산화막의 드레인단에 최대의 게이트·드레인간 전압 VGD가 가해져서, 이 부분에서 게이트 절연막이 파괴된다고 하는 문제점이 있었다.However, as indicated by the broken line 10 in Fig. 7B, a high surge voltage V is applied to the stack structure protection circuit composed of MOSFETs Q1 and Q2, so that it is applied to the drain terminal of the gate oxide film of Q1. There was a problem that the maximum gate-drain voltage VGD was applied and the gate insulating film was destroyed at this portion.
한편, Q2의 드레인을 직접 패드(1)에 접속한 1단 MOSFET의 보호 회로를 이용하는 시도가 종래부터 행해져 왔는데, 이와 같은 1단 MOSFET의 보호 회로에서는 Q2의 드레인 전압이 Q1의 소스·드레인 전압분만큼 저하하므로, Q2의 게이트 산화막의 드레인단에 가해지는 최대 게이트·드레인간 전압 VGD가 저하하여, 게이트 산화막의 파괴를 억제할 수 있다.On the other hand, attempts have conventionally been made to use a protection circuit of a one-stage MOSFET in which the drain of Q2 is directly connected to the pad 1. In such a protection circuit of a single-stage MOSFET, the drain voltage of Q2 is equal to the source / drain voltage of Q1. Since it decreases as much as possible, the maximum gate-drain voltage VGD applied to the drain terminal of the gate oxide film of Q2 decreases, and the destruction of the gate oxide film can be suppressed.
도 7(c)는 Q1, Q2로 이루어지는 MOSFET의 스택 구조 보호 회로와, Q2만으로이루어지는 1단 MOSFET의 보호 회로의 스냅 백 특성을 비교한 것이다. 도 7(c)에 있어서, 굵은 파선으로 표시한 스택 구조의 스냅 백 전압이 VSB, 도통 상태의 드레인 전압이 VDB로서 표시되어 있다. VSB에서 VDB로 전환되는 천이 영역의 스냅 백 곡선이 2단으로 되는 것은 통상 2차 파괴라 칭해지는 현상에 따른 것이다.Fig. 7 (c) compares the stack structure protection circuit of a MOSFET consisting of Q1 and Q2 and the snapback characteristics of the protection circuit of a single-stage MOSFET consisting of only Q2. In Fig. 7 (c), has a snapback voltage of the stack structure shown in thick broken lines are displayed, the drain voltage V SB, rendered conductive as V DB. The two stages of the snapback curve of the transition region converted from V SB to V DB are usually due to a phenomenon called secondary breakage.
이것에 대해, 가는 실선으로 나타내는 1단의 MOSFET의 스냅 백 전압 VSB' 및 도통 상태의 드레인 전압 VDB'는 어느 것이나 굵은 파선으로 나타내는 스택 구조 MOSFET의 스냅 백 전압 VSB, 및 온 상태의 드레인 전압 VDB보다도 낮다. ESD 방전 등에 의한 서지 전압 V가 패드(1)에 가해지면 도 7(c)에 도시한 스냅 백 특성 곡선을 따라 보호 회로가 반복적으로 스위칭되고, 도 7(b)에 도시한 회복 불능인 게이트 산화막 파괴(10)가 생길 때까지 이 반도체 집적 회로의 서지 방호의 역할을 할 수 있다.On the other hand, the snap-back voltage V SB 'of the single-stage MOSFET represented by the solid solid line and the drain voltage V DB ' of the conducting state are both the snap-back voltage V SB of the stacked structure MOSFET represented by the thick dashed line, and the drain of the on state. Lower than voltage V DB . When the surge voltage V due to ESD discharge or the like is applied to the pad 1, the protection circuit is repeatedly switched along the snapback characteristic curve shown in FIG. 7 (c), and the irreversible gate oxide film shown in FIG. 7 (b). It can serve as surge protection for this semiconductor integrated circuit until breakage 10 occurs.
상술한 바와 같이, 종래의 1단 MOSFET의 보호 회로는 스냅 백 전압 VSB'가 스택 구조의 VSB보다 낮으므로, 게이트 산화막 파괴(10)의 발생이 억제되는 이점이 있지만, 한편 스냅 백 전압 VSB'의 값을 반도체 장치의 신뢰성 보증을 위해 필요한 외부 전원 전압의 최대 정격에 대해 충분한 크기로 할 수 없다고 하는 문제가 있었다. 이상, MOSFET의 스택 구조를 ESD의 보호 회로로서 이용하는 경우에 대해 설명했지만, 일반적으로 외래의 서지 전압에 대해 MOSFET의 스택 구조 보호 회로를 이용하는 경우에도 마찬가지 문제를 일으킨다.As described above, in the conventional protection circuit of the single-stage MOSFET, since the snap back voltage V SB ′ is lower than the V SB of the stack structure, there is an advantage that generation of the gate oxide film breakdown 10 is suppressed, while the snap back voltage V There was a problem that the value of SB 'could not be made large enough for the maximum rating of the external power supply voltage required for the reliability guarantee of the semiconductor device. As mentioned above, the case where the stack structure of a MOSFET is used as a protection circuit of ESD was demonstrated, but the same problem generally arises also when using a stack structure protection circuit of a MOSFET with respect to an external surge voltage.
상술한 바와 같이 종래의 스택형 MOS 트랜지스터 보호 회로는 제1 MOSFET의 게이트 산화막이 드레인단에서 파괴하기 쉽고, 또한 종래의 1단 MOSFET 보호 회로는 TDDB나 HCI와 같은 반도체 장치의 신뢰성을 충분하게 보증할 수 없다고 하는 문제가 있었다.As described above, in the conventional stacked MOS transistor protection circuit, the gate oxide film of the first MOSFET is easily destroyed at the drain stage, and the conventional one-stage MOSFET protection circuit can sufficiently guarantee the reliability of semiconductor devices such as TDDB and HCI. There was a problem that I could not.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 반도체 장치의 TDDB, HCI 신뢰성을 보증하고, 상기 게이트 산화막의 파괴를 막을 수 있는 스택형 MOS 트랜지스터 보호 회로를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a stacked MOS transistor protection circuit capable of ensuring the TDDB and HCI reliability of a semiconductor device and preventing the gate oxide film from being destroyed.
본 발명의 스택형 MOS 트랜지스터 보호 회로는 스택 구조 보호 회로를 구성하는 MOSFET의 게이트·드레인 사이에 과잉 전압이 인가되어 게이트 산화막이 파괴되는 것을 방지하기 위해, 게이트·드레인 사이에, 예를 들면 클램프 다이오드로 이루어지는 클램프 회로를 접속하여 과잉 전압을 완화하는 것이다. 이와 같은 클램프 회로를 구비한 MOSFET의 스택 구조 보호 회로는 특히 외부 전원 패드로부터 침입하는 외래 서지의 보호 회로로서 적합하다.In the stacked MOS transistor protection circuit of the present invention, for example, a clamp diode is used between the gate and the drain to prevent an excessive voltage from being applied between the gate and the drain of the MOSFET constituting the stack structure protection circuit, thereby destroying the gate oxide film. The excess voltage is alleviated by connecting a clamp circuit. The stack structure protection circuit of a MOSFET having such a clamp circuit is particularly suitable as a protection circuit for foreign surges invading from an external power pad.
또한, 본 발명의 스택형 MOS 트랜지스터 보호 회로는 상기 과잉 전압에 의해 스택 구조 보호 회로를 구성하는 MOSFET의 게이트 산화막이 파괴되는 것을 방지하기 위해, MOSFET의 게이트·드레인 사이에 과잉 전압이 인가될 때에 온 동작하는 다이오드와 저항, 또는 MOSFET와 저항 등으로 이루어지는 스위칭 회로를 구성하는 것을 특징으로 한다. 이와 같은 스위칭 회로를 구비한 MOSFET의 스택 구조 보호 회로는 특히 I/O 패드에 접속되는 MOSFET로 이루어지는 입출력 버퍼의 보호 회로로서 적합하다.The stacked MOS transistor protection circuit of the present invention is turned on when an excess voltage is applied between the gate and the drain of the MOSFET in order to prevent the gate oxide film of the MOSFET constituting the stack structure protection circuit from being destroyed by the excess voltage. And a switching circuit comprising a diode and a resistor or a MOSFET and a resistor. A stack structure protection circuit of a MOSFET having such a switching circuit is particularly suitable as a protection circuit of an input / output buffer composed of a MOSFET connected to an I / O pad.
구체적으로는 본 발명의 스택형 MOS 트랜지스터 보호 회로는 제1 MOS 트랜지스터의 소스 및 제2 MOS 트랜지스터의 드레인이 서로 접속된 제1, 제2 MOS 트랜지스터와, 제1, 제2 단자를 갖고 있고, 상기 제1 단자가 상기 제1 MOS 트랜지스터의 게이트에 접속되고, 상기 제2 단자가 상기 제1 트랜지스터의 드레인에 접속된 클램프 회로와, 상기 제1 MOS 트랜지스터의 드레인에 접속된 반도체 장치의 패드를 구비하고, 상기 클램프 회로는 상기 패드로의 서지 전압 진입 시에 있어서 상기 제1, 제2 단자 사이의 전위차를 일정하게 유지하는 기능을 갖춘 것을 특징으로 한다.Specifically, the stacked MOS transistor protection circuit of the present invention has first and second MOS transistors, and first and second terminals, in which a source of a first MOS transistor and a drain of a second MOS transistor are connected to each other. A clamp circuit having a first terminal connected to a gate of the first MOS transistor, a second circuit connected to a drain of the first transistor, and a pad of a semiconductor device connected to the drain of the first MOS transistor; The clamp circuit has a function of maintaining a constant potential difference between the first and second terminals when the surge voltage enters the pad.
바람직하게는 상기 클램프 회로는 다이오드로 이루어지고, 상기 다이오드의 캐소드가 상기 클램프 회로의 제1 단자를 이루고, 상기 다이오드의 애노드가 상기 클램프 회로의 제2 단자를 이루는 것을 특징으로 한다.Preferably, the clamp circuit is made of a diode, wherein the cathode of the diode forms a first terminal of the clamp circuit, the anode of the diode forms a second terminal of the clamp circuit.
또한, 바람직하게는 상기 클램프 회로는 서로 인접하는 다이오드에 각각 속하는 애노드와 캐소드가 서로 접속된 복수의 다이오드로 이루어지고, 상기 복수의 다이오드의 한쪽 종단부를 이루는 캐소드가 상기 클램프 회로의 제1 단자를 이루고, 상기 복수의 다이오드의 다른 쪽 종단부를 이루는 애노드가 상기 클램프 회로의 제2 단자를 이루는 것을 특징으로 한다.Preferably, the clamp circuit includes a plurality of diodes in which anodes and cathodes respectively belonging to adjacent diodes are connected to each other, and a cathode constituting one end of the plurality of diodes forms a first terminal of the clamp circuit. And an anode constituting the other end of the plurality of diodes constitutes a second terminal of the clamp circuit.
또한, 본 발명의 스택형 MOS 트랜지스터 보호 회로는 제1 MOS 트랜지스터의 소스 및 제2 MOS 트랜지스터의 드레인이 서로 접속된 제1, 제2 MOS 트랜지스터와, 제1, 제2 및 제3 단자를 갖고 있고, 상기 제1 MOS 트랜지스터의 게이트에 상기 제1 단자가 접속되고, 상기 제1 트랜지스터의 드레인에 상기 제2 단자가 접속되며, 반도체 장치의 내부 전원에 제3 단자가 접속된 스위치 회로와, 상기 제1 MOS 트랜지스터의 드레인에 접속된 패드를 구비하고, 상기 스위치 회로는 상기 반도체 장치의 통상 동작에 있어서 상기 제2 단자가 전기적으로 차단되고, 상기 패드로의 서지 전압 진입 시에 있어서 상기 제1, 제2 단자 사이의 전위차를 일정하게 유지하는 기능을 갖춘 것을 특징으로 한다. 바람직하게는 상기 제2 MOS 트랜지스터의 소스 및 게이트는 각각 접지되는 것을 특징으로 한다.In addition, the stacked MOS transistor protection circuit of the present invention has a first, a second MOS transistor, and a first, a second, and a third terminal, wherein the source of the first MOS transistor and the drain of the second MOS transistor are connected to each other. And a switch circuit in which the first terminal is connected to a gate of the first MOS transistor, the second terminal is connected to a drain of the first transistor, and a third terminal is connected to an internal power supply of the semiconductor device. And a pad connected to the drain of the one MOS transistor, wherein the switch circuit is electrically disconnected from the second terminal in the normal operation of the semiconductor device, and is provided in the first and second circuits when the surge voltage enters the pad. And a function of keeping the potential difference between the two terminals constant. Preferably, the source and the gate of the second MOS transistor are grounded, respectively.
또한, 바람직하게는 상기 스위치 회로는 다이오드로 이루어지고, 상기 다이오드의 캐소드가 상기 제1 MOS 트랜지스터의 게이트에 접속되어 상기 스위치 회로의 제1 단자를 이루고, 상기 다이오드의 애노드가 상기 스위치 회로의 제2 단자를 이루며, 상기 다이오드의 캐소드가 상기 반도체 장치의 내부 전원에 접속되어 상기 스위치 회로의 제3 단자를 이루는 것을 특징으로 한다.Preferably, the switch circuit is made of a diode, the cathode of the diode is connected to the gate of the first MOS transistor to form a first terminal of the switch circuit, and the anode of the diode is a second of the switch circuit. And a cathode of the diode is connected to an internal power supply of the semiconductor device to form a third terminal of the switch circuit.
더욱 바람직하게는 상기 다이오드의 캐소드는 저항 회로를 통해 상기 반도체 장치의 내부 전원에 접속되어 상기 스위치 회로의 제3 단자를 이루는 것을 특징으로 한다.More preferably, the cathode of the diode is connected to an internal power supply of the semiconductor device through a resistance circuit to form a third terminal of the switch circuit.
또한, 바람직하게는 상기 스위치 회로는 서로 인접하는 다이오드에 각각 속하는 애노드와 캐소드가 서로 접속된 복수의 다이오드로 이루어지고, 상기 복수의 다이오드의 한쪽 종단부를 이루는 캐소드가 상기 제1 MOS 트랜지스터의 게이트에 접속되어 상기 스위치 회로의 제1 단자를 이루고, 상기 복수의 다이오드의 다른 쪽 종단부를 이루는 애노드가 상기 스위치 회로의 제2 단자를 이루며, 상기 복수의 다이오드의 한쪽 종단부를 이루는 캐소드가 상기 반도체 장치의 내부 전원에 접속되어 상기 스위치 회로의 제3 단자를 이루는 것을 특징으로 한다.Preferably, the switch circuit includes a plurality of diodes in which anodes and cathodes respectively belonging to adjacent diodes are connected to each other, and a cathode constituting one end of the plurality of diodes is connected to a gate of the first MOS transistor. An anode constituting a first terminal of the switch circuit, an anode constituting the other end of the plurality of diodes, a second terminal of the switch circuit, and a cathode constituting one end of the plurality of diodes is an internal power supply of the semiconductor device And a third terminal of the switch circuit.
더욱 바람직하게는 상기 복수의 다이오드의 캐소드는 저항 회로를 통해 상기 반도체 장치의 내부 전원에 접속되어 상기 스위치 회로의 제3 단자를 이루는 것을 특징으로 한다.More preferably, the cathodes of the plurality of diodes are connected to an internal power supply of the semiconductor device through a resistance circuit to form a third terminal of the switch circuit.
또한, 바람직하게는 상기 복수의 다이오드의 개수 n(n은 자연수)은 상기 반도체 장치의 외부 전원의 전압을 Vext, 상기 내부 전원의 전압을 Vint, 상기 다이오드의 순방향 전압을 VF라 할 때, n>(Vext-Vint)/VF의 관계가 성립하도록 선택되는 것을 특징으로 한다.Preferably, the number n (n is a natural number) of the plurality of diodes is n when the voltage of the external power source of the semiconductor device is Vext, the voltage of the internal power source is Vint, and the forward voltage of the diode is V F. And (Vext-Vint) / VF .
또한, 바람직하게는 상기 스위치 회로는 제1, 제2 MOS 트랜지스터와 반대 도전형인 제3 MOS 트랜지스터로 이루어지고, 상기 제3 MOS 트랜지스터의 소스가 상기 제1 MOS 트랜지스터의 게이트에 접속되어 상기 스위치 회로의 제1 단자를 이루고, 상기 제3 MOS 트랜지스터의 드레인이 상기 스위치 회로의 제2 단자를 이루며, 상기 제3 MOS 트랜지스터의 소스가 저항을 통해 상기 제3 MOS 트랜지스터의 게이트에 접속되고, 상기 제3 MOS 트랜지스터의 게이트가 상기 반도체 장치의 내부 전원에 접속되어 상기 스위치 회로의 제3 단자를 이루는 것을 특징으로 한다.Preferably, the switch circuit comprises a third MOS transistor of opposite conductivity type to the first and second MOS transistors, and a source of the third MOS transistor is connected to a gate of the first MOS transistor to A first terminal, a drain of the third MOS transistor forms a second terminal of the switch circuit, a source of the third MOS transistor is connected to a gate of the third MOS transistor through a resistor, and the third MOS A gate of the transistor is connected to an internal power supply of the semiconductor device, and forms a third terminal of the switch circuit.
더욱 바람직하게는 상기 제3 MOS 트랜지스터의 임계치 전압 Vth는 상기 반도체 장치의 외부 전원의 전압을 Vext, 상기 내부 전원의 전압을 Vint라 할 때, Vth>Vext-Vint의 관계가 성립하도록 선택되는 것을 특징으로 한다.More preferably, the threshold voltage Vth of the third MOS transistor is selected such that a relationship of Vth> Vext−Vint is established when the voltage of the external power source of the semiconductor device is Vext and the voltage of the internal power source is Vint. It is done.
또한, 본 발명의 스택형 MOS 트랜지스터 보호 회로는 제1 도전형의 제1, 제2MOS 트랜지스터와, 제2 도전형의 제3, 제4 MOS 트랜지스터와, 제1, 제2 다이오드와, 제1, 제2 저항과, 입출력 패드와, 제1, 제2, 제3 전원을 구비하는 보호 회로에 있어서, 상기 제1 MOS 트랜지스터의 소스와 상기 제2 MOS 트랜지스터의 드레인은 서로 접속되고, 상기 제3 MOS 트랜지스터의 소스와 상기 제4 MOS 트랜지스터의 드레인은 서로 접속되며, 상기 제1 MOS 트랜지스터의 드레인과 상기 제3 MOS 트랜지스터의 드레인은 상기 입출력 패드에 접속되고,In addition, the stacked MOS transistor protection circuit of the present invention includes the first and second MOS transistors of the first conductivity type, the third and fourth MOS transistors of the second conductivity type, the first and second diodes, In a protection circuit including a second resistor, an input / output pad, and first, second, and third power sources, the source of the first MOS transistor and the drain of the second MOS transistor are connected to each other, and the third MOS is connected. A source of a transistor and a drain of the fourth MOS transistor are connected to each other, a drain of the first MOS transistor and a drain of the third MOS transistor are connected to the input / output pad,
상기 제1 다이오드의 캐소드는 상기 제1 MOS 트랜지스터의 게이트에 접속되고, 또한 상기 제1 다이오드의 캐소드는 제1 저항을 통해 상기 제1 전원에 접속되며, 상기 제1 다이오드의 애노드는 상기 입출력 패드에 접속되고, 상기 제2 다이오드의 애노드는 상기 제3 MOS 트랜지스터의 게이트에 접속되고, 또한 상기 제2 다이오드의 애노드는 제2 저항을 통해 상기 제2 전원에 접속되며, 상기 제2 다이오드의 캐소드는 상기 입출력 패드에 접속되고, 상기 제4 MOS 트랜지스터의 소스는 상기 제3 전원에 접속되며, 상기 제2 MOS 트랜지스터의 소스는 접지되어 이루어지는 것을 특징으로 한다.The cathode of the first diode is connected to the gate of the first MOS transistor, the cathode of the first diode is connected to the first power supply through a first resistor, and the anode of the first diode is connected to the input / output pad. An anode of the second diode is connected to a gate of the third MOS transistor, an anode of the second diode is connected to the second power supply through a second resistor, and a cathode of the second diode is connected to the gate of the third MOS transistor. The source of the fourth MOS transistor is connected to the input / output pad, the source of the fourth MOS transistor, and the source of the second MOS transistor is grounded.
도 1은 제1 실시형태에 관한 스택형 MOS 트랜지스터 보호 회로의 구성과 특성을 도시한 도면으로, (a)는 제1 실시형태에 관한 보호 회로의 기본 구성을 도시한 도면이고, (b)는 다이오드를 이용한 보호 회로의 구성을 도시한 도면이며, (c)는 보호 회로의 서지 흡수 파형을 도시한 도면.1 is a diagram showing the configuration and characteristics of a stacked MOS transistor protection circuit according to the first embodiment, (a) is a diagram showing the basic configuration of the protection circuit according to the first embodiment, and (b) A diagram showing the configuration of a protection circuit using a diode, and (c) shows a surge absorption waveform of the protection circuit.
도 2는 제2 실시형태에 관한 스택형 MOS 트랜지스터 보호 회로의 구성과 특성을 도시한 도면으로, (a)는 제2 실시형태에 관한 보호 회로의 기본 구성을 도시한 도면이고, (b)는 다이오드와 저항을 이용한 보호 회로의 구성을 도시한 도면이며, (c)는 MOS 트랜지스터와 저항을 이용한 보호 회로의 구성을 도시한 도면.FIG. 2 is a diagram showing the configuration and characteristics of the stacked MOS transistor protection circuit according to the second embodiment, (a) is a diagram showing the basic configuration of the protection circuit according to the second embodiment, and (b) is Fig. 2 shows the structure of a protection circuit using a diode and a resistor, and (c) shows the structure of a protection circuit using a MOS transistor and a resistor.
도 3은 제3 실시형태에 관한 스택형 MOS 트랜지스터 보호 회로의 구조를 도시한 도면으로, (a)는 스위치(클램프) 소자부의 구성을 도시한 단면도이고, (b)는 스위치(클램프) 소자부의 구성을 도시한 평면도.Fig. 3 is a diagram showing the structure of the stacked MOS transistor protection circuit according to the third embodiment, in which (a) is a sectional view showing the structure of a switch (clamp) element portion, and (b) is a switch (clamp) element portion. Top view showing the configuration.
도 4는 제4 실시형태에 관한 MOS 트랜지스터 보호 회로의 적용예를 도시한 도면.4 is a diagram showing an application example of a MOS transistor protection circuit according to a fourth embodiment.
도 5는 제4 실시형태에 관한 스택형 MOS 트랜지스터 보호 회로에 있어서의 MOS 트랜지스터(Q1, Q2)의 구성을 도시한 도면.Fig. 5 is a diagram showing the configuration of MOS transistors Q1 and Q2 in the stacked MOS transistor protection circuit according to the fourth embodiment.
도 6은 제5 실시형태에 관한 상보형 MOS 트랜지스터 보호 회로의 구성을 도시한 도면.FIG. 6 is a diagram showing a configuration of a complementary MOS transistor protection circuit according to a fifth embodiment. FIG.
도 7은 종래의 스택형 MOS 트랜지스터 보호 회로의 구성과 등가 회로 및 특성을 도시한 도면으로, (a)는 통상 동작에 있어서의 회로 구성을 도시한 도면이고, (b)는 서지 전압 인가 시의 등가 회로를 도시한 도면이며, (c)는 스택 구조와 1단 구조의 MOS 트랜지스터 보호 회로의 스냅 백 특성을 비교한 도면.FIG. 7 is a diagram showing a configuration, an equivalent circuit, and characteristics of a conventional stacked MOS transistor protection circuit, wherein (a) is a diagram showing a circuit configuration in a normal operation, and (b) is a diagram when a surge voltage is applied. The equivalent circuit is shown, (c) Comparing the snap back characteristic of a MOS transistor protection circuit of a stack structure and a 1-stage structure.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 외부 전원 패드1: external power pad
2, 2a : 내부 전원 단자2, 2a: internal power terminal
3 : 클램프 회로3: clamp circuit
3a : 다이오드 클램프 회로3a: diode clamp circuit
4 : I/O 패드4: I / O pad
5 : 스위치 회로5: switch circuit
5a : 다이오드와 저항으로 이루어지는 스위치 회로5a: switch circuit consisting of diode and resistor
5b : MOSFET와 저항으로 이루어지는 스위치 회로5b: switch circuit consisting of MOSFET and resistor
6 : 연산 증폭기6: operational amplifier
6a : 전단(前段) 출력 버퍼6a: front output buffer
7 : 레퍼런스 전압 단자7: reference voltage terminal
8 : 내부 회로 접속 단자8: internal circuit connection terminal
10 : 게이트 산화막 파괴부10: gate oxide film breaker
11 : P형 실리콘 기판11: P-type silicon substrate
11a : 절연막11a: insulating film
12 : N웰12: N well
13, 16 : P형 확산층13, 16: P-type diffusion layer
14, 15 : N형 확산층14, 15: N-type diffusion layer
17 : 보호 링17: protective ring
18 : 전극 B18: electrode B
19 : 전극 A19: electrode A
20 : 전극 A'20: electrode A '
21 : 입력 회로21: input circuit
22 : 출력 회로22: output circuit
23 : 내부 회로23: internal circuit
24, 25 : 상보 신호 입력 단자24, 25: complementary signal input terminal
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described in detail with reference to drawings.
도 1(a)는 제1 실시형태에 관한 스택형 MOS 트랜지스터 보호 회로의 구성을 도시한 도면이다. 이 보호 회로는, 예를 들면 외부 전원 패드로부터 진입하는 외래 서지에 대해 반도체 장치의 내부 회로를 보호하는 것이고, 외부 전원 Vext를 공급하는 패드(1)와, 제1, 제2 MOSFET(Q1, Q2)를 직렬로 접속한 MOSFET의 스택 구조와, 클램프 회로(3)로 구성된다.Fig. 1A is a diagram showing the configuration of a stacked MOS transistor protection circuit according to the first embodiment. This protection circuit protects an internal circuit of a semiconductor device against external surges entering from an external power pad, for example, and includes a pad 1 for supplying an external power supply Vext, and first and second MOSFETs Q1 and Q2. ) Is composed of a stack structure of MOSFETs connected in series and a clamp circuit (3).
여기에서, 클램프 회로(3)는 도 1(a)에 도시한 스택형 MOS 트랜지스터 보호 회로의 노드 A에 접속된 제1 단자와, 노드 B에 접속된 제2 단자를 갖는 2단자 회로로서, 그 전류값에 상관없이 단자간 전압 VAB를 일정하게 하는 기능을 갖추고 있고, 클램프 회로(3)를 접속함으로써 MOSFET(Q1)의 게이트·드레인간 전압 VGD가 드레인단에 있어서의 게이트 절연막이 회복 불능인 파괴를 생기게 하는 전압 BVGDm을 초과하지 않게 할 수 있다.Here, the clamp circuit 3 is a two-terminal circuit having a first terminal connected to the node A of the stacked MOS transistor protection circuit shown in Fig. 1A and a second terminal connected to the node B. The voltage V AB between terminals is made constant regardless of the current value, and the gate insulating film VD at the drain end of the MOSFET Q1 cannot be recovered by connecting the clamp circuit 3. It is possible not to exceed the voltage BV GDm causing the breakdown.
구체적으로는, 클램프 회로(3)는 도 1(b)의 파선으로 둘러싸인 부분(3a)으로 표시한 바와 같이, 다이오드의 순방향 전압 VF를 이용하여 구성할 수 있다. 복수의 다이오드 Di(i=1∼n, n은 자연수)를 직렬로 접속하면, VAB=nVF로 할 수 있으므로, 다이오드의 개수 n을 최적화함으로써, 통상 동작 시의 반도체 장치의 TDDB, HCI 신뢰성 보증에 필요한 기능을 손상시키지 않고, MOSFET(Q1)의 드레인단에 생기는 게이트 산화막의 회복 불능인 파괴를 방지하는 것이 가능해진다.Specifically, the clamp circuit 3 can be configured using the forward voltage V F of the diode, as indicated by the portion 3a enclosed by the broken line in FIG. 1 (b). When a plurality of diodes Di (i = 1 to n and n are natural numbers) can be connected in series, V AB = nV F. Therefore, by optimizing the number of diodes n, the TDDB and HCI reliability of the semiconductor device in normal operation It is possible to prevent irreparable destruction of the gate oxide film generated at the drain end of the MOSFET Q1 without impairing the function required for the guarantee.
또, 예를 들면 MOSFET(Q2)를 노멀리 오프형으로 하면, 반도체 집적 회로의 통상 동작에 대해서는 보호 회로를 오프 상태로 할 수 있으므로, MOSFET의 스택 구조 보호 회로는 통상 동작에 하등 영향을 미치지 않고, 반도체 장치의 신뢰성 보증에 최적한 스냅 백 전압 VSB의 값을 나타내는 보호 회로를 제공할 수 있다.For example, when the MOSFET Q2 is normally off, the protection circuit can be turned off in the normal operation of the semiconductor integrated circuit. Thus, the stack structure protection circuit of the MOSFET does not affect the normal operation at all. The protection circuit which shows the value of the snapback voltage VSB which is optimal for the reliability guarantee of the semiconductor device can be provided.
다음에, 도 1(c)를 이용하여 스택형 MOS 트랜지스터 보호 회로의 동작에 대해 더욱 상세하게 설명한다. 도 1(c)의 가는 실선은 도 1(a), 도 1(b)의 노드 B에 있어서의 서지 흡수 파형을 나타낸다. 또한, 도 1(c)의 굵은 파선은 도 1(a), 도 1(b)의 노드 A에 있어서의 서지 흡수 파형을 나타낸다.Next, the operation of the stacked MOS transistor protection circuit will be described in more detail with reference to Fig. 1 (c). The thin solid line of FIG. 1 (c) shows the surge absorption waveform in the node B of FIG. 1 (a) and FIG. 1 (b). In addition, the thick broken line of FIG. 1 (c) shows the surge absorption waveform in the node A of FIG. 1 (a) and FIG. 1 (b).
도 1(c)에 도시한 바와 같이, 노드 B에 있어서의 스냅 백 전압 VSBB및 노드 A에 있어서의 스냅 백 전압 VSBA의 차와 Q1, Q2가 온 상태로 되었을 때의 노드 B의 전압 VDBB및 노드 A의 전압 VDBA의 차는, 도 1(a)에 있어서의 클램프 회로(3)의 단자 전압 VAB또는 도 1(b)에 있어서의 직렬 접속된 클램프 다이오드 Di의 클램프 전압 nVF에 상당하는 값으로 된다. 이와 같이, 패드(1)에 높은 서지 전압 VSBB가 인가되어도, 노드 A의 전압은 노드 B의 전압으로부터 VAB, 또는 nVF만큼 레벨 시프트된 전압으로 클램프되므로, Q1의 게이트 산화막의 파괴가 방지된다.As shown in Fig. 1C, the difference between the snapback voltage V SBB at node B and the snapback voltage V SBA at node A and the voltage V at node B when Q1 and Q2 are turned on are shown. The difference between the voltage V DBA of DBB and node A is equal to the terminal voltage V AB of the clamp circuit 3 in FIG. 1A or the clamp voltage nV F of the clamp diode Di connected in series in FIG. 1B. It becomes the equivalent value. In this manner, even when a high surge voltage V SBB is applied to the pad 1, the voltage of the node A is clamped to a voltage level shifted by V AB or nV F from the voltage of the node B, thereby preventing destruction of the gate oxide film of Q1. do.
다음에, 도 2(a)를 이용하여 제2 실시형태에 관한 스택형 MOS 트랜지스터 보호 회로에 관해 설명한다. 제2 실시형태의 보호 회로는 그 자신이 반도체 장치의 I/O 패드에 접속된 입출력 패드로서의 기능을 하는 회로이고, 또한 동시에 I/O 패드로부터 진입하는 외래 서지로부터 반도체 장치의 내부 회로를 보호하는 기능을 갖추고 있다.Next, the stacked MOS transistor protection circuit according to the second embodiment will be described with reference to Fig. 2A. The protection circuit of the second embodiment is a circuit which itself functions as an input / output pad connected to the I / O pad of the semiconductor device, and simultaneously protects the internal circuit of the semiconductor device from foreign surges entering from the I / O pad. It has a function.
도 2(a)에 도시한 스택형 MOS 트랜지스터 보호 회로는 제1, 제2 MOSFET(Q1, Q2)를 직렬로 접속한 MOSFET의 스택 구조와, 반도체 장치의 I/O 패드(4)와, 스위치 회로(5)로 구성된다.The stacked MOS transistor protection circuit shown in Fig. 2A has a stack structure of MOSFETs in which the first and second MOSFETs Q1 and Q2 are connected in series, the I / O pad 4 of the semiconductor device, and the switch. It consists of the circuit 5.
스택 구조 MOSFET(Q1, Q2)는 I/O 패드(4)에 접속된 출력 버퍼 회로이고, MOSFET(Q1)의 게이트·드레인 사이에, 버퍼 회로의 출력 임피던스를 정하는 저항 회로와, 게이트 바이어스 등을 부여하는 내부 전원 Vint의 공급 단자를 포함하는 스위치 회로(5)가 접속된다.The stack structure MOSFETs Q1 and Q2 are output buffer circuits connected to the I / O pads 4, and between the gate and the drain of the MOSFET Q1, a resistance circuit for determining the output impedance of the buffer circuit, a gate bias, and the like are provided. The switch circuit 5 including the supply terminal of the internal power supply Vint to be provided is connected.
여기에서, 스위치 회로(5)는 제1, 제2, 및 제3 단자를 갖는 3단자 회로로서, 스택형 MOS 트랜지스터 보호 회로의 노드 A와 노드 B에 각각 제1, 제2 단자가 접속되고, 내부 전원 Vint의 공급 단자에 제3 단자가 접속되며, 제1, 제2 단자 사이에 스위치 소자가 접속된다.Here, the switch circuit 5 is a three-terminal circuit having first, second, and third terminals, and the first and second terminals are connected to the node A and the node B of the stacked MOS transistor protection circuit, respectively. A third terminal is connected to the supply terminal of the internal power supply Vint, and a switch element is connected between the first and second terminals.
다음에, 스위치 회로(5)의 동작에 대해 설명한다. 스택 구조 MOSFET(Q1, Q2)가 I/O 패드(4)에 접속된 출력 버퍼 회로로서 통상 동작하는 경우에는 스위치 소자는 오프 상태로 되고, 출력 버퍼 회로의 동작에 필요한 MOSFET(Q1)의 게이트 바이어스 전압 VG가 노드 A에 접속된 제1 단자로부터 공급된다. 여기에서, 게이트 바이어스 전압 VG는 제3 단자에 입력되는 내부 전원 전압 Vint가 저항 회로를 포함하는 스위치 회로(5)를 통해 제1 단자로부터 출력되는 전압이다.Next, the operation of the switch circuit 5 will be described. When the stack structure MOSFETs Q1 and Q2 normally operate as an output buffer circuit connected to the I / O pad 4, the switch element is turned off and the gate bias of the MOSFET Q1 necessary for the operation of the output buffer circuit is turned on. The voltage VG is supplied from the first terminal connected to the node A. Here, the gate bias voltage VG is a voltage output from the first terminal through the switch circuit 5 in which the internal power supply voltage Vint input to the third terminal includes a resistance circuit.
스택 구조 MOSFET(Q1, Q2)가 I/O 패드(4)로부터 진입하는 외래 서지 전압을 흡수하는 경우에는 스위치 소자는 온 상태로 된다. 이 온 상태의 제2 단자로부터 유입하는 전류의 값에 상관없이, 노드 B에 접속된 제2 단자의 전압과, 노드 A에 접속된 제1 단자의 전압과의 차 VAB가 플러스로 되도록 스위치 회로(5)가 동작한다.When the stack structure MOSFETs Q1 and Q2 absorb the external surge voltage entering from the I / O pad 4, the switch element is turned on. Regardless of the value of the current flowing from the second terminal in the on state, the switch circuit is made such that the difference V AB between the voltage of the second terminal connected to the node B and the voltage of the first terminal connected to the node A becomes positive. (5) is operated.
이와 같이 동작하는 스위치 회로(5)를 접속하면, 서지 전압 인가 시에 있어서, MOSFET(Q1)의 게이트·드레인간 전압 VGD(VAB와 동일함)가 드레인단에 있어서의 게이트 절연막이 회복 불능인 파괴를 생기게 하는 전압 BVGDm을 초과하지 않게 할 수 있다.When the switch circuit 5 operating in this manner is connected, the gate-drain voltage VGD (same as V AB ) of the MOSFET Q1 is not recoverable when the surge voltage is applied. It is possible not to exceed the voltage BV GDm causing the breakdown.
또한, 통상 동작 시에 있어서, MOSFET(Q1)의 드레인(노드 B)으로부터 스위치 회로(5)가 분리되고, 게이트(노드 A)에는 통상 동작 시에 있어서의 바이어스 전압 VG가 스위치 회로(5)를 통해 내부 전원 Vint로부터 공급되므로, 제2 실시형태의 스택형 MOS 트랜지스터 보호 회로는 I/O 패드(4)에 접속된 출력 버퍼로서의 기능을 함과 동시에, I/O 패드(4)로부터 진입하는 외래 서지로부터 반도체 집적 회로의 내부 회로를 보호하는 기능을 갖출 수 있다.In the normal operation, the switch circuit 5 is separated from the drain (node B) of the MOSFET Q1, and the bias voltage VG in the normal operation is applied to the gate (node A) by the switch circuit 5. Since it is supplied from the internal power supply Vint, the stacked MOS transistor protection circuit of the second embodiment functions as an output buffer connected to the I / O pad 4 and at the same time enters from the I / O pad 4. It may have a function of protecting an internal circuit of a semiconductor integrated circuit from surges.
다음에, 제2 실시형태의 제1 구체예로서, 스위치 회로(5)를 다이오드와 저항을 이용하여 구성한 스택형 MOS 트랜지스터 보호 회로에 대해 설명한다.Next, as a first specific example of the second embodiment, a stacked MOS transistor protection circuit comprising the switch circuit 5 using a diode and a resistor will be described.
도 2(b)는 다이오드와 저항을 이용하여 파선으로 둘러싸인 부분(5a)으로 표시한 스위치 회로(5a)가 구성된 스택형 MOS 트랜지스터 보호 회로를 도시한 도면이다. 이 보호 회로는 반도체 장치의 I/O 패드(4)와, 제1, 제2 MOSFET(Q1, Q2)를 직렬로 접속한 스택 구조 MOSFET와, 반도체 장치의 내부 전원 Vint를 공급하는 내부 전원 단자와, i개(i=1∼n, n은 자연수)의 직렬로 접속된 다이오드(Di)와, 저항(R)으로 구성된다. 또, I/O 패드(4)에는 외부로부터 전원 전압 Vext가 공급되는 것으로 한다.Fig. 2 (b) shows a stacked MOS transistor protection circuit including a switch circuit 5a indicated by a portion 5a surrounded by broken lines using a diode and a resistor. The protection circuit includes a stack structure MOSFET in which the I / O pad 4 of the semiconductor device and the first and second MOSFETs Q1 and Q2 are connected in series, and an internal power supply terminal for supplying the internal power supply Vint of the semiconductor device. and diode (Di) connected in series (i = 1 to n, n is a natural number) and resistor (R). The I / O pad 4 is supplied with a power supply voltage Vext from the outside.
다이오드(Di)의 개수 n은 반도체 장치의 외부 전원 전압 Vext와 내부 전원전압 Vint로부터 다음 관계식으로 구해진다.The number n of diodes Di is obtained from the external power supply voltage Vext and the internal power supply voltage Vint of the semiconductor device by the following relationship.
여기에서, VF는 다이오드의 순방향 전압이다.Where V F is the forward voltage of the diode.
다이오드의 개수 n이 수학식 1을 만족하도록 정해지면, 반도체 장치의 통상 동작에 있어서 노드 B에 Vext가 인가되고, 노드 A에 Vext보다도 낮은 Vint가 인가되어도, 직렬 접속된 다이오드 Di(i=1∼n)로의 외부 전원 전류의 유출을 방지할 수 있다.When the number n of diodes is determined to satisfy the equation (1), even if Vext is applied to the node B and Vint lower than Vext is applied to the node A in the normal operation of the semiconductor device, the diodes Di (i = 1 to 1) connected in series It is possible to prevent the leakage of external power current to n).
따라서, 예를 들면 Vext-Vint가 0.5V 정도이면 1개의 다이오드를 접속하면 좋지만, 1V 이상이면 2개 이상의 다이오드를 접속해야 한다.Therefore, for example, when Vext-Vint is about 0.5V, one diode may be connected, but when 1V or more, two or more diodes should be connected.
단수 또는 복수의 다이오드(Di)를 구비한 MOSFET의 스택 구조 보호 회로에 있어서, 그 패드(4)에 Vext에 비해 높은 서지 전압 V가 인가되면, 상기 다이오드(Di)의 임피던스는 저항(R)의 임피던스에 비해 매우 작으므로, 노드 B와 노드 A 사이의 전위차 VAB는 항상 nVF와 동일해지고, MOSFET(Q1)의 드레인단에 있어서의 게이트 산화막의 파괴를 방지할 수 있다.In a stack structure protection circuit of a MOSFET having a single or a plurality of diodes (Di), if a surge voltage V is applied to the pad (4) compared to Vext, the impedance of the diode (Di) is equal to the resistance (R). Since it is very small compared to the impedance, the potential difference V AB between the node B and the node A is always equal to nV F, and it is possible to prevent the destruction of the gate oxide film at the drain terminal of the MOSFET Q1.
반도체 장치의 통상 동작에 대해서는 수학식 1로부터 MOSFET(Q1)의 게이트·드레인간 전압 VGD가 nVF보다 작으므로, 노드 B에 접속된 다이오드(Di)의 직렬 접속 회로는 오프 상태가 되어 분리된다. 또한, MOSFET(Q1)의 게이트에는 출력 버퍼로서 동작하는 데에 필요한 바이어스 전압 VG가 저항 R을 통해 Vint(이 경우에는 VG=Vint)로부터 공급된다.As for the normal operation of the semiconductor device, since the gate-drain voltage VGD of the MOSFET Q1 is smaller than nV F from the equation (1), the series connection circuit of the diode Di connected to the node B is turned off and separated. In addition, the bias voltage VG necessary to operate as an output buffer is supplied to the gate of the MOSFET Q1 from Vint (VG = Vint in this case) through the resistor R.
따라서, MOSFET의 스택 구조 보호 회로는 출력 버퍼로서의 통상 동작에 하등 영향을 미치지 않고, 반도체 장치의 신뢰성 보증에 대해 적절한 스냅 백 전압의 값을 나타내는, 스택형 MOS 트랜지스터 보호 회로를 제공할 수 있다. 또, 저항(R)은 외부 전원 패드(4)에 높은 서지 전압 V가 인가되어 다이오드(Di)를 통해 내부 전원 단자에 대전류가 유입될 때, 반도체 장치의 내부 회로를 보호하는 데에 도움이 된다.Therefore, the stack structure protection circuit of a MOSFET can provide a stacked MOS transistor protection circuit which shows the value of the snapback voltage suitable for guaranteeing the reliability of a semiconductor device, without affecting the normal operation as an output buffer at all. In addition, the resistor R helps protect the internal circuit of the semiconductor device when a high surge voltage V is applied to the external power pad 4 so that a large current flows into the internal power supply terminal through the diode Di. .
다음에, 제2 실시형태의 제2 구체예로서, 스위치 회로(5)를 MOSFET와 저항을 이용하여 구성한 스택형 MOS 트랜지스터 보호 회로에 대해 설명한다.Next, as a second specific example of the second embodiment, a stacked MOS transistor protection circuit in which the switch circuit 5 is formed by using a MOSFET and a resistor will be described.
도 2(c)는 P채널 MOSFET와 저항을 이용하여 파선으로 둘러싸인 부분으로 표시된 스위치 회로(5b)를 구성한, 제2 실시형태에 있어서의 제2 구체예를 도시한 도면이다. 이 보호 회로는 반도체 장치의 I/O 패드(4)와, 제1, 제2 MOSFET(Q1, Q2)를 직렬로 접속한 스택 구조 MOSFET와, 반도체 장치의 내부 전원 Vint를 공급하는 내부 전원 단자와, 스위치 동작하는 P채널 MOSFET(Q3)와, 저항(R)으로 구성된다. 또, I/O 패드(4)에는 외부 전원 Vext가 공급되는 것으로 한다.Fig. 2 (c) is a diagram showing a second specific example in the second embodiment in which the switch circuit 5b represented by the portion surrounded by the broken line using the P-channel MOSFET and the resistor is constituted. The protection circuit includes a stack structure MOSFET in which the I / O pad 4 of the semiconductor device and the first and second MOSFETs Q1 and Q2 are connected in series, and an internal power supply terminal for supplying the internal power supply Vint of the semiconductor device. And a switch-operated P-channel MOSFET (Q3) and a resistor (R). In addition, it is assumed that the external power supply Vext is supplied to the I / O pad 4.
스위치 동작하는 P채널 MOSFET(Q3)의 임계치 전압 Vth는 외부 전원 전압 Vext와 내부 전원 전압 Vint로부터 다음 관계식으로 구해진다.The threshold voltage Vth of the switch-operated P-channel MOSFET Q3 is obtained from the external power supply voltage Vext and the internal power supply voltage Vint by the following relationship.
스위치 동작하는 P채널 MOSFET(Q3)의 임계치 전압 Vth가 수학식 2를 만족하도록 정해지면, 반도체 장치의 통상 동작에 있어서, 노드 B에 Vext가 인가되고, 노드 A에 Vext보다도 낮은 Vint가 인가되어도, P채널 MOSFET(Q3)는 오프 상태로 되므로, P채널 MOSFET(Q3)로의 외부 전원 전류의 유출을 방지할 수 있다.If the threshold voltage Vth of the switch-operated P-channel MOSFET Q3 is determined to satisfy the equation (2), in the normal operation of the semiconductor device, even if Vext is applied to the node B and Vint lower than Vext is applied to the node A, Since the P-channel MOSFET Q3 is turned off, the leakage of external power supply current to the P-channel MOSFET Q3 can be prevented.
P채널 MOSFET(Q3)를 구비한 스택형 MOS 트랜지스터 보호 회로에 있어서, I/O 패드(4)에 Vext에 비해 높은 단시간의 서지 전압 V가 인가되면, 앞에서 도 7(b)를 이용하여 설명한 바와 같이, 내부 전원 단자 Vint는 큰 등가 용량 C를 통해 접지되므로, P채널 MOSFET(Q3)는 온 상태로 된다. 이때, 노드 B와 노드 A 사이의 전위차 VAB는 다음과 같이 제공된다.In a stacked MOS transistor protection circuit having a P-channel MOSFET (Q3), when a surge voltage V of a shorter time than that of Vext is applied to the I / O pad 4, as described above with reference to FIG. Similarly, since the internal power supply terminal Vint is grounded through a large equivalent capacitance C, the P-channel MOSFET Q3 is turned on. At this time, the potential difference V AB between node B and node A is provided as follows.
여기에서 RON(RON<R)은 P채널 MOSFET(Q3)의 온 저항이다. RON을 저항 R의 임피던스 값과 등가로 함으로써 단자 B에 인가되는 서지 전압 Vext는 분압되기 때문에 Q1, Q3의 게이트 산화막은 보호된다. I/O 패드(4)에 서지 전압이 인가되는 동안 노드 B와 노드 A 사이의 전위차 VAB는 수학식 3의 값과 동일하게 되므로,Where R ON (R ON <R) is the on resistance of the P-channel MOSFET (Q3). By making R ON equivalent to the impedance value of the resistor R, the surge voltage Vext applied to the terminal B is divided, so that the gate oxide films of Q1 and Q3 are protected. Since the potential difference V AB between node B and node A becomes equal to the value of Equation 3 while the surge voltage is applied to I / O pad 4,
가 되도록 하면, MOSFET(Q1)의 드레인단에 있어서의 게이트 산화막의 파괴를 방지할 수 있다.If it is, the breakdown of the gate oxide film at the drain terminal of the MOSFET Q1 can be prevented.
반도체 장치의 통상 동작에 대해서는 수학식 2로부터 노드 B에 접속된 P채널 MOSFET(Q3)는 오프 상태로서 분리된다. 또한, MOSFET(Q1)의 게이트에는 출력 버퍼로서 동작하는 데에 필요한 바이어스 전압 VG가 저항(R)을 통해 Vint(이 경우에는 VG=Vint)로부터 공급된다.As for the normal operation of the semiconductor device, the P-channel MOSFET Q3 connected to the node B is separated from the equation (2) as off state. In addition, a bias voltage VG necessary to operate as an output buffer is supplied to the gate of the MOSFET Q1 from Vint (VG = Vint in this case) through the resistor R.
따라서, 도 2(c)에 도시한 MOSFET의 스택 구조 보호 회로는 출력 버퍼로서의 통상 동작에 하등 영향을 미치지 않고, 반도체 장치의 신뢰성 보증과 ESD 내성이 양립할 수 있는 스택형 MOS 트랜지스터 보호 회로를 제공하는 것이 가능해진다. 또, 저항 R은 외부 전원 패드(1)에 높은 서지 전압 V가 인가되고, P채널 MOSFET(Q3)를 통해 내부 전원 단자에 대전류가 유입될 때, 내부 회로를 보호하는 데에 유용하다. 도 2(a), 도 2(b) 및 도 2(c)에 도시한 스택형 MOS 트랜지스터 보호 회로 서지 흡수 파형은 앞에서 도 1(c)에 도시한 서지 흡수 파형과 마찬가지이다.Therefore, the stack structure protection circuit of the MOSFET shown in FIG. 2 (c) provides a stacked MOS transistor protection circuit capable of achieving both reliability assurance and ESD resistance of a semiconductor device without any influence on normal operation as an output buffer. It becomes possible. In addition, the resistor R is useful for protecting the internal circuit when a high surge voltage V is applied to the external power supply pad 1 and a large current flows into the internal power supply terminal through the P-channel MOSFET Q3. The stacked MOS transistor protection circuit surge absorption waveforms shown in Figs. 2 (a), 2 (b) and 2 (c) are the same as the surge absorption waveforms shown in Fig. 1 (c).
이와 같이, I/O 패드(4)에 높은 서지 전압이 인가되어도 노드 A의 전위는 노드 B의 전위를 추종하여, 노드 B와 노드 A의 전위차 VAB는 항상 일정치로 되므로, Q1의 게이트 산화막의 파괴가 방지된다.Thus, even when a high surge voltage is applied to the I / O pad 4, the potential of the node A follows the potential of the node B, and the potential difference V AB of the node B and the node A is always constant, so that the gate oxide film of Q1 Destruction is prevented.
다음에, 도 3(a), 도 3(b)를 이용하여 제3 실시형태에 관한 스택형 MOS 트랜지스터 보호 회로의 구조에 대해 설명한다. 도 3(a), 도 3(b)에 클램프 다이오드와 저항(R)이 형성되는 영역의 단면 구조와 평면도가 한 예로서 도시되어 있다. 또, 도 3(a)는 도 3(b)의 A-A 단면도이다. N웰 상에 1개의 PN 접합 다이오드가 형성되는 경우에 대해 설명한다.Next, the structure of the stacked MOS transistor protection circuit according to the third embodiment will be described with reference to FIGS. 3A and 3B. 3 (a) and 3 (b) show a cross-sectional structure and a plan view of a region where the clamp diode and the resistor R are formed as an example. 3 (a) is a cross-sectional view taken along the line A-A of FIG. 3 (b). A case where one PN junction diode is formed on an N well will be described.
도 3(a)에 도시한 바와 같이, P형 실리콘 기판(11)에 저항(R)의 주체를 이루는 N웰(12)을 형성하고, 그 한쪽에 P형 확산층(13)을 설치함으로써, 저항(R)의 한쪽 전극에 접속된 PN 접합으로 이루어지는 다이오드를 형성한다. 또, 이 다이오드를 둘러싸도록 N형 확산층(14)을 형성한다. 이 N형 확산층(14)은 저항(R)과 다이오드의 캐소드를 접속하는 한쪽의 오믹 컨택트이고, 저항(R)의 값을 정밀도 좋게 설계값에 가깝게 하는 효과가 있다.As shown in Fig. 3 (a), the N well 12 forming the main portion of the resistor R is formed in the P-type silicon substrate 11, and the P-type diffusion layer 13 is provided on one side thereof, thereby providing resistance. The diode which consists of a PN junction connected to one electrode of (R) is formed. In addition, an N-type diffusion layer 14 is formed to surround this diode. This N-type diffusion layer 14 is one ohmic contact connecting the resistor R and the cathode of the diode, and has an effect of bringing the value of the resistor R close to the design value with high accuracy.
또한, N웰(12)에 N형 확산층(15)을 설치하여, 저항(R)의 다른 쪽 오믹 컨택트를 형성한다. 또한, 높은 서지 전압이 가해지는 N웰(12)과 P형 실리콘 기판(11) 사이의 PN 접합 분리 특성을 향상시키기 위해, 이 N웰(12)을 둘러싸도록 채널 컷트용의 P형 확산층(보호 링)(16)을 형성한다. 이 P형 확산층(16)에 의해 P형 실리콘 기판의 상면으로 확장되기 쉬운 N형 반전층이 차단되어, 고전압에 있어서의 N웰(12)의 분리 특성을 향상시킬 수 있다.In addition, an N type diffusion layer 15 is provided in the N well 12 to form the other ohmic contact of the resistor R. FIG. In addition, in order to improve the PN junction separation characteristics between the N well 12 and the P-type silicon substrate 11 to which a high surge voltage is applied, a P-type diffusion layer for protecting the channel is formed so as to surround the N well 12. Ring) 16. This P-type diffusion layer 16 cuts off the N-type inversion layer, which tends to expand to the upper surface of the P-type silicon substrate, and can improve the separation characteristics of the N well 12 at high voltage.
여기에서 참조번호(17)은 P형 확산층(16)에 설치한 보호 링의 전극, 참조번호(18)은 도 2(b)의 노드 B의 전극, 참조번호(19)는 노드 A의 전극, 참조번호(20)은 내부 전원 Vint에 연결되는 전극이다. 도 3(b)에 이들 구조의 평면도가 도시되어 있다. 또, 참조부호(11a)는 실리콘 기판(11)의 표면을 덮는 절연막이다.Here, reference numeral 17 denotes an electrode of a protective ring provided on the P-type diffusion layer 16, reference numeral 18 denotes an electrode of node B of FIG. 2 (b), reference numeral 19 denotes an electrode of node A, Reference numeral 20 is an electrode connected to the internal power supply Vint. A plan view of these structures is shown in FIG. 3 (b). Reference numeral 11a is an insulating film covering the surface of the silicon substrate 11.
다음에, 도 4를 이용하여 반도체 장치의 입출력부에 있어서의 제4 실시형태에 관한 스택형 MOS 트랜지스터 보호 회로의 구체적인 적용예에 대해 설명한다. 제4 실시형태에서는 반도체 장치의 I/O 패드와 내부 회로 사이에 접속되는 본 발명의 보호 회로의 여러 가지 조합에 대해 설명한다.Next, with reference to FIG. 4, the specific application example of the stacked MOS transistor protection circuit which concerns on 4th Embodiment in the input / output part of a semiconductor device is demonstrated. In the fourth embodiment, various combinations of the protection circuit of the present invention connected between the I / O pad of the semiconductor device and the internal circuit will be described.
도 4에 있어서, 파선으로 둘러싸인 부분(21)에 있어서의 실선부로 표시한 입력 회로는 도 1(b)에서 설명한 클램프 다이오드(D)를 구비하는 서지 보호 회로이다. 파선으로 둘러싸인 부분(22)으로 표시한 출력회로는 MOSFET(Q1', Q2'), 다이오드(D') 및 저항(R')으로 이루어지는 출력 버퍼 기능을 갖춘 보호 회로이다. 또, 참조부호(6a)는 전단의 출력 버퍼를 나타낸다.In FIG. 4, the input circuit shown by the solid line part in the part 21 enclosed by the broken line is a surge protection circuit provided with the clamp diode D demonstrated in FIG. The output circuit shown by the broken line 22 is a protection circuit with an output buffer function consisting of MOSFETs Q1 'and Q2', diode D 'and resistor R'. Reference numeral 6a denotes an output buffer at the front end.
파선으로 둘러싸인 부분(23)으로 표시한 내부 회로는 I/O 패드와 내부 회로의 접속단자(8)가 연산 증폭기(6)를 통해 접속되는 예가 도시되어 있다. 이 연산 증폭기(6)에는 I/O 패드로부터의 서지 침입을 보호하기 위해 한쪽 입력 단자에 보호 저항(R")이 배치되고, 다른 쪽 입력 단자에는 레퍼런스 전압 Vref가 인가된다.An example of the internal circuit shown by the broken line 23 is an example in which the connection terminal 8 of the I / O pad and the internal circuit is connected through the operational amplifier 6. In this operational amplifier 6, a protection resistor R "is disposed at one input terminal to protect against surge intrusion from an I / O pad, and a reference voltage Vref is applied to the other input terminal.
예를 들면, 단자(8)에 접속되는 내부 회로에 대해, 입력 회로(21)의 실선부로 표시한 ESD 등에 대한 서지 보호 회로를 조합함으로써 내부 회로에 대한 양호한 서지 방호 기능을 달성할 수 있다.For example, a good surge protection function for the internal circuit can be achieved by combining a surge protection circuit for the ESD or the like indicated by the solid line portion of the input circuit 21 with respect to the internal circuit connected to the terminal 8.
이때 입력 회로(21)의 파선으로 표시한 바와 같이, 저항(R)과 내부 전원 단자 Vint를 접속하면, 입력 회로(21)는 서지 방호 기능을 갖춘 입력 버퍼로서 이용할 수 있다. 또한, 입력 버퍼로서 동작하는 입력 회로(21)와, 출력 버퍼로서 동작하는 출력 회로(22)에 있어서, 저항(R, R')과 내부 전원 단자 Vint를 공통화하여 I/O 패드에 접속된 입출력 버퍼로서의 기능과, I/O 패드로부터 진입하는 ESD 등에 대한 서지 보호 기능을 겸비하도록 해도 좋다. 또, 도 4에서는 다이오드(D, D')가 단수인 경우를 나타냈지만, 다이오드(D, D')가 복수이더라도, 마찬가지 조합이 가능한 것은 말할 것도 없다.At this time, as indicated by the broken line of the input circuit 21, when the resistor R and the internal power supply terminal Vint are connected, the input circuit 21 can be used as an input buffer having a surge protection function. In addition, in the input circuit 21 which acts as an input buffer and the output circuit 22 which acts as an output buffer, the inputs and outputs connected to an I / O pad by commonizing the resistors R and R 'and the internal power supply terminal Vint. The function as a buffer and the surge protection function against the ESD which enter from an I / O pad, etc. may be combined. In addition, although the case where the diodes D and D 'are single in FIG. 4 was shown, it cannot be overemphasized that similar combination is possible even if there are multiple diodes D and D'.
다음에, 도 5를 이용하여 스택형 MOS 트랜지스터 보호 회로에 있어서의, MOSFET(Q1, Q2)의 구성 상의 문제에 대해 설명한다. MOSFET(Q1, Q2)는 큰 서지 전류를 흡수해야 되므로, 수100㎛의 게이트 폭이 필요하지만, 한편 게이트 폭을 크게 하면 기생 저항 성분 등에 의한 소자 정수의 불균일성 때문에 부분적인 게이트 파괴를 생기게 하여 양호한 서지 방호 특성이 얻어지지 않는다.Next, the problem of the structure of MOSFET Q1, Q2 in a stacked MOS transistor protection circuit is demonstrated using FIG. Since MOSFETs Q1 and Q2 must absorb a large surge current, a gate width of several hundred [mu] m is required. On the other hand, a larger gate width causes partial gate breakdown due to nonuniformity of device constants due to parasitic resistance components and the like. Protective properties are not obtained.
이 문제를 회피하기 위해, 도 5에 도시한 바와 같이, Q1, Q2를 게이트 폭 10㎛ 정도인 다수의 병렬 접속된 MOSFET로 분할한다. 이와 같이 하면, I/O 패드로부터 다이오드(D)를 통해 노드 A에 진입한 서지 전류는 게이트 폭이 작은 다수의 MOSFET로 이루어지는 Q1로 분산되어 균일하게 흐르므로, Q1 자신의 서지 내량을 개선할 수 있다. 또, 이때 Q1과 Q2의 노드 N은 공통 노드로서 서로 접속된다.To avoid this problem, as shown in Fig. 5, Q1 and Q2 are divided into a plurality of parallel connected MOSFETs having a gate width of about 10 mu m. In this way, since the surge current entering the node A from the I / O pad through the diode D is distributed and distributed uniformly to Q1 composed of a plurality of MOSFETs having a small gate width, the surge resistance of Q1 itself can be improved. have. At this time, the nodes N of Q1 and Q2 are connected to each other as a common node.
다음에, 도 6을 이용하여 제5 실시형태에 관한 상보형 MOS 트랜지스터 보호 회로의 구성에 대해 설명한다. 예를 들면, 내부 전원 Vint와, 접지 전위 GND를 이용하여 형성된 CMOS형 반도체 장치에 있어서, 본 발명의 서지 방호 회로를 적용하려고 하면, 기본적으로는 제1 내지 제4 실시형태에 설명한 N채널 MOSFET측의 서지 방호 회로와, 이것을 반전한 P채널측의 서지 방호 회로를 공통 드레인에서 접속하면 좋다.Next, a configuration of the complementary MOS transistor protection circuit according to the fifth embodiment will be described with reference to FIG. 6. For example, in a CMOS semiconductor device formed using an internal power supply Vint and a ground potential GND, when the surge protection circuit of the present invention is to be applied, basically, the N-channel MOSFET side described in the first to fourth embodiments is applied. May be connected to the surge protection circuit of the P channel side and the surge protection circuit inverted from the common drain.
도 6은 상보형 MOS 트랜지스터 보호 회로의 구성예를 도시한 도면이다. 도 6에 도시한 보호 회로는 N채널 MOSFET(Q1, Q2)와, P채널 MOSFET(Q3, Q4)와, 다이오드(D1, D2)와, 저항(R1, R2)과, 외부 전원 Vext와, 내부 전원 Vint1, Vint2로 구성된다.Fig. 6 is a diagram showing a configuration example of a complementary MOS transistor protection circuit. The protection circuit shown in Fig. 6 includes N-channel MOSFETs Q1 and Q2, P-channel MOSFETs Q3 and Q4, diodes D1 and D2, resistors R1 and R2, an external power supply Vext, and an internal circuit. It consists of the power supplies Vint1 and Vint2.
도 6에 도시한 보호 회로는 한 예로서 도면의 파선으로 표시한 바와 같이, Q1, Q3의 게이트 바이어스가 Vint 및 Vint2와 저항(R1, R2)에서 제공되고 있다. 이와 같이, ESD 보호 회로(파선부가 없는 경우)와 출력 버퍼 회로(파선부가 있는 경우)를 동일 회로 형식으로 구성할 수 있다. 한편, ESD 보호 회로만의 목적에 대해서는 Q1, Q3의 게이트 단자는 Vint1, Vint2에 접속하지 않은 회로 형식(파선부가 없는 경우)으로 충분하다.As an example of the protection circuit shown in Fig. 6, gate biases of Q1 and Q3 are provided at Vint and Vint2 and resistors R1 and R2, as indicated by the broken lines in the figure. In this way, the ESD protection circuit (when there is no broken line) and the output buffer circuit (when there is broken line) can be configured in the same circuit format. On the other hand, for the purpose of the ESD protection circuit only, the gate terminals of Q1 and Q3 are sufficient in the form of a circuit (when there is no broken line) not connected to Vint1 and Vint2.
또, 도 6에 도시한 보호 회로를 상보형 출력 버퍼로서 이용하는 경우에는 24, 25를 통해 Q2, Q4의 게이트에 상보 신호가 입력되고, Q1, Q3의 공통 드레인에 접속된 I/O 패드로부터 신호가 출력된다.When the protection circuit shown in Fig. 6 is used as a complementary output buffer, the complementary signal is input to the gates of Q2 and Q4 via 24 and 25, and the signal is input from the I / O pad connected to the common drain of Q1 and Q3. Is output.
다음에, 도 6에 도시한 보호 회로의 동작에 대해 설명한다. 단수 또는 복수의 다이오드(D1, D2)를 구비한 상보형 MOS 트랜지스터 보호 회로에 있어서, I/O 패드에 플러스의 서지 전압이 인가되면, N채널 MOSFET(Q1, Q2)의 스냅 백 특성에 의해 서지 전압이 흡수되어, 다이오드(D1)에 의해 Q1의 드레인단에 있어서의 게이트 산화막의 파괴를 방지할 수 있다.Next, the operation of the protection circuit shown in FIG. 6 will be described. In a complementary MOS transistor protection circuit having a single or a plurality of diodes (D1, D2), when a positive surge voltage is applied to an I / O pad, the surge is caused by the snapback characteristics of the N-channel MOSFETs Q1, Q2. The voltage is absorbed and the breakdown of the gate oxide film at the drain terminal of Q1 can be prevented by the diode D1.
또한, I/O 패드에 마이너스의 서지 전압이 인가되면 P채널 MOSFET(Q3, Q4)의 스냅 백 특성에 의해 서지 전압이 흡수되어, 다이오드(D2)에 의해 Q3의 드레인단에 있어서의 게이트 산화막의 파괴를 방지할 수 있다.In addition, when a negative surge voltage is applied to the I / O pad, the surge voltage is absorbed by the snap back characteristics of the P-channel MOSFETs Q3 and Q4, and the diode D2 causes the gate oxide film at the drain terminal of Q3 to be absorbed. It can prevent destruction.
또한, 다이오드(D1, D2)는 Vext, Vint1, Vint2에 의해 복수단으로 구성되는경우가 있다. 이때 다이오드(D1, D2)의 단(段) 수 n1, n2는 n1>(Vext-Vint1)/VF, n2>(Vint2-0)/VF를 만족시킬 필요가 있다.In addition, the diodes D1 and D2 may be configured in multiple stages by Vext, Vint1, and Vint2. At this time, the number of stages n1 and n2 of the diodes D1 and D2 must satisfy n1> (Vext-Vint1) / V F and n2> (Vint2-0) / V F.
상보형 반도체 장치의 통상 동작에 대해서는 다이오드(D1, D2)는 Q1, Q3의 게이트로부터 분리되고, 또한 Q1, Q3의 게이트에는 출력 버퍼로서 동작하는 데에 필요한 바이어스 전압이 Vint1, Vint2로부터 공급되므로, 도 6에 도시한 상보형 MOS 트랜지스터 보호 회로는 출력 버퍼로서의 통상 동작에 하등 영향을 미치지 않고, 상보형 반도체 장치의 TDDB, HCI 신뢰성 보증과 ESD 내성을 양립시킬 수 있다.In the normal operation of the complementary semiconductor device, the diodes D1 and D2 are separated from the gates of Q1 and Q3, and the bias voltages required to operate as output buffers are supplied from Vint1 and Vint2 to the gates of Q1 and Q3. The complementary MOS transistor protection circuit shown in FIG. 6 can achieve both TDDB and HCI reliability guarantees and ESD immunity of the complementary semiconductor device without any influence on the normal operation as an output buffer.
또, 저항(R1, R2)은 다이오드(D1, D2)의 클램프 특성을 안정화시키고, 과대전류를 방지하여 D1, D2의 파괴를 방지하는 효과가 있다. 또한, I/O 패드에 높은 서지 전압이 인가되어, 다이오드(D1, D2)를 통해 내부 전원 단자 Vint1, Vint2에 대전류가 유입될 때, 내부 회로를 보호하는 데에 유용하다.In addition, the resistors R1 and R2 stabilize the clamp characteristics of the diodes D1 and D2, and have an effect of preventing the breakdown of D1 and D2 by preventing excessive current. In addition, when a high surge voltage is applied to the I / O pad and a large current flows into the internal power supply terminals Vint1 and Vint2 through the diodes D1 and D2, it is useful for protecting the internal circuit.
또, 본 발명은 상기 실시형태에 한정되지 않는다. 예를 들면, 제1 내지 제5 실시형태에 있어서, 보호 저항(R) 대신에 복수의 저항으로 이루어지는 저항 회로, 또는 임피던스 소자를 이용할 수 있다. 또한, 제2 실시형태에서 설명한 바와 같이 다이오드 대신에, 예를 들면 MOSFET로 이루어지는 스위칭 소자를 이용할 수 있다.In addition, this invention is not limited to the said embodiment. For example, in the first to fifth embodiments, instead of the protective resistor R, a resistance circuit made of a plurality of resistors or an impedance element can be used. As described in the second embodiment, instead of the diode, for example, a switching element made of a MOSFET can be used.
또한, 제4 실시형태에서 설명한 바와 같이, 제1 내지 제5 실시형태는 반드시 외부 전원 패드나 I/O 패드에 한정하여 적용되지는 않고, 일반적으로 외래 서지 진입의 우려가 있는 부분에 적용할 수 있다. 그 밖에 본 발명의 요지를 이탈하지 않는 범위에서 여러 가지로 변형하여 실시할 수 있다.In addition, as described in the fourth embodiment, the first to fifth embodiments are not necessarily applied to only external power pads or I / O pads, and generally can be applied to a portion that is likely to enter a foreign surge. have. Other modifications can be made without departing from the spirit of the invention.
상술한 바와 같이 본 발명의 스택형 MOS 트랜지스터 보호 회로에 따르면, 종래 게이트 산화막의 파괴를 일으키기 쉬운 제1 MOSFET의 게이트·드레인 사이에 다이오드 또는 MOSFET 스위치를 접속함으로써, 반도체 집적 회로의 신뢰성 보증에 대해 적절한 스냅 백 전압의 값을 나타내고, 게이트 산화막의 파괴를 방지하는 것이 가능한 보호 회로를 제공하는 것이 가능해진다.As described above, according to the stack-type MOS transistor protection circuit of the present invention, by connecting a diode or a MOSFET switch between the gate and the drain of the first MOSFET, which is susceptible to conventional gate oxide film destruction, it is suitable for guaranteeing the reliability of the semiconductor integrated circuit. It is possible to provide a protection circuit which shows the value of the snapback voltage and can prevent the destruction of the gate oxide film.
또한, 본 발명의 보호 회로에 따르면, 반도체 집적 회로의 통상 동작 시에 보호 회로의 전류가 차단되어, 게이트 산화막에 일정치 이상의 전압이 가해질 우려가 없으므로, HCI나 TDDB 등의 신뢰성 상의 문제를 일으키지도 않는다.Further, according to the protection circuit of the present invention, since the current of the protection circuit is cut off during the normal operation of the semiconductor integrated circuit, there is no fear that a voltage greater than or equal to a certain value is applied to the gate oxide film, which may cause reliability problems such as HCI and TDDB. Do not.
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