KR100377340B1 - Protocol matching device of exchange - Google Patents
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Abstract
본 발명은 교환기에서 프로토콜 처리에 필요한 메세지를 큐메모리를 통해 프로토콜 칩에 전달하는 교환기의 프로토콜 정합장치에 관한 것이다.The present invention relates to a protocol matching device of an exchange which transmits a message required for protocol processing at an exchange to a protocol chip through a queue memory.
종래 교환기의 프로토콜 정합장치에서는 CPU가 큐메모리의 부하 상태를 파악하는 경우, 매 주기마다 큐메모리를 억세스하여 큐메모리의 대기중인 메세지의 양을 확인해야 하므로, CPU의 부하를 가중시키고, 과부하 조건에서 큐메모리의 상태를 부가적으로 다시 확인해야 되어 실시간 처리가 필요한 프로토콜 처리 정합에는 불리하다는 문제점이 있다.In the protocol matching device of the conventional exchange, when the CPU detects the load status of the queue memory, it is necessary to access the queue memory every cycle to check the amount of waiting messages in the queue memory. Since the state of the queue memory needs to be additionally checked, there is a problem in that it is disadvantageous to match protocol processing requiring real time processing.
본 발명은 프로토콜 처리에 필요한 메세지를 큐메모리를 통해 프로토콜 칩에 전달하는 경우에 CPU의 부하를 증가시킴이 없이 큐메모리에 대기중인 메세지의 양을 정확히 감시하므로, 실시간 처리가 필요한 프로토콜 처리 정합에 매우 유용하게 적용할 수 있다.The present invention accurately monitors the amount of messages queued in the queue memory without increasing the CPU load when transferring the messages necessary for protocol processing to the protocol chip through the queue memory. It can be usefully applied.
Description
본 발명은 교환기에서 프로토콜 처리에 필요한 메세지를 큐메모리를 통해 프로토콜 칩에 전달하는 교환기의 프로토콜 정합장치에 관한 것으로, 특히 프로토콜 처리에 필요한 메세지를 큐메모리를 통해 프로토콜 칩에 전달하는 경우에 큐메모리에 대기중인 메세지의 양을 감시하도록 하는 교환기의 프로토콜 정합장치에 관한 것이다.The present invention relates to a protocol matching device of an exchange which transmits a message required for protocol processing at a switch to a protocol chip through a queue memory. A protocol matching device of an exchange to monitor the amount of messages waiting.
일반적으로 교환기에서 통신을 위한 프로토콜을 처리하는 경우 CPU가 큐메모리를 통해 프로토콜 처리 칩에 메세지를 전달함으로써 프로토콜 처리 칩이 해당 메세지에 대한 프로토콜 처리를 수행하는데, CPU는 큐메모리에 저장되어 있는 메세지의 양을 감시하여 해당 상태를 상위 프로세서측에 보고함으로써 프로토콜 처리 상황을 파악케 하고 있다.In general, when the exchange processes a protocol for communication, the CPU delivers a message to the protocol processing chip through the queue memory so that the protocol processing chip performs protocol processing for the message. The CPU processes the message stored in the queue memory. It monitors the quantity and reports the status to the upper processor side to understand the protocol processing status.
종래 교환기에서의 프로토콜 정합장치는 도1에 도시된 바와같이 CPU(1), 버퍼(2), 큐메모리(3; Queue), 중재로직(4), 버퍼(5) 및 내부 DMA(6; Direct Memory Access)를 구비하여 이루어진다. CPU(1)는 버퍼(2)를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리(3)에 메세지를 기록하되 상태비트(SB; Status Bit)를 세트시켜 기록하고, 주기적으로 큐메모리(3)의 세트된 상태비트(SB)의 갯수를 버퍼(2)를 통해 읽어들여 대기중인 메세지의 양을 확인해서 큐메모리(3)의 부하 상태를 감시한다. 또한, 내부 DMA(6)는 프로토콜 칩 내부에 구비되어 있는데, 버퍼(5)를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리(3)를 억세스하여 큐메모리(3)의 메세지를 읽어들이되 상태비트(SB)가 세트된 메세지를 읽어들이고 해당 읽어들인 메세지에 대응하는 상태비트(SB)를 리세트시킨다. 그리고, 중재로직(4)은 버퍼(2)와 버퍼(5)의 동작을 제어함으로써 CPU(1)와 내부 DMA(6)가 동시에 큐메모리(3)를 억세스하지 않도록 큐메모리(3)에 대한 억세스를 중재한다.The protocol matching device in the conventional exchange includes a CPU 1, a buffer 2, a queue memory 3 (Queue), an arbitration logic 4, a buffer 5 and an internal DMA 6 (Direct) as shown in FIG. Memory Access). The CPU 1 writes a message to the queue memory 3 via the address bus and the data bus through the buffer 2, but sets and writes a status bit (SB), and periodically the queue memory 3 The load status of the queue memory 3 is monitored by reading the number of set status bits SB in the buffer 2 and checking the amount of messages waiting. In addition, the internal DMA 6 is provided inside the protocol chip, and accesses the queue memory 3 via the address bus and the data bus through the buffer 5 to read the message in the queue memory 3. Read the message in which the bit SB is set and reset the status bit SB corresponding to the read message. The arbitration logic 4 controls the operations of the buffer 2 and the buffer 5 so that the CPU 1 and the internal DMA 6 do not access the queue memory 3 at the same time. Mediate access.
이와같이 구성된 프로토콜 정합장치의 동작을 설명하면 다음과 같다.The operation of the protocol matching device configured as described above is as follows.
CPU(1)는 버퍼(2)를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리(3)에 메세지를 기록하는데, 메세지 기록시에 소정의 상태비트(SB)를 세트시켜 기록하여 놓는다. 이때. 프로토콜 처리 칩의 내부 DMA(6)는 버퍼(5)를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리(3)를 억세스하여 큐메모리(3)의 메세지를 읽어들여서 해당 메세지에 대한 프로토콜 처리를 수행케하되, 큐메모리(3)로 부터의 메세지를 읽어들이면 해당 메세지에 대응하는 상태비트(SB)를 리세트시킨다.The CPU 1 writes a message to the queue memory 3 via the address bus and the data bus via the buffer 2, and sets and writes a predetermined status bit SB at the time of message writing. At this time. The internal DMA 6 of the protocol processing chip accesses the queue memory 3 via the address bus and the data bus via the buffer 5, reads the message in the queue memory 3, and performs protocol processing for the message. If the message is read from the queue memory 3, the status bit SB corresponding to the message is reset.
한편, CPU(1)는 8msec의 주기마다 큐메모리(3)의 상태비트(SB)를 확인하여 큐메모리(3)의 부하 상태를 파악해서 상위 프로세서측에 알려주는데, 큐메모리(3)의 세트된 상태비트(SB)의 갯수를 읽어들임으로써 프로토콜 처리 칩의 내부 DMA(6)가 읽어가지 않은 큐메모리(3)의 대기중인 메세지의 양을 파악하여 상위프로세서에게 보고한다. 이때, CPU(1)는 큐메모리(3)에 기록되어 있는 세트된 상태비트(SB)가 80% 이상이면 과부하 제어에 진입하고, 세트된 상태비트(SB)가 60% 이하이면 과부하 제어를 해지한다.On the other hand, the CPU 1 checks the status bit SB of the cue memory 3 at every 8 msec period, grasps the load state of the cue memory 3, and informs the upper processor side of the set of the cue memory 3. By reading the number of read status bits SB, the internal DMA 6 of the protocol processing chip grasps the amount of waiting messages in the queue memory 3 which have not been read and reports them to the host processor. At this time, the CPU 1 enters overload control when the set status bit SB recorded in the queue memory 3 is 80% or more, and releases overload control when the set status bit SB is 60% or less. do.
그런데, 이상과 같은 종래 교환기의 프로토콜 정합장치에서는 CPU(1)가 큐메모리(3)의 부하 상태를 파악하는 경우, 매 주기마다 큐메모리(3)를 억세스하여 큐메모리(3)의 대기중인 메세지의 양을 확인해야 하므로, CPU(1)의 부하를 가중시키고, 과부하 조건에서 큐메모리(3)의 상태를 부가적으로 다시 확인해야 되어 실시간 처리가 필요한 프로토콜 처리 정합에는 불리하다는 문제점이 있다.By the way, in the protocol matching device of the conventional exchange as described above, when the CPU 1 grasps the load state of the queue memory 3, the queue memory 3 is accessed every cycle to wait for the message in the queue memory 3; Since the amount of must be checked, the load of the CPU 1 must be increased, and the state of the queue memory 3 must be additionally checked again under an overload condition, which is disadvantageous in protocol processing matching requiring real time processing.
본 발명은 상술한 바와같은 문제점을 해결하기 위하여 안출된 것으로, 그 목적은 프로토콜 처리에 필요한 메세지를 큐메모리를 통해 프로토콜 칩에 전달하는 경우에 CPU의 부하를 증가시킴이 없이 큐메모리에 대기중인 메세지의 양을 정확히 감시하도록 하는 교환기의 프로토콜 정합장치를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and its object is to provide a message waiting in the queue memory without increasing the load of the CPU when transferring a message for protocol processing to the protocol chip through the queue memory. The present invention provides a protocol matching device for an exchange to accurately monitor the amount of.
도1은 종래 교환기에서의 프로토콜 정합장치의 구성도.1 is a block diagram of a protocol matching device in a conventional exchange.
도2는 본 발명에 따른 교환기에서의 프로토콜 정합장치의 구성도.2 is a block diagram of a protocol matching device in an exchange according to the present invention;
도3은 도2에 도시된 큐 부하 감시장치의 구성도.3 is a configuration diagram of the queue load monitoring device shown in FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11 : CPU 12, 15 : 버퍼11: CPU 12, 15: buffer
13 : 큐메모리 14: 중재로직13: Cue Memory 14: Arbitration Logic
16 : 내부 DMA 20 :큐 부하 감시장치16: internal DMA 20: queue load monitoring device
21, 23 : 비교회로 22 : 업다운 카운터회로21, 23: comparison circuit 22: up-down counter circuit
24 : 임계치 비교회로24: threshold comparison circuit
이상과 같은 목적을 달성하기 위한 본 발명의 특징은, 교환기의 프로토콜 정합장치에 있어서, 제1 버퍼를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리에 메세지를 기록하되 상태비트를 세트시켜 기록하고, 상기 큐메모리의 과부하 상태를 확인하여 과부하 제어를 시행하는 CPU와; 프로토콜 칩 내부에 구비되어, 제2 버퍼를 통해 어드레스 버스와 데이타 버스를 경유하여 상기 큐메모리를 억세스하여 상태비트가 세트된 메세지를 읽어들이고 해당 읽어들인 메세지에 대응하는 상태비트를 리세트시키는 DMA와; 상기 제1 및 제2 버퍼의 동작을 제어하여 상기 CPU와 DMA에 대한 상기 큐메모리의 억세스를 중재하는 중재로직과; 상기 CPU에 의해 상기 큐메모리에 세트되어 기록되는 상태비트의 갯수와 상기 DMA에 의해 리세트되는 상기 큐메모리의 상태비트 갯수를 카운트하여, 상기 큐메모리에 세트되어 기록된 상태비트 갯수가 설정된 갯수 이상으로 되면 상기 CPU측에 인터럽트를 인가하여 상기 큐메모리의 과부하 상태를 알려주는 큐 부하 감시장치를 구비하는데 있다.A feature of the present invention for achieving the above object is, in the protocol matching device of the exchange, the message is written to the queue memory via the address bus and the data bus via the first buffer, but the status bit is set and written, A CPU which checks an overload state of the queue memory and performs overload control; A DMA provided inside a protocol chip for accessing the queue memory via an address bus and a data bus through a second buffer to read a message having a status bit set and to reset a status bit corresponding to the read message; ; Arbitration logic for controlling the operation of the first and second buffers to mediate access of the queue memory to the CPU and DMA; The number of status bits set and recorded in the queue memory by the CPU and the number of status bits of the queue memory reset by the DMA are counted, and the number of status bits set and recorded in the queue memory is greater than or equal to the set number. In this case, it is provided with a queue load monitoring device for informing the CPU side of the overload state by applying an interrupt to the CPU side.
또한, 상기 큐 부하 감시장치는, 상기 큐메모리에 세트되어 기록된 상태비트의 갯수를 카운트하는 업다운 카운터회로와; 상기 CPU로 부터 큐메모리측에 인가되는 어드레스와 데이타의 상태가 약정된 상태와 동일한 경우에 상기 CPU로 부터의 기록제어신호를 인가받아 상기 업다운 카운터회로의 카운트 값을 증가시키는 제1 비교회로와; 상기 DMA로 부터 상기 큐메모리측에 인가되는 어드레스와 데이타의 상태가 약정된 상태와 동일한 경우에 상기 DMA로 부터 기록제어신호를 인가받아 상기 업다운 카운터회로의 카운트 값을 감소시키는 제2 비교회로와; 상기 업다운 카운터회로의 카운터 값이 미리 설정된 카운터 값 이상으로 되는지를 확인하여, 카운터 값이 미리 설정된 카운터 값 이상으로 되면 상기 CPU측에 인터럽트를 인가하여 카운터 값이 설정값 이상으로 되었음을 알려주는 임계값 비교회로를 구비하는 것을 특징으로 한다.The queue load monitoring apparatus may further include an up-down counter circuit for counting the number of status bits set and recorded in the queue memory; A first comparison circuit which receives a write control signal from the CPU and increments the count value of the up-down counter circuit when the state of the address and data applied from the CPU to the queue memory side is the same as the agreed state; A second comparison circuit for receiving a write control signal from the DMA to reduce the count value of the up-down counter circuit when the state of the address and data applied from the DMA to the queue memory side is the same as the agreed state; Check whether the counter value of the up-down counter circuit is equal to or greater than the preset counter value, and when the counter value is greater than or equal to the preset counter value, an threshold is applied to notify the CPU that the counter value is greater than or equal to the preset value. It is characterized by including a circuit.
이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 교환기에서의 프로토콜 정합장치는 도2에 도시된 바와같이 CPU(11), 버퍼(12), 큐메모리(13), 중재로직(14), 버퍼(15), 내부 DMA(16) 및, 큐 부하 감시장치(20)를 구비하여 이루어진다. CPU(11)는 버퍼(12)를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리(13)에 메세지를 기록하되 상태비트(SB)를 세트시켜 기록하고, 큐 부하 감시장치(20)로 부터 인터럽트 신호가 인가되면 큐메모리(13)의 대기중인 메세지의 양이 소정치에 달했음을 인지하여 과부하 제어를 시행한다. 또한, 내부 DMA(16)는 프로토콜 칩 내부에 구비되어 있는데, 버퍼(15)를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리(13)를 억세스하여 큐메모리(13)의 메세지를 읽어들이되 상태비트(SB)가 세트된 메세지를 읽어들이고 해당 읽어들인 메세지에 대응하는 상태비트(SB)를 리세트시킨다. 그리고, 중재로직(14)은 버퍼(12)와 버퍼(15)의 동작을 제어함으로써 CPU(11)와 내부 DMA(16)가 동시에 큐메모리(13)를 억세스하지 않도록 큐메모리(13)에 대한 억세스를 중재한다. 큐 부하 감시장치(20)는 CPU(11)측 어드레스 버스로 부터 인가되는 어드레스와, CPU(11)측 데이타 버스로 부터 인가되는 데이타와, CPU(11)측 기록제어신호(W/R)에 의거하여, CPU(11)에 의해 큐메모리(13)의 상태비트(SB)가 세트됨을 확인해서 큐메모리(13)의 상태비트(SB) 갯수에 대한 카운트 값을 증가시키고, 프로토콜 처리 칩의 내부 DMA(16)측 어드레스 버스로 부터 인가되는 어드레스와, 해당 내부 DMA(16)측 데이타 버스로 부터 인가되는 데이타와, 해당 내부 DMA(16)측 기록제어신호(W/R)에 의거하여, 프로토콜 처리 칩의 내부 DMA(16)에 의해 큐메모리(13)의 상태비트(SB)가 리세트됨을 확인해서 큐메모리(13)의 상태비트(SB) 갯수에 대한 카운트 값을 감소시킴으로써, 큐메모리(13)의 세트된 상태비트(SB) 갯수가 설정된 갯수 이상으로 되면 CPU(11)측에 인터럽트를 인가하여 큐메모리(13)의 과부하 상태를 알려주고, 큐메모리(13)의 상태비트(SB) 갯수가 설정된 갯수 이하로 되면 CPU(11)측에 대한 인터럽트를 해제한다.As shown in Fig. 2, the protocol matching device in the switch according to the present invention includes a CPU 11, a buffer 12, a queue memory 13, an arbitration logic 14, a buffer 15, and an internal DMA 16. And the queue load monitoring device 20. The CPU 11 writes a message to the queue memory 13 via the address bus and the data bus via the buffer 12, but sets and writes a status bit SB, and interrupts from the queue load monitoring device 20. When the signal is applied, the overload control is executed by recognizing that the amount of waiting messages in the queue memory 13 has reached a predetermined value. In addition, the internal DMA 16 is provided inside the protocol chip, and accesses the queue memory 13 via the address bus and the data bus through the buffer 15 to read messages in the queue memory 13. Read the message in which the bit SB is set and reset the status bit SB corresponding to the read message. The arbitration logic 14 controls the operation of the buffer 12 and the buffer 15 so that the CPU 11 and the internal DMA 16 do not access the queue memory 13 at the same time. Mediate access. The queue load monitoring device 20 supplies an address applied from the address bus of the CPU 11 side, data applied from the data bus of the CPU 11 side, and a write control signal W / R of the CPU 11 side. On the basis of this, it is confirmed by the CPU 11 that the status bits SB of the queue memory 13 are set to increase the count value for the number of status bits SB of the queue memory 13, and the internal of the protocol processing chip. Based on the address applied from the address bus of the DMA 16 side, the data applied from the data bus of the internal DMA 16 side, and the write control signal (W / R) of the internal DMA 16 side, By checking that the status bits SB of the cue memory 13 are reset by the internal DMA 16 of the processing chip, the count value for the number of status bits SB of the cue memory 13 is reduced, thereby reducing the cue memory ( When the number of set status bits (SB) in step 13) is greater than or equal to the set number, an interrupt is applied to the CPU 11 to queue the message. It notifies the overload of Li 13, when a number or less, the status bit (SB) the number of queue memory 13 is set to disable interrupts for CPU (11) side.
한편, 큐 부하 감시장치(20)는 도3에 도시된 바와같이 비교회로(21), 업다운 카운터회로(22), 비교회로(23) 및, 임계치 비교회로(24)를 구비하여 이루어진다. 비교회로(21)는 CPU(11)로 부터 큐메모리(13)측에 접속된 어드레스 라인(A0∼A2)을 통해 인가되는 어드레스가 모두 '0'이고, CPU(11)로 부터 큐메모리(13)측에 접속된 어드레스 라인을 통해 인가되는 베이스 어드레스(Base Address)가 세트되고, CPU(11)로 부터 큐메모리(13)측에 인가되는 데이타 라인의 최상위 비트(MSB)가 '1'인 상태에서, CPU(11)로 부터 기록제어신호(W)를 인가받으면(즉, CPU(11)가 큐메모리(13)에 대해 메세지를 기록함과 함께 상태비트(SB)를 세트할 때), 업다운 카운터회로(22)의 카운트 값을 증가시킨다. 업다운 카운터회로(22)는 큐메모리(13)에 기록된 상태비트(SB)의 갯수를 카운트하는 기능을 수행하는데, 비교회로(21)로 부터의 신호에 의해 카운트 값을 증가시키고, 비교회로(23)로 부터의 신호에 의해 카운트 값을 감소시키며, CPU(11)로 부터의 리세트 신호에 의해 리세트 된다. 또한, 비교회로(23)는 프로토콜 처리 칩의 내부 DMA(16)로 부터 큐메모리(13)측에 접속된 어드레스 라인(A0∼A2)을 통해 인가되는 어드레스가 모두 '0'이고, 내부 DMA(16)로 부터 큐메모리(13)측에 접속된 어드레스 라인을 통해 인가되는 베이스 어드레스(Base Address)가 세트되고, 내부 DMA(16)로 부터 큐메모리(13)측에 인가되는 데이타 라인의 최상위 비트(MSB)가 '1'인 상태에서, 내부 DMA(16)로 부터 기록제어신호(W)를 인가받으면(즉, 내부 DMA(16)가 큐메모리(13)에 대해 메세지를 읽어들인후 상태비트(SB)를 리세트할 때), 업다운 카운터회로(22)의 카운트 값을 감소시킨다. 그리고, 임계값 비교회로(24)는 업다운 카운터회로(22)의 카운터 값이 미리 설정된 카운터 값 이상으로 되는지를 확인하여, 카운터 값이 미리 설정된 카운터 값 이상으로 되면 CPU(11)측에 인터럽트를 인가하여 카운터 값이 설정값 이상으로 되었음을 알려주고, 카운터 값이 미리 설정된 카운터 값 이하로 되면 CPU(11)측에 인가한 인터럽트를 해제하여 카운터 값이 설정값 이하로 되었음을 알려준다.On the other hand, the queue load monitoring device 20 includes a comparison circuit 21, an up-down counter circuit 22, a comparison circuit 23, and a threshold comparison circuit 24, as shown in FIG. In the comparison circuit 21, all of the addresses applied from the CPU 11 through the address lines A0 to A2 connected to the queue memory 13 side are '0', and the queue memory 13 is sent from the CPU 11. The base address applied through the address line connected to the C) side is set, and the most significant bit MSB of the data line applied from the CPU 11 to the queue memory 13 side is '1'. When the write control signal W is received from the CPU 11 (i.e., when the CPU 11 writes a message to the cue memory 13 and sets the status bit SB), an up-down counter The count value of the circuit 22 is increased. The up-down counter circuit 22 performs a function of counting the number of status bits SB recorded in the cue memory 13, and increases the count value by a signal from the comparison circuit 21, The count value is decreased by the signal from 23) and reset by the reset signal from the CPU 11. In addition, the comparison circuit 23 has all of the addresses applied from the internal DMA 16 of the protocol processing chip via the address lines A0 to A2 connected to the queue memory 13 side to be '0', and the internal DMA ( 16, the base address applied through the address line connected to the queue memory 13 side is set, and the most significant bit of the data line applied from the internal DMA 16 to the queue memory 13 side. In the state where (MSB) is '1', when the write control signal W is received from the internal DMA 16 (i.e., the internal DMA 16 reads a message to the cue memory 13 and then a status bit. When (SB) is reset, the count value of the up-down counter circuit 22 is decreased. Then, the threshold comparison circuit 24 checks whether the counter value of the up-down counter circuit 22 is equal to or greater than the preset counter value, and applies an interrupt to the CPU 11 side when the counter value becomes greater than or equal to the preset counter value. When the counter value becomes equal to or greater than the set value, the controller 11 releases the interrupt applied to the CPU 11 to inform that the counter value becomes equal to or less than the set value.
이상과 같이 구성된 본 발명에 따른 프로토콜 정합장치의 큐 부하 감시장치(20)는 다음과 같이 동작한다.The queue load monitoring apparatus 20 of the protocol matching device according to the present invention configured as described above operates as follows.
CPU(11)는 프로토콜 처리를 위한 메세지를 큐메모리(13)을 통해 프로토콜 처리 칩의 내부 DMA(16)측에 전송하는데, CPU(11)가 버퍼(12)를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리(13)에 메세지를 기록할때 상태비트(SB)를 세트시켜 기록한다. 이때, CPU(11)는 어드레스 라인(A0∼A2)을 통해 큐메모리(13)측에 인가되는 어드레스를 모두 '0'으로 출력함과 동시에 큐메모리(13)측에 인가되는 베이스 어드레스를 세트시켜 출력하고, 그와 함께 큐메모리(13)측에 인가되는 데이타 라인의 최상위 비트(MSB)를 '1'로 출력한다. 그때, 비교회로(21)는 해당 상태를 감지하는데, CPU(11)로 부터 큐메모리(13)측에 접속된 어드레스 라인(A0∼A2)을 통해 인가되는 어드레스가 모두 '0'이 됨을 확인함과 동시에, CPU(11)로 부터 큐메모리(13)측에 접속된 어드레스 라인을 통해 인가되는 베이스 어드레스가 세트됨을 확인하고, 그와함께 CPU(11)로 부터 큐메모리(13)측에 인가되는 데이타 라인의 최상위 비트(MSB)가 '1'로 됨을 확인한 상태에서, CPU(11)로 부터 기록제어신호(W)를 인가받으면, 업다운 카운터회로(22)의 카운트 값을 1씩 증가시킨다.The CPU 11 transmits a message for protocol processing through the queue memory 13 to the internal DMA 16 side of the protocol processing chip, where the CPU 11 passes through the address bus and the data bus through the buffer 12. When the message is written to the queue memory 13, the status bit SB is set and recorded. At this time, the CPU 11 outputs all addresses applied to the queue memory 13 side through the address lines A0 to A2 as '0' and sets a base address applied to the queue memory 13 side. And the most significant bit MSB of the data line applied to the queue memory 13 side as '1'. At that time, the comparison circuit 21 detects the state, and confirms that all addresses applied from the CPU 11 through the address lines A0 to A2 connected to the queue memory 13 side become '0'. At the same time, it is confirmed that the base address applied from the CPU 11 via the address line connected to the queue memory 13 side is set, and at the same time, it is applied from the CPU 11 to the queue memory 13 side. When the write control signal W is applied from the CPU 11 in the state that the most significant bit MSB of the data line is set to '1', the count value of the up-down counter circuit 22 is increased by one.
한편, 프로토콜 처리 칩의 내부 DMA(16)는 버퍼(15)를 통해 어드레스 버스와 데이타 버스를 경유하여 큐메모리(13)를 억세스하여 큐메모리(13)의 메세지를 읽어들이는데, 상태비트(SB)가 세트된 메세지를 읽어들이고 해당 읽어들인 메세지에 대응하는 상태비트(SB)를 리세트시킨다. 이때, 해당 내부 DMA(16)는 큐메모리(13)측에 접속된 어드레스 라인(A0∼A2)을 통해 인가되는 어드레스를 모두 '0'로 출력함과 동시에, 큐메모리(13)측에 접속된 어드레스 라인을 통해 인가되는 베이스 어드레스를 세트시켜 출력하고, 그와 함께 큐메모리(13)측에 인가되는 데이타 라인의 최상위 비트(MSB)를 '1'로 출력한다. 그때, 비교회로(23)는 해당 상태를 감지하는데, 프로토콜 처리 칩의 내부 DMA(16)로 부터 큐메모리(13)측에 접속된 어드레스 라인(A0∼A2)을 통해 인가되는 어드레스가 모두 '0'이 됨을 확인함과 동시에, 내부 DMA(16)로 부터 큐메모리(13)측에 접속된 어드레스 라인을 통해 인가되는 베이스 어드레스가 세트됨을 확인하고, 그와함께 내부 DMA(16)로 부터 큐메모리(13)측에 인가되는 데이타 라인의 최상위 비트(MSB)가 '1'로 됨을 확인한 상태에서, 내부 DMA(16)로 부터 기록제어신호(W)를 인가받으면, 업다운 카운터회로(22)의 카운트 값을 1씩 감소시킨다.On the other hand, the internal DMA 16 of the protocol processing chip reads the message of the queue memory 13 by accessing the queue memory 13 via the address bus and the data bus through the buffer 15, and the status bit (SB). Reads the set message and resets the status bit (SB) corresponding to the read message. At this time, the internal DMA 16 outputs all the addresses applied through the address lines A0 to A2 connected to the queue memory 13 side as '0' and is connected to the queue memory 13 side. The base address applied through the address line is set and outputted, and the most significant bit MSB of the data line applied to the queue memory 13 side is output as '1'. At that time, the comparison circuit 23 detects the state, and all of the addresses applied from the internal DMA 16 of the protocol processing chip through the address lines A0 to A2 connected to the queue memory 13 side are all '0'. At the same time, it is confirmed that the base address applied from the internal DMA 16 through the address line connected to the queue memory 13 side is set, and at the same time, the queue memory from the internal DMA 16 is set. When the write control signal W is received from the internal DMA 16 while it is confirmed that the most significant bit MSB of the data line applied to the (13) side is '1', the count of the up-down counter circuit 22 is counted. Decreases the value by 1.
그에따라, 임계값 비교회로(24)는 업다운 카운터회로(22)의 카운터 값이 미리 설정된 카운터 값 이상으로 되는지를 확인하여, 카운터 값이 미리 설정된 카운터 값 이상으로 되면 CPU(11)측에 인터럽트를 인가하여 카운터 값이 설정값 이상으로 되었음을 알려주고, 카운터 값이 미리 설정된 카운터 값 이하로 되면 CPU(11)측에 인가한 인터럽트를 해제하여 카운터 값이 설정값 이하로 되었음을 알려준다.Accordingly, the threshold comparison circuit 24 checks whether the counter value of the up-down counter circuit 22 becomes equal to or greater than the preset counter value, and interrupts the CPU 11 when the counter value becomes equal to or greater than the preset counter value. When the counter value is equal to or greater than the set value, the controller informs that the interrupt applied to the CPU 11 side is released to inform that the counter value is equal to or less than the set value.
즉, 본 발명은 큐 부하 감시장치(20)가 큐메모리(13)에 기록되는 메세지의 양을 카운트하여 해당 카운트 값이 설정 값 이상으로 되면 CPU(11)측에 인터럽트를 발생하여 큐메모리(13)의 과부하 상태를 알려주므로 CPU(11)가 큐메모리(13)의 메세지 양을 감시하기 위하여 자신이 큐메모리(13)를 억세스하는 동작을 수행하지 않아도 되어 CPU(11)의 부하를 증가시키지 않으면서도 큐메모리(13)의 상태를 감시할 수 있으며, 큐 부하 감시장치(20)가 큐메모리(13)의 부하가 설정치 이상으로 될 때 즉시 해당 상태를 CPU(11)에게 알려주므로 큐메모리(13)의 부하 상태를 실시간적으로 파악할 수 있다.That is, according to the present invention, when the queue load monitoring device 20 counts the amount of messages recorded in the queue memory 13 and the corresponding count value is equal to or greater than the set value, an interrupt is generated on the CPU 11 side to generate the queue memory 13. Since the CPU 11 does not need to perform an operation of accessing the queue memory 13 to monitor the amount of messages in the queue memory 13, the CPU 11 does not increase the load of the CPU 11. The state of the queue memory 13 can also be monitored, and the queue load monitoring device 20 immediately informs the CPU 11 of the state when the load of the queue memory 13 becomes greater than or equal to the set value. The load state of) can be identified in real time.
이상 설명한 바와같이, 본 발명은 프로토콜 처리에 필요한 메세지를 큐메모리를 통해 프로토콜 칩에 전달하는 경우에 CPU의 부하를 증가시킴이 없이 큐메모리에 대기중인 메세지의 양을 정확히 감시하므로, 실시간 처리가 필요한 프로토콜 처리 정합에 매우 유용하게 적용할 수 있다.As described above, the present invention accurately monitors the amount of messages waiting in the queue memory without increasing the CPU load when transferring the messages necessary for protocol processing to the protocol chip through the queue memory. This can be very useful for protocol processing matching.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0055352A KR100377340B1 (en) | 1998-12-16 | 1998-12-16 | Protocol matching device of exchange |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0055352A KR100377340B1 (en) | 1998-12-16 | 1998-12-16 | Protocol matching device of exchange |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000039885A KR20000039885A (en) | 2000-07-05 |
| KR100377340B1 true KR100377340B1 (en) | 2003-05-17 |
Family
ID=19563112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0055352A KR100377340B1 (en) | 1998-12-16 | 1998-12-16 | Protocol matching device of exchange |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100377340B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20030022493A (en) * | 2001-09-10 | 2003-03-17 | 주식회사 텔루션 | Apparatus for Accessing a Memory in the Communication System |
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-
1998
- 1998-12-16 KR KR10-1998-0055352A patent/KR100377340B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000039885A (en) | 2000-07-05 |
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