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KR100316072B1 - Liquid crystal display and method of manufacturing the same - Google Patents

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KR100316072B1
KR100316072B1 KR1019970067607A KR19970067607A KR100316072B1 KR 100316072 B1 KR100316072 B1 KR 100316072B1 KR 1019970067607 A KR1019970067607 A KR 1019970067607A KR 19970067607 A KR19970067607 A KR 19970067607A KR 100316072 B1 KR100316072 B1 KR 100316072B1
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gate pad
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엘지.필립스 엘시디 주식회사
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Abstract

PURPOSE: A fabricating method for an LCD and a structure of the LCD are provided to reduce the contact resistance of gate pads entirely for keeping the scanning signal voltage transmitted to gate wires normally and improving the screen quality. CONSTITUTION: A structure of a liquid crystal display device includes a substrate, gate pads(115) including a first conductive material on the substrate, low resistant gate pads(115a) covering the gate pad partially and including a second conductive material, a gate insulating film(117) covering the substrate, a protecting film(137) covering the gate insulating film, gate contact holes(159) formed on the gate insulating film and the protecting film for exposing all the gate pads and the low resistant gate pads, and gate pad connection terminals(157) for contacting all the gate pads and the low resistant gate pads via the gate contact holes and including a third conductive material.

Description

액정 표시 장치 제조 방법 및 그 구조{LIQUID CRYSTAL DISPLAY AND METHOD OF MANUFACTURING THE SAME}Liquid crystal display manufacturing method and its structure {LIQUID CRYSTAL DISPLAY AND METHOD OF MANUFACTURING THE SAME}

본 발명은 액정 표시 장치(Liquid Crystal Dispaly)에 사용되는 액티브 매트릭스(Active Matrix) 기판(혹은, 액티브 기판)에 관한 것이다. 더 상세히는 게이트 배선의 끝 부분에 형성되는 게이트 패드의 구조를 개선하여 게이트 패드부의 접촉 저항을 줄임므로써, 화면의 품질이 향상된 액티브 기판의 제조 방법 및 그 구조에 관한 것이다.The present invention relates to an active matrix substrate (or an active substrate) used in a liquid crystal display. More particularly, the present invention relates to a method for manufacturing an active substrate having improved screen quality by improving the structure of the gate pad formed at the end of the gate wiring, thereby reducing the contact resistance of the gate pad.

화상 정보를 화면에 나타내는 화면 표시 장치들 중에서 지금까지 많이 사용되던 브라운관 표시 장치(혹은 Cathode Ray Tube(CRT))는 얇고 가볍기 때문에 어느 장소에서든지 쉽게 사용할 수 있는 박막형 평판 표시 장치로 대체되고 있다. 특히, 액정 표시 장치는 표시 해상도가 다른 평판 장치보다 뛰어나고, 동화상을 구현할때 그 품질이 브라운관의 것에 비할 만큼 반응 속도가 빠르기 때문에 가장 활발한 개발 연구가 이루어지고 있는 제품이다. 더욱이 박막 트랜지스터(Thin Film Transistor)와 같은 능동 소자를 스위칭 소자로 이용하는 액티브 기판이 액정 표시 장치 등에 널리 응용되고 있다.Among the screen display devices that display image information on the screen, CRT displays (or Cathode Ray Tubes (CRTs)), which have been widely used so far, have been replaced with thin-film flat panel displays that can be easily used anywhere. In particular, the liquid crystal display device is the most active development research because the display resolution is superior to other flat-panel devices, and the response speed is faster than that of the CRT when implementing a moving picture. Furthermore, active substrates using active elements such as thin film transistors as switching elements have been widely applied to liquid crystal displays and the like.

박막 트랜지스터를 스위칭 소자로 이용하는 일반적인 액티브 기판의 구조를 평면도인 도 1로 나타내었다. 이 도면을 참조로 일반적인 액정 표시 장치에서 사용되는 액티브 기판의 구조는 다음과 같다. 유리와 같은 재질로 형성한 투명 절연성 기판(1) 위에 복수의 게이트 배선(13)이 수평 방향으로 평행하게 형성되어 있고, 복수의 소스 배선(23)이 수직 방향으로 평행하게 형성되어 있다. 각각의 게이트 배선(13)과 소스 배선(23)에 외부 신호를 인가하는 게이트 패드(15)와 소스 패드(25)가 각 배선의 끝단에 형성되어 있다. 각 배선의 교차점 부분에는 스위칭 소자인 박막 트랜지스터가 형성되어 있다. 박막 트랜지스터는 게이트 전극(11), 게이트 절연막(도면에 나타나지 않음), 반도체 층(33), 소스 전극(21) 및 드레인 전극(31)으로 이루어진다. 박막 트랜지스터의 게이트 전극(11)은 게이트 배선(13)에 연결되어 있고, 소스 전극(21)은 소스 배선(23)에 연결되어있다. 박막 트랜지스터의 드레인 전극(31)은 각각의 게이트 배선(13)과 소스 배선(23)으로 둘러 싸인 영역 내부에 형성된 화소 전극(41)과 전기적으로 연결되어 있다.The structure of a general active substrate using a thin film transistor as a switching element is shown in FIG. Referring to this figure, the structure of an active substrate used in a general liquid crystal display device is as follows. The plurality of gate wirings 13 are formed in parallel in the horizontal direction on the transparent insulating substrate 1 formed of a material such as glass, and the plurality of source wirings 23 are formed in parallel in the vertical direction. Gate pads 15 and source pads 25 for applying external signals to the respective gate wirings 13 and the source wirings 23 are formed at the ends of the respective wirings. The thin film transistor which is a switching element is formed in the intersection part of each wiring. The thin film transistor includes a gate electrode 11, a gate insulating film (not shown), a semiconductor layer 33, a source electrode 21, and a drain electrode 31. The gate electrode 11 of the thin film transistor is connected to the gate wiring 13, and the source electrode 21 is connected to the source wiring 23. The drain electrode 31 of the thin film transistor is electrically connected to the pixel electrode 41 formed inside the region surrounded by the respective gate lines 13 and the source lines 23.

그리고, 그 액티브 기판의 제조 공징을 도 1에서 절단선 II-II로 자른 단면인 도 2에 나타내었다. 이 도면들을 참조로 우선 일반적인 액티브 패널을 제조하는 방법을 살펴보면 다음과 같다.And the manufacturing void of this active substrate is shown in FIG. 2 which is the cross section cut by the cutting line II-II in FIG. First, referring to these drawings, a method of manufacturing a general active panel is as follows.

투명 절연성 기판(1) 위에 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 혹은 안티몬(Sb)과 같은 금속을 스퍼터링법을 이용하여 증착한 후 포토 리소그래피(Photo-Lithography : 사진 식각)법으로 패턴하여 게이트 전극(11), 게이트 배선(13) 그리고 게이트 패드(15)를 형성한다. 설계된 화소의 행 방향으로 연장된 상기 게이트 배선(13) 복수개가 화소의 열 방향으로 나열되어 있다. 상기 게이트 전극(11)은 상기 게이트 배선(13)에서 분기되며 설계된 화소의 한쪽 구석에 형성된다. 그리고 상기 게이트 패드(15)는 상기 게이트 배선(13)의 끝 부분에 형성된다(도 1, 도 2a).A metal such as chromium (Cr), molybdenum (Mo), tantalum (Ta), or antimony (Sb) is deposited on the transparent insulating substrate 1 by sputtering, followed by photo-lithography. The gate electrode 11, the gate wiring 13, and the gate pad 15 are formed by patterning. A plurality of the gate lines 13 extending in the row direction of the designed pixel are arranged in the column direction of the pixel. The gate electrode 11 is branched from the gate wiring 13 and formed at one corner of the designed pixel. The gate pad 15 is formed at the end of the gate line 13 (FIGS. 1 and 2A).

일반적으로 게이트 패드 부분은 외부로부터 전달되는 영상 신호중 주사 신호를 받아들이는 곳이다. 게이트 패드를 통해 인가된 주사 신호는 게이트 배선을 따라 게이트 배선에 연결된 게이트 전극에 전달된다. 게이트 전극에 전달된 주사 신호의 전압 크기에 따라 박막 트랜지스터의 채널층이 켜지거나(ON) 꺼지게(OFF)된다. 만일에 주사 신호가 게이트 패드나 게이트 배선의 저항으로 인해 정상적인 전압값을 게이트 전극에 전달하지 못한다면, 박막 트랜지스터 채널층의 ON-OFF 상태가 불명확하게 되어 화면의 품질이 떨어지는 문제가 발생한다 따라서, 게이트 패드(15) 위에 고유 저항값이 낮은 금속 물질로 저 저항 게이트 패드를 형성하기도 한다. 따라서, 알루미늄(Al)혹은 알루미늄 합금을 증착, 패턴하여 상기 게이트 패드(15) 위에 저 저항 게이트 패드(15a)를 형성한다. 또한, 상기 게이트 배선(13) 위에 상기 저 저항 게이트 패드(15a)와 같은 물질로 저 저항 게이트 배선(13a)을 더 형성할 수도 있다(도 2b).In general, the gate pad portion receives a scan signal from an image signal transmitted from the outside. The scan signal applied through the gate pad is transmitted to the gate electrode connected to the gate wiring along the gate wiring. The channel layer of the thin film transistor is turned ON or OFF according to the voltage level of the scan signal transmitted to the gate electrode. If the scan signal fails to deliver the normal voltage value to the gate electrode due to the resistance of the gate pad or the gate wiring, the ON-OFF state of the thin film transistor channel layer becomes unclear and the screen quality is deteriorated. A low resistance gate pad may be formed of a metal material having a low resistivity on the pad 15. Therefore, aluminum (Al) or an aluminum alloy is deposited and patterned to form a low resistance gate pad 15a on the gate pad 15. In addition, the low resistance gate line 13a may be further formed on the gate line 13 using the same material as the low resistance gate pad 15a (FIG. 2B).

기판의 전체면에 걸쳐 질화 실리콘(SiNx)이나 산화 실리콘(SiO2)과 같은 물질을 플라즈마 CVD(Chemical Vapor Deposition) 방법으로 증착하여 게이트 절연막(17)을 형성한다. 상기 게이트 절연막(17) 위에 아몰퍼스 실리콘과 n+ 아몰퍼스 실리콘을 플라즈마 CVD법으로 차례로 증착한 후 사진 식각법으로 패턴하여 반도체 층(33)과 불순물 반도체 층(35)을 형성한다. 반도체 층(33)은 박막 트랜지스터의 채널 층 역할을 한다. 그리고, 불순물 반도체 층(35)은 나중에 형성되는 소스(도면 1의 21)-드레인 전극(도면 1의 31)과 상기 반도체 층(33)가 오믹 접촉(Ohmic contact)를 이루도록 한다(도 2c).A gate insulating film 17 is formed by depositing a material such as silicon nitride (SiN x ) or silicon oxide (SiO 2 ) over the entire surface of the substrate by a plasma chemical vapor deposition (CVD) method. Amorphous silicon and n + amorphous silicon are sequentially deposited on the gate insulating layer 17 by plasma CVD and then patterned by photolithography to form the semiconductor layer 33 and the impurity semiconductor layer 35. The semiconductor layer 33 serves as a channel layer of the thin film transistor. In addition, the impurity semiconductor layer 35 causes ohmic contact between the source (21 in FIG. 1) and the drain electrode (31 in FIG. 1) and the semiconductor layer 33 formed later (FIG. 2C).

크롬이나 크롬계 합금과 같은 금속을 스퍼터링법으로 증착한 후 사진 식각법으로 패턴하여 소스 전극(21)과 드레인 전극(31), 소스 배선(23) 그리고, 소스 패드(25)를 형성한다 이 때, 상기 불순물 반도체 층(35) 중 소스 전극(21)과 드레인 전극(31) 사이에서 노출된 부분을 소스 전극(21)과 드레인 전극(31)을 마스크로하는 건식 식각(Dry-etching) 법을 이용하여 제거한다. 소스 전극(21)은 상기 불순물 반도체 층(35)을 사이에 두고 상기 게이트 전극(11)의 한쪽 변과 중첩되어 있다. 드레인 전극(31)은 상기 소스 전극(21)과 대향하여 형성되며, 상기 불순물 반도체 층(35)을 사이에 두고 상기 게이트 전극(11)의 다른 쪽 변과 중첩되어 있다. 설계된 화소의 열 방향으로 연장된 상기 소스 배선(23) 복수개가 행 방향으로 나열되어 있다. 소스 패드(25)는 상기 소스 배선(23)의 끝 부분에 형성된다(도 2d).A metal such as chromium or a chromium-based alloy is deposited by sputtering, and then patterned by photolithography to form the source electrode 21, the drain electrode 31, the source wiring 23, and the source pad 25. Dry-etching is performed using a portion of the impurity semiconductor layer 35 exposed between the source electrode 21 and the drain electrode 31 as a mask for the source electrode 21 and the drain electrode 31. To remove. The source electrode 21 overlaps one side of the gate electrode 11 with the impurity semiconductor layer 35 therebetween. The drain electrode 31 is formed to face the source electrode 21 and overlaps the other side of the gate electrode 11 with the impurity semiconductor layer 35 therebetween. A plurality of the source lines 23 extending in the column direction of the designed pixel are arranged in the row direction. The source pad 25 is formed at the end of the source wiring 23 (FIG. 2D).

산화 실리콘이나 질화 실리콘과 같은 물질을 플라즈마 CVD법으로 증착하여보호 절연막(37)을 형성한다. 보호 절연막(37)을 사진 식각 법으로 패턴하여 드레인 콘택 홀(71), 게이트 콘택 홀(59) 그리고, 소스 콘택 홀(69)을 형성한다. 드레인 콘택 홀(71)은 상기 드레인 전극(31)의 일부분을 노출 시킨다. 게이트 콘택 홀(59)과 소스 콘택 홀(69)은 각각 저 저항 게이트 패드(15a)와 소스 패드(25)의 일부분을 노출 시킨다(도 2e).A material such as silicon oxide or silicon nitride is deposited by plasma CVD to form a protective insulating film 37. The protective insulating layer 37 is patterned by photolithography to form the drain contact hole 71, the gate contact hole 59, and the source contact hole 69. The drain contact hole 71 exposes a portion of the drain electrode 31. The gate contact hole 59 and the source contact hole 69 expose portions of the low resistance gate pad 15a and the source pad 25, respectively (FIG. 2E).

상기 보호 절연막(37) 위에 ITO와 같은 투명 도전막을 증착한 후 패턴하여 화소 전극(41), 게이트 패드 연결 단자(57)와 소스 패드 연결 단자(67)를 형성한다. 화소 전극(41)은 상기 드레인 콘택 홀(71)을 통하여 상기 드레인 전극(31)과 전기적으로 연결된다. 게이트 패드 연결 단자(57)와 소스 패드 연결 단자(67)는 각각 게이트 콘택 홀(59)과 소스 콘택 홀(69)을 통하여 저 저항 게이트 패드(15a)와 소스 패드(25)에 연결되어 있다(도 2f).A transparent conductive film such as ITO is deposited on the protective insulating layer 37 and then patterned to form the pixel electrode 41, the gate pad connection terminal 57, and the source pad connection terminal 67. The pixel electrode 41 is electrically connected to the drain electrode 31 through the drain contact hole 71. The gate pad connection terminal 57 and the source pad connection terminal 67 are connected to the low resistance gate pad 15a and the source pad 25 through the gate contact hole 59 and the source contact hole 69, respectively ( 2f).

이와 같은 방법으로 제조된 일반적인 액티브 기판의 단면 구조를 상세히 살펴보면 다음과 같이 이루어져 있다. 먼저, 도 2f를 참조하여 박막 트랜지스터 부를 설명하면 다음과 같다. 투명 절연성 기판(1) 상에 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 혹은 안티몬(Sb) 등과 같은 금속으로 이루어진 게이트 전극(11)이 형성되어 있다. 게이트 전극(11)을 포함한 기판(1)의 전체면을 질화 실리콘(SiNx)이나 산화 실리콘(SiO2) 등으로 된 게이트 절연막(17)이 덮고 있다. 게이트 절연막(17) 위에 아몰퍼스 실리콘(a-Si)과 같은 물질로 이루어진 반도체 층(33)이 형성되어 있다. 반도체 층(33) 위에는 인(P)과 같은 불순 물질이 첨가된 n+ 아몰퍼스 실리콘과같은 물질로 이루어진 불순물 반도체 층(35)이 양쪽으로 분리 형성되어 있다. 불순물 반도체 층(35) 위에는 크롬이나 몰리브덴과 같은 금속으로 이루어진 소스 전극(21)과 드레인 전극(31)이 각각 양쪽으로 분리된 불순물 반도체 층(35)에 대응하여 형성되어 있다. 소스 전극(21) 및 드레인 전극(31)을 포함한 기판의 전체면에 걸쳐 보호 절연막(37)이 형성되어 있다. 드레인 전극(31)은 콘택 홀에 의해 ITO(Indium-Tin-Oxide)와 같은 투명 도전 물질로 된 화소 전극(41)와 전기적으로 연결되어 있다.Looking at the cross-sectional structure of the general active substrate manufactured in this manner in detail is made as follows. First, the thin film transistor unit will be described with reference to FIG. 2F. A gate electrode 11 made of a metal such as chromium (Cr), molybdenum (Mo), tantalum (Ta), or antimony (Sb) is formed on the transparent insulating substrate 1. The entire insulating film 17 including the gate electrode 11 is covered with a gate insulating film 17 made of silicon nitride (SiN x ), silicon oxide (SiO 2 ), or the like. A semiconductor layer 33 made of a material such as amorphous silicon (a-Si) is formed on the gate insulating layer 17. On the semiconductor layer 33, an impurity semiconductor layer 35 made of a material such as n + amorphous silicon to which an impurity material such as phosphorus (P) is added is formed on both sides. On the impurity semiconductor layer 35, a source electrode 21 and a drain electrode 31 made of a metal such as chromium or molybdenum are respectively formed to correspond to the impurity semiconductor layer 35 separated in both. A protective insulating film 37 is formed over the entire surface of the substrate including the source electrode 21 and the drain electrode 31. The drain electrode 31 is electrically connected to the pixel electrode 41 made of a transparent conductive material such as indium-tin-oxide (ITO) by a contact hole.

그리고, 도 3을 참조하여 게이트 패드 부분에 대해 자세히 살펴보면 다음과 같다. 기판(1) 위에 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 혹은 안티몬(Sb) 등을 포함 하는 게이트 패드(15)가 형성되어 있다. 그 위에 알루미늄(Al)을 포함하는 저 저항 게이트 패드(15a)가 형성되어 있다. 저 저항 게이트 패드(15a)를 덮는 게이트 절연 막(17)과 보호 절연막(37)은 저 저항 게이트 패드(15a)의 일부를 노출 시키며 그 외의 기판 전체를 덮고 있다. 게이트 절연막(17)과 보호 절연막(37)으로 덮이지 않 고 노출된 저 저항 게이트 패드(15a) 위에는 화소 전극을 형성하는 ITO로 이루어진 게이트 패드 연결 단자(59)가 형성되어 있다.The gate pad portion will be described in detail with reference to FIG. 3 as follows. A gate pad 15 including chromium (Cr), molybdenum (Mo), tantalum (Ta), antimony (Sb), or the like is formed on the substrate 1. A low resistance gate pad 15a containing aluminum (Al) is formed thereon. The gate insulating film 17 and the protective insulating film 37 covering the low resistance gate pad 15a expose a part of the low resistance gate pad 15a and cover the entire other substrate. A gate pad connection terminal 59 made of ITO forming a pixel electrode is formed on the low resistance gate pad 15a that is not covered by the gate insulating layer 17 and the protective insulating layer 37.

마지막으로, 도 2f를 참조하여 소스 패드 부분에 대해 살펴보면 다음과 같다. 투명 절연성 기판(1) 위에 질화 실리콘으로 이루어진 게이트 절연막(17)이 형성되어 있다. 게이트 절연막(17) 위에 크롬을 포함하는 금속으로 된 소스 패드(25)가 형성되어 있다. 그리고, 보호 절연막(37)이 소스 패드(25)의 일부를 노출시키며, 그 외의 게이트 절연막(17) 전체를 덮고 있다. 보호 절연막(37)으로 덮이지 않고 노출된 소스 패드(25) 위에는 화소 전극(41)을 형성하는 ITO로 이루어진 소스 패드 연결 단자(69)가 형성되어 있다.Finally, the source pad portion will be described with reference to FIG. 2F. A gate insulating film 17 made of silicon nitride is formed on the transparent insulating substrate 1. A source pad 25 made of metal containing chromium is formed on the gate insulating film 17. The protective insulating film 37 exposes a part of the source pad 25 and covers the entire other gate insulating film 17. A source pad connection terminal 69 made of ITO, which forms the pixel electrode 41, is formed on the exposed source pad 25 without being covered by the protective insulating layer 37.

지금까지 설명한 사항에 의하면 게이트 패드 부분은 알루미늄으로 이루어진 저 저항 게이트 패드와 ITO로 이루어진 게이트 패드 단자들이 적층된 구조를 갖고 있다. 여기에서, 일반적으로 알루미늄과 ITO 사이의 전기적 접촉 상태는 양호하지 않아 접촉 저항이 높아지는 문제점이 있다. 게이트 패드의 접촉 저항이 높아지면, 앞에서도 설명했듯이 게이트 배선에 전달되는 주사 신호 전압이 정상적으로 유지되지 못하고, 결국 화면에 줄무늬가 생기거나 화면이 어두어지는 것과 같이 화질이 나빠지게된다.According to the above description, the gate pad portion has a structure in which a low resistance gate pad made of aluminum and gate pad terminals made of ITO are stacked. Here, in general, the electrical contact state between aluminum and ITO is not good, there is a problem that the contact resistance is high. When the contact resistance of the gate pad is increased, as described above, the scan signal voltage transmitted to the gate wiring is not maintained normally, and thus the image quality is deteriorated, such as streaks or darkening of the screen.

따라서, 본 발명의 목적은 게이트 패드의 접촉 저항을 낮추는 구조 및 그 제조 방법을 제공하는데 있다. 본 발명의 또 다른 목적은 게이트 패드의 접촉 저항을 낮춤으로써 화질을 향상 시키는데 있다.Accordingly, it is an object of the present invention to provide a structure for lowering the contact resistance of a gate pad and a manufacturing method thereof. Another object of the present invention is to improve the image quality by lowering the contact resistance of the gate pad.

도 1은 액정 표시 장치에 사용하는 액티브 패널의 종래 구조를 나타내는 평면도이다.1 is a plan view showing a conventional structure of an active panel used in a liquid crystal display device.

도 2는 액정 표시 장치에 사용하는 액티브 패널을 제조하는 종래의 방법을 나타내는 단면도이다.2 is a cross-sectional view showing a conventional method for manufacturing an active panel for use in a liquid crystal display device.

도 3은 종래의 액티브 패널을 나타내는 도 1에서 절단선 III-III으로 자른 게이트 패드 부분의 단면을 나타내는 도면이다.3 is a cross-sectional view of a portion of the gate pad taken along the cutting line III-III in FIG. 1 showing a conventional active panel.

도 4는 본 발명에 의한 액정 표시 장치에 사용하는 액티브 패널의 구조를 나타내는 평면도이다.4 is a plan view showing the structure of an active panel used in the liquid crystal display device according to the present invention.

도 5는 본 발명에 의한 액정 표시 장치에 사용하는 액티브 패널을 제조하는방법을 나타내는 평면도이다.5 is a plan view illustrating a method of manufacturing an active panel for use in the liquid crystal display device according to the present invention.

도 6은 본 발명에 의한 액피브 패널을 나타내는 도 4에서 절단선 VI-VI로 자른 게이트 패드 부분의 단면을 나타내는 도면이다.Fig. 6 is a view showing a cross section of the gate pad portion cut by the cutting line VI-VI in Fig. 4 showing the active panel according to the present invention.

〈 도면의 주요 부분에 대한 부호의 설명 〉<Description of the code | symbol about the principal part of drawing>

1, 101 : 기판 11, 111 : 게이트 전극1, 101: substrate 11, 111: gate electrode

13, 113 : 게이트 배선 15, 115 : 게이트 패드13, 113: gate wiring 15, 115: gate pad

15a, 115a : 저 저항 게이트 패드 17, 117 : 게이트 절연막15a and 115a: low-resistance gate pads 17 and 117: gate insulating film

21, 121 : 소스 전극 23, 123 : 소스 배선21, 121: source electrode 23, 123: source wiring

25, 125 : 소스 패드 31, 131 : 드레인 전극25, 125: source pads 31, 131: drain electrodes

33, 133 : 반도체 층 35, 135 : 불순물 반도체 층33, 133: semiconductor layer 35, 135: impurity semiconductor layer

37, 137 : 보호막 41, 141 : 화소 전극37, 137: protective film 41, 141: pixel electrode

57, 157 : 게이트 패드 연결 단자 59, 159 : 게이트 콘택 홀57, 157: gate pad connection terminals 59, 159: gate contact hole

67, 167 : 소스 패드 연결 단자 69, 169 : 소스 콘택 홀67, 167: source pad connection terminals 69, 169: source contact hole

71, 171 : 드레인 콘택 홀71, 171: drain contact hole

본 발명에서는 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 혹은 안티몬(Sb) 등을 포함하는 게이트 패드와 알루미늄을 포함하는 저 저항 게이트 패드 그리고 ITO를 포함하는 게이트 패드 연결 단자를 갖는 게이트 패드부에서 상기 게이트 연결 단자가 상기 게이트 패드와 상기 저 저항 게이트 패드 모두와 접촉하도록 하여 게이트 패드부의 접촉 상태를 양호하게 유지하도록 하였다. 본 발명을 자세히 이해할 수 있도록 액정 패널을 나타내는 도 4와 도 4의 절단선 V-V로 자른 단면으로 그 제조 방법을 나타낸 도 5를 참조하여 설명한다.According to the present invention, a gate pad including a gate pad including chromium (Cr), molybdenum (Mo), tantalum (Ta), or antimony (Sb), a low resistance gate pad including aluminum, and a gate pad connection terminal including an ITO The gate connection terminal was brought into contact with both the gate pad and the low resistance gate pad to maintain a good contact state of the gate pad part. In order to understand the present invention in detail, a cross-sectional view taken along the cut line V-V of FIG. 4 and FIG.

투명 절연성 기판(101) 위에 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 혹은 안티몬(Sb)과 같은 금속을 스퍼터링법을 이용하여 증착한 후 포토 리소그래피(Photo-Lithography : 사진 식각)법으로 패턴하여 게이트 전극(111), 게이트 배선(113) 그리고 게이트 패드(115)를 형성한다. 설계된 화소의 행 방향으로 연장된 상기 게이트 배선(113) 복수개가 화소의 열 방향으로 나열되어 있다. 상기 게이트 전극(111)은 상기 게이트 배선(113)에서 분기되며 설계된 화소의 한쪽 구석에 형성된다. 그리고 상기 게이트 패드(115)는 상기 게이트 배선(113)의 끝 부분에 형성된다(도 4, 도 5a).A metal such as chromium (Cr), molybdenum (Mo), tantalum (Ta), or antimony (Sb) is deposited on the transparent insulating substrate 101 by sputtering, followed by photo-lithography. The gate electrode 111, the gate wiring 113, and the gate pad 115 are formed by patterning. A plurality of the gate lines 113 extending in the row direction of the designed pixel are arranged in the column direction of the pixel. The gate electrode 111 is branched from the gate wiring 113 and formed at one corner of the designed pixel. The gate pad 115 is formed at an end of the gate line 113 (FIGS. 4 and 5A).

알루미늄(Al)혹은 알루미늄 합금을 증착, 패턴하여 상기 게이트 패드(115) 위에 저 저항 게이트 패드(115a)를 형성한다. 여기에서 상기 저 저항 게이트 패드(115a)가 상기 게이트 패드(115)의 거의 전부를 덮도록 형성했던 종래와 다르게, 상기 저 저항 패드(115a)는 상기 게이트 패드(115)의 일 부분만을 덮도록 형성한다. 이 때, 상기 게이트 배선(113) 위에도 상기 저 저항 게이트 패드(115a)와 같은 물질로 저 저항 게이트 배선(113a)을 더 형성할 수도 있다(도 5b).Aluminum (Al) or an aluminum alloy is deposited and patterned to form a low resistance gate pad 115a on the gate pad 115. Here, unlike the conventional method in which the low resistance gate pad 115a is formed to cover almost the entirety of the gate pad 115, the low resistance pad 115a is formed to cover only a portion of the gate pad 115. do. In this case, the low resistance gate wiring 113a may be further formed on the gate wiring 113 with the same material as the low resistance gate pad 115a (FIG. 5B).

기판의 전체면에 걸쳐 질화 실리콘(SiNx)이나 산화 실리콘(SiO2)과 같은 물질을 플라즈마 CVD(Chemical Vapor Deposition) 방법으로 증착하여 게이트 절연막(117)을 형성한다. 상기 게이트 절연막(117) 위에 아몰퍼스 실리콘과 n+ 아몰퍼스 실리콘을 플라즈마 CVD법으로 차례로 증착한 후 사진 식각법으로 패턴하여반도체 층(133)과 불순물 반도체 층(135)을 형성한다. 반도체 층(133)은 박막 트랜지스터의 채널 층 역할을 한다. 그리고, 불순물 반도체 층(135)은 나중에 형성되는 소스(도면 4의 121)-드레인 전극(도면 4의 131)과 상기 반도체 층(133)이 오믹 접촉(Ohmic contact)를 이루도록 한다(도 5c).A gate insulating layer 117 is formed by depositing a material such as silicon nitride (SiN x ) or silicon oxide (SiO 2 ) over the entire surface of the substrate by a plasma chemical vapor deposition (CVD) method. Amorphous silicon and n + amorphous silicon are sequentially deposited on the gate insulating layer 117 by plasma CVD and then patterned by photolithography to form the semiconductor layer 133 and the impurity semiconductor layer 135. The semiconductor layer 133 serves as a channel layer of the thin film transistor. In addition, the impurity semiconductor layer 135 allows ohmic contact between the source (121 of FIG. 4) and the drain electrode (131 of FIG. 4) and the semiconductor layer 133 formed later (FIG. 5C).

크롬이나 크롬계 합금과 같은 금속을 스퍼터링법으로 증착한 후 사진 식각 법으로 패턴하여 소스 전극(121)과 드레인 전극(131), 소스 배선(123) 그리고, 소 스 패드(125)를 형성한다. 이 때, 상기 불순물 반도체 층(135) 중 소스 전극(121) 과 드레인 전극(131) 사이에서 노출된 부분을 소스 전극(121)과 드레인 전극(131) 을 마스크로 하는 건식 식각(Dry-etching) 법을 이용하여 제거한다. 소스 전극 (121)은 상기 불순물 반도체 층(135)을 사이에 두고 상기 게이트 전극(111) 한쪽 변과 중첩되어 있다. 드레인 전극(131)은 상기 소스 전극(121)과 대향하여 형성되며, 상기 불순물 반도체 층(135)을 사이에 두고 상기 게이트 전극(111)의 다른 쪽 변과 중첩되어 있다. 설계된 화소의 열 방향으로 연장된 상기 소스 배선(123) 복수개가 행 방향으로 나열되어 있다. 소스 패드(125)는 상기 소스 배선(123)의 끝 부분에 형성된다(도 5d).A metal such as chromium or a chromium-based alloy is deposited by sputtering, and then patterned by photolithography to form a source electrode 121, a drain electrode 131, a source wiring 123, and a source pad 125. At this time, the dry etching of the impurity semiconductor layer 135 exposed between the source electrode 121 and the drain electrode 131 using the source electrode 121 and the drain electrode 131 as a mask. Remove using the law. The source electrode 121 overlaps one side of the gate electrode 111 with the impurity semiconductor layer 135 interposed therebetween. The drain electrode 131 is formed to face the source electrode 121 and overlaps the other side of the gate electrode 111 with the impurity semiconductor layer 135 therebetween. A plurality of the source lines 123 extending in the column direction of the designed pixel are arranged in the row direction. The source pad 125 is formed at the end of the source wiring 123 (FIG. 5D).

산화 실리콘이나 질화 실리콘과 같은 물질을 플라즈마 CVD법으로 증착하여 보호 절연막(137)을 형성한다. 보호 절연막(137)을 사진 식각 법으로 패턴하여 드레인 콘택 홀(171), 게이트 콘택 홀(159) 그리고, 소스 콘택 홀(169)을 형성한다. 드레인 콘택 홀(171)은 상기 드레인 전극(131)의 일부분을 노출 시킨다. 게이트 콘택 홀(159)은 저 저항 게이트 패드(115a)와 게이트 패드(115)를 모두 노출 시킬 수있도록 충분한 크기로 형성한다. 그리고, 상기 소스 콘택 홀(169)은 상기 소스 패드(125)의 일부분을 노출 시킨다(도 5e).A material such as silicon oxide or silicon nitride is deposited by plasma CVD to form a protective insulating film 137. The protective insulating layer 137 is patterned by photolithography to form a drain contact hole 171, a gate contact hole 159, and a source contact hole 169. The drain contact hole 171 exposes a portion of the drain electrode 131. The gate contact hole 159 is formed to be large enough to expose both the low resistance gate pad 115a and the gate pad 115. The source contact hole 169 exposes a portion of the source pad 125 (FIG. 5E).

상기 보호 절연막(137) 위에 ITO와 같은 투명 도전막을 증착한 후 패턴하여 화소 전극(141), 게이트 패드 연결 단자(157)와 소스 패드 연결 단자(167)를 형성한다. 화소 전극(141)은 상기 드레인 콘택 홀(171)을 통하여 상기 드레인 전극(131)과 전기적으로 연결된다. 게이트 패드 연결 단자(157)는 상기 게이트 콘택 홀(159)을 통하여 상기 저 저항 게이트 패드(115a)와 상기 게이트 패드(115)와 접촉하고 있다. 그리고 상기 소스 패드 연결 단자(167)는 상기 소스 콘택 홀(169)을 통하여 상기 소스 패드(125)와 접촉하고 있다(도 5f).A transparent conductive film such as ITO is deposited on the protective insulating layer 137 and then patterned to form a pixel electrode 141, a gate pad connection terminal 157, and a source pad connection terminal 167. The pixel electrode 141 is electrically connected to the drain electrode 131 through the drain contact hole 171. The gate pad connection terminal 157 is in contact with the low resistance gate pad 115a and the gate pad 115 through the gate contact hole 159. The source pad connection terminal 167 is in contact with the source pad 125 through the source contact hole 169 (FIG. 5F).

도 6을 참조하여 본 발명의 제조 방법에 의해 형성된 액정 패널에서 게이트패드 부분에 대해 살펴보면 다음과 같다. 기판(1) 위에 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 혹은 안티몬(Sb) 등을 포함하는 게이트 패드(115)가 형성되어 있다. 그 위에 알루미늄(Al)을 포함하는 저 저항 게이트 패드(115a)가 형성되어 있다. 저 저항 게이트 패드(115a)를 덮는 게이트 절연막(117)과 보호 절연막(137)은 저 저항 게이트 패드(115a)와 게이트 패드(115)를 노출 시키며 그 외의 기판 전체를 덮고 있다. 게이트 절연막(117)과 보호 절연막(137)으로 덮이지 않고 노출된 저 저항 게이트 패드(15a)와 게이트 패드(115) 위에는 화소 전극을 형성하는 ITO로 이루어진 게이트 패드 연결 단자(159)가 형성되어 있다.The gate pad portion of the liquid crystal panel formed by the manufacturing method of the present invention will be described with reference to FIG. 6 as follows. A gate pad 115 including chromium (Cr), molybdenum (Mo), tantalum (Ta), antimony (Sb), or the like is formed on the substrate 1. A low resistance gate pad 115a containing aluminum (Al) is formed thereon. The gate insulating layer 117 and the protective insulating layer 137 covering the low resistance gate pad 115a expose the low resistance gate pad 115a and the gate pad 115 and cover the entire other substrate. A gate pad connection terminal 159 made of ITO forming a pixel electrode is formed on the low resistance gate pad 15a and the gate pad 115 that are not covered by the gate insulating layer 117 and the protective insulating layer 137. .

또한, 본 발명에서 게이트 패드(115)가 게이트 패드 연결 단자(159)와 접촉하는 면적을 가급적 넓게 확보하기 위해서, 상기 개이트 패드(115)의 일부를 덮는저 저항 게이트 패드(115a)을 종래에서 보다 좁게 형성하는 것이 바람직하다.In addition, in order to secure the area where the gate pad 115 contacts the gate pad connection terminal 159 as wide as possible in the present invention, the low resistance gate pad 115a covering a part of the gasket pad 115 is conventionally used. It is preferable to form narrower.

본 발명에의한 게이트 패드 부분은 ITO로 이루어진 게이트 패드 단자가 알루미늄으로 이루어진 저 저항 게이트 패드와 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 혹은 안티몬(Sb) 등을 포함하는 게이트 패드(115) 들이 접촉된 구조를 갖고 있다. 여기에서 IT0와 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta) 혹은 안티몬(Sb) 등과 접촉할 때의 접촉 저항은 거의 없기 때문에 알루미늄과 ITO 사이의 높은 접촉 저항을 낮추는 효과를 가져온다. 따라서, 전체적으로 게이트 패드의 접촉 저항을 낮춤으로써 게이트 배선에 전달되는 주사 신호 전압을 정상적으로 유지할 수 있고, 화면에 줄무늬가 생기거나 화면이 어두어지는 것과 같은 문제점을 발생시키지 않는다. 따라서, 양질의 화면을 갖는 액정 표시 장치를 제조할 수 있었다.According to the present invention, the gate pad portion includes a low resistance gate pad made of aluminum and a gate pad including chromium (Cr), molybdenum (Mo), tantalum (Ta), or antimony (Sb). 115) have a contact structure. Here, since there is little contact resistance in contact with IT0, chromium (Cr), molybdenum (Mo), tantalum (Ta) or antimony (Sb), it brings about the effect of lowering the high contact resistance between aluminum and ITO. Therefore, by lowering the contact resistance of the gate pad as a whole, the scan signal voltage transmitted to the gate wiring can be maintained normally, and problems such as streaks or darkening of the screen are not caused. Thus, a liquid crystal display device having a high quality screen could be manufactured.

Claims (11)

기판 위에 게이트 패드를 형성하는 단계와;Forming a gate pad over the substrate; 상기 게이트 패드 위에 상기 게이트 패드의 일부를 덮는 저 저항 게이트 패드를 형성하는 단계와;Forming a low resistance gate pad over the gate pad to cover a portion of the gate pad; 상기 게이트 패드와 상기 저 저항 게이트 패드를 덮는 게이트 절연막을 형성하는 단계와;Forming a gate insulating film covering the gate pad and the low resistance gate pad; 상기 게이트 절연막 위에 보호막을 형성하는 단계와;Forming a protective film on the gate insulating film; 상기 보호막과 상기 게이트 절연막을 패턴하여 상기 게이트 패드와 상기 저 저항 게이트 패드 모두를 노출하는 게이트 콘택 홀을 형성하는 단계와;Patterning the passivation layer and the gate insulating layer to form a gate contact hole exposing both the gate pad and the low resistance gate pad; 상기 게이트 콘택 홀을 통하여 노출된 상기 게이트 패드와 상기 저 저항 게이트 패드하고 접촉하는 게이트 패드 연결 단자를 형성하는 단계를 포함하는 것을 특징으로하는 액정 표시 장치 제조 방법.And forming a gate pad connection terminal in contact with the gate pad exposed through the gate contact hole and the low resistance gate pad. 제 1항에 있어서,The method of claim 1, 상기 게이트 패드를 형성하는 단계에서, 상기 게이트 패드에 연결된 게이트 배선과 상기 게이트 배선에서 분기되는 게이트 전극을 더 형성하고;In the forming of the gate pad, further forming a gate wiring connected to the gate pad and a gate electrode branched from the gate wiring; 상기 게이트 전극을 덮는 상기 게이트 절연막 위에 반도체 층을 더 형성하는 단계를 더 포함하고;Further forming a semiconductor layer over the gate insulating film covering the gate electrode; 상기 게이트 절연막을 형성하는 단계 다음과 상기 보호막을 형성하는 단계이전 사이에서 상기 반도체 층의 한쪽 변에 접촉하는 소스 전극과, 상기 반도체 층의 다른쪽 변에 접촉하는 드레인 전극과, 상기 소스 전극을 연결하는 소스 배선 그리고, 상기 소스 배선 끝 부분에 소스 패드를 형성하는 단계를 더 포함하고;A source electrode contacting one side of the semiconductor layer, a drain electrode contacting the other side of the semiconductor layer, and the source electrode between the step of forming the gate insulating film and before the forming of the protective film Source wiring, and forming a source pad at an end of the source wiring; 상기 보호막을 패턴하는 단계에서 드레인 전극의 일부를 노출하는 드레인 콘택 홀과 상기 소스 패드를 노출하는 소스 콘택 홀을 더 형성하고;Forming a drain contact hole exposing a portion of the drain electrode and a source contact hole exposing the source pad in the patterning of the passivation layer; 상기 게이트 패드 연결 단자를 형성하는 단계에서, 상기 드레인 콘택 홀을 통하여 상기 드레인 전극에 연결된 화소 전극과 상기 소스 콘택 홀을 통하여 상기 소스 패드에 연결된 소스 패드 연결 단자를 더 형성하는 것을 특징으로하는 액정 표시 장치 제조 방법.The forming of the gate pad connection terminal may further include forming a pixel electrode connected to the drain electrode through the drain contact hole and a source pad connection terminal connected to the source pad through the source contact hole. Device manufacturing method. 제 2항에 있어서,The method of claim 2, 상기 저 저항 게이트 패드를 형성하는 단계에서, 상기 게이트 배선 위에 상기 게이트 배선의 일부를 덮는 저 저항 게이트 배선을 더 형성하는 것을 특징으로 하는 액정 표시 장치 제조 방법.Forming the low resistance gate pad, further comprising forming a low resistance gate line on the gate line to cover a portion of the gate line. 제 1항 및 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 and 3, 상기 게이트 패드는 크롬, 몰리브덴, 탄탈 그리고 안티몬을 포함하는 그룹중 선택된 어느 하나를 포함하는 것을 특징으로하는 액정 표시 장치 제조 방법.And the gate pad includes any one selected from the group consisting of chromium, molybdenum, tantalum, and antimony. 제 1항 및 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 and 3, 상기 저 저항 개이트 패드는 알루미늄을 포함하는 것을 특징으로 하는 액정 표시 장치 제조 방법.And the low resistance kit pad comprises aluminum. 기판과;A substrate; 상기 기판 위에 제 1 도전 물질을 포함하는 게이트 패드와;A gate pad including a first conductive material on the substrate; 상기 게이트 패드 일부를 덮으며 제 2 도전 물질을 포함하는 저 저항 게이트 패드와;A low resistance gate pad covering a portion of the gate pad and including a second conductive material; 상기 기판을 덮는 게이트 절연막과;A gate insulating film covering the substrate; 상기 게이트 절연막을 덮는 보호막과;A protective film covering the gate insulating film; 상기 게이트 패드와 상기 저 저항 게이트 패드를 모두 노출하도록 상기 게이트 절연막과 상기 보호막에 형성된 게이트 콘택 홀과; 그리고,A gate contact hole formed in the gate insulating layer and the passivation layer to expose both the gate pad and the low resistance gate pad; And, 상기 게이트 콘택 홀을 통하여 상기 게이트 패드와 상기 저 저항 게이트 패드 모두와 접촉하며 제 3 도전 물질을 포함하는 게이트 패드 연결 단자를 포함하는 것을 특징으로하는 액정 표시 장치.And a gate pad connection terminal contacting both the gate pad and the low resistance gate pad through the gate contact hole and including a third conductive material. 제 6항에 있어서,The method of claim 6, 상기 게이트 패드에 연결된 게이트 배선과;A gate wiring connected to the gate pad; 상기 게이트 패드에서 분기된 게이트 전극과;A gate electrode branched from the gate pad; 상기 게이트 전극을 덮는 상기 게이트 절연막 위에 형성된 반도체 층과;A semiconductor layer formed on the gate insulating film covering the gate electrode; 상기 게이트 절연막과 상기 보호막 사이에서 상기 반도체 층의 한쪽 변에 접촉하는 소스 전극과;A source electrode in contact with one side of the semiconductor layer between the gate insulating film and the protective film; 상기 반도체 층의 다른 한쪽 변에 접촉하는 드레인 전극과;A drain electrode in contact with the other side of the semiconductor layer; 상기 소스 전극을 연결하는 소스 배선과;A source wiring connecting the source electrode; 상기 소스 배선의 끝 부분에 형성된 소스 패드와;A source pad formed at an end of the source wiring; 상기 보호막에 형성된 상기 드레인 전극 일부를 노출하는 드레인 콘택 홀과;A drain contact hole exposing a part of the drain electrode formed in the passivation layer; 상기 보호막에 형성된 상기 소스 패드를 노출하는 소스 콘택 홀과;A source contact hole exposing the source pad formed in the passivation layer; 상기 드레인 콘택 홀을 통하여 상기 드레인 전극과 연결되는 화소 전극과 상기 소스 콘택 홀을 통하여 상기 소스 패드에 연결되는 소스 패드 연결 단자를 더 포함하는 것을 특징으로하는 액정 표시 장치.And a pixel electrode connected to the drain electrode through the drain contact hole and a source pad connection terminal connected to the source pad through the source contact hole. 제 7항에 있어서,The method of claim 7, wherein 상기 게이트 배선 일부를 덮으며 상기 제 2 도전 물질을 포함하는 저 저항 게이트 배선을 더 포함하는 것을 특징으로하는 액정 표시 장치.And a low resistance gate wiring covering a portion of the gate wiring and including the second conductive material. 제 6항 및 8항 중 어느 한 항에 있어서,The method according to any one of claims 6 and 8, 상기 제 1 도전 물질은 크롬, 몰리브덴, 탄탈 그리고, 안티몬을 포함하는 그룹중 선택된 어느 하나를 포함하는 것을 특징으로하는 액정 표시 장치.The first conductive material may include any one selected from the group consisting of chromium, molybdenum, tantalum, and antimony. 제 6항 및 8항 중 어느 한 항에 있어서,The method according to any one of claims 6 and 8, 상기 제 2 도전 물질은 알루미늄을 포함하는 것을 특징으로하는 액정 표시장치 .And the second conductive material comprises aluminum. 제 6항 및 8항 중 어느 한 항에 있어서,The method according to any one of claims 6 and 8, 상기 제 3 도전 물질은 ITO(Indium Tin Oxide)를 포함하는 것을 특징으로 하는 액정 표시 장치.The third conductive material includes indium tin oxide (ITO).
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