KR100308259B1 - Digital convergence corrector - Google Patents
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Abstract
Description
제1도는 종래 디지탈 콘버젼스 보정 장치의 블럭도.1 is a block diagram of a conventional digital convergence correction device.
제2도는 본 발명 디지탈 콘버젼스 보정 장치의 블럭도.2 is a block diagram of a digital convergence correction device of the present invention.
제3도는 제2도에 있어서, 테스트 패턴의 예시도.3 is an exemplary view of a test pattern in FIG.
제4도는 제2도에 있어서, 계수 보정을 보인 파형도.4 is a waveform diagram showing coefficient correction in FIG.
제5도는 제2도에 있어서, 조정 완료 판별에 의한 파형도.5 is a waveform diagram according to adjustment completion determination in FIG.
제6도는 제2도에 있어서, 조정 판별부의 블럭도.6 is a block diagram of an adjustment discriminating unit in FIG. 2;
제7도는 제2도에 있어서, 계수 보정부의 블럭도.7 is a block diagram of a coefficient correcting unit in FIG. 2;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1 : 마이크로 컴퓨터 2 : 메모리1: microcomputer 2: memory
3: 어드레스 발생부 4 : 콘버젼스 보정 제어부3: address generator 4: convergence correction controller
5 : 패턴 발생부 6 : 이이피롬(EEPROM)5: pattern generator 6: EEPROM
7 : 비디오 처리부 8 : 디지탈/아날로그 변환부7 video processing unit 8 digital / analog conversion unit
11 : 조정점 윈도우 12 : 조정 판별부11: adjustment point window 12: adjustment determination unit
13 : 계수 보정부13: coefficient correction unit
본 발명은 디지탈 콘버젼스에 관한 것으로 특히, 대형 표시 장치에서 디지탈 콘버젼스 보정 데이타를 자동으로 조정하므로써 화면을 선명하게 표시하는 디지탈 콘버젼스 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital convergence, and more particularly, to a digital convergence device for displaying a screen clearly by automatically adjusting digital convergence correction data in a large display device.
제1도는 종래 디지탈 콘버젼스 보정 장치의 블럭도로서 이에 도시된 바와 같이, 콘버젼스 보정 데이타를 저장하는 이이피롬(EEPROM)(6)과, 사용자의 보정 설정에 따라 상기 이이피롬(6)의 콘버젼스 보정 데이타를 읽고 이 콘버젼스 보정 데이타에 대응하는 어드레스를 발생시키는 마이크로 컴퓨터(1)와, 이 마이크로 컴퓨터(1)에서 발생된 보정 데이타를 해당 지정 영역에 저장하는 메모리(2)와, 조정점 모드에서 상기 수직,수평 동기 신호(VP)(HP)에 따라 화면에 표시되는 테스트 패턴을 생성하는 테스트 패턴 발생부(5)와, 시스템에 동기된 수직,수평 동기 신호(VP)(HP)에 따라 수직,수평 어드레스를 발생시키는 어드레스 발생부(3)와, 상기 테스트 패턴 발생부(5)의 출력이 표시된 조정점을 보정하기 위하여 상기 어드레스 발생부(3)의 어드레스가 지정한 상기 메모리(2)의 영역 데이타를 직렬로 읽어 병렬로 변환한 후 실시간으로 디지탈/아날로그 변환부(도면 미표시)에 출력하는 메모리 제어부(4)로 구성된다.1 is a block diagram of a conventional digital convergence correction device, as shown therein, an EEPROM 6 storing convergence correction data, and the EPIROM 6 according to a user's correction setting. A microcomputer 1 which reads the convergence correction data and generates an address corresponding to the convergence correction data, and a memory 2 which stores the correction data generated by the microcomputer 1 in the designated area. and, adjustment and in that mode, the horizontal and vertical synchronizing signals (V P), the test pattern generating section 5 for generating a test pattern displayed on the screen in accordance with (H P), the synchronization with the system horizontal and vertical sync signals ( The address generator 3 generates vertical and horizontal addresses according to V P ) (H P ), and the address generator 3 of the address generator 3 to correct an adjustment point at which the output of the test pattern generator 5 is displayed. The address specified above After reading the data area of the memory (2) in series in parallel conversion it consists of a memory control unit (4) for outputting in real time the digital / analog converter (figure not yet displayed).
이와같이 구성된 종래 장치의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the conventional device configured as described above are as follows.
먼저, 사용자가 콘버젼스 보정을 설정하면 마이크로 컴퓨터(1)는 각 조정점에 대응하는 어드레스를 발생시킴과 아울러 각 조정점의 보정 데이타를 이이피롬(6)에서 읽어 출력하고 메모리(2)는 상기 마이크로 컴퓨터(1)에서 발생된 어드레스에 대응하는 지정 영역에 보정 데이타를 저장하게 된다.First, when the user sets convergence correction, the microcomputer 1 generates an address corresponding to each adjustment point, reads and outputs correction data of each adjustment point from the ypyrom 6, and the memory 2 The correction data is stored in the designated area corresponding to the address generated in the microcomputer 1.
여기서, 마이크로 컴퓨터(1)는 메모리(2)를 제어하여 저장 데이타가 콘버젼스 보정 제어부(4)에 출력하는 것을 제어하게 된다.Here, the microcomputer 1 controls the memory 2 to control the output of the stored data to the convergence correction control unit 4.
이때, 콘버젼스 조정 모드를 설정하면 시스템에 동기된 수직, 수평 동기 신호(VP)(HP)가 입력됨에 따라 어드레스 발생부(3)는 메모리(2)에 저장된 콘버젼스 보정 데이타를 실시간으로 읽기 위한 수평,수직 어드레스를 상기 메모리(2)에 발생시키게 된다.At this time, when the convergence adjustment mode is set, the address generator 3 receives the convergence correction data stored in the memory 2 as the vertical and horizontal synchronization signals V P (H P ) synchronized with the system are input. The memory 2 generates horizontal and vertical addresses for reading in real time.
또한, 패턴 발생부(5)는 시스템에 동기된 수직,수평 동기 신호(VP)(HP)에 따라 동기된 패턴 및 커서를 발생시킴에 의해 조정 모드에서는 화면에 표시되는 테스트 패턴을 생성하게 된다.In addition, the pattern generator 5 generates a pattern and a cursor synchronized with the vertical and horizontal synchronization signals V P (H P ) synchronized to the system, thereby generating a test pattern displayed on the screen in the adjustment mode. do.
여기에서, 패턴 발생부(5)에서 발생된 테스트 패턴 신호는 콘버젼스 조정이 용이하도록 Hatch 패턴, 도트/크로스(dot/cross) 패턴을 생성하는 신호이다.Here, the test pattern signal generated by the pattern generator 5 is a signal for generating a Hatch pattern and a dot / cross pattern to facilitate convergence adjustment.
이에 따라, 테스트 패턴 발생부(5)에서 발생된 테스트 패턴이 화면에 표시될 때 콘버젼스 보정 제어부(4)는 어드레스 발생부(3)의 출력에 의해 메모리(2)에서 출력된 데이타(MD)를 직렬로 읽어 들이고 이 직렬로 읽어들인 데이타(RH,GH,BH,RV,GV,BV)를 병렬로 변환하여 실시간에 따라 디지탈/아날로그 변환부(도면 미표시)에 출력하므로써 콘버젼스 보정용 요크 코일(도면 미표시)의 전류를 제어하여 콘버젼스를 보정하게 된다.Accordingly, when the test pattern generated by the test pattern generator 5 is displayed on the screen, the convergence correction controller 4 outputs the data MD output from the memory 2 by the output of the address generator 3. ) Is read in series, and the data read in this series (R H , G H , B H , R V , G V , B V ) are converted in parallel and output to the digital / analog converter (not shown) in real time. Thus, the convergence is corrected by controlling the current of the yoke coil (not shown) for the convergence correction.
상기와 같은 동작을 화면의 각 조정점에 대해 콘버젼스 조정이 완료될 때까지 반복하고 콘버젼스 보정이 완료되면 마이크로 컴퓨터(1)는 이이피롬(EEPROM)(6)을 제어하여 각 조정점의 보정 데이타를 저장하게 된다.The above operation is repeated for each adjustment point on the screen until the convergence adjustment is completed, and when the convergence correction is completed, the microcomputer 1 controls the EEPROM 6 to control each adjustment point. Will store the calibration data.
그런, 종래에는 콘버젼스 조정시 화면 전체를 각 조정 위치마다 조정하여야 하므로 조정 시간이 많이 소요될 뿐만아니라 단순 작업을 해야 하는 문제점이 있었다.In the related art, since the entire screen has to be adjusted at each adjustment position during convergence adjustment, there is a problem that it takes not only a lot of adjustment time but also a simple operation.
본 발명은 이러한 종래의 문제점을 개선하기 위하여 콘버젼스 보정에 따라 각 조정점의 보정 상태를 판별하고 그 각 조정점의 보정 계수를 조정하여 저장한 후 콘버젼스 보정을 반복 수행하므로써 각 조정점을 일일이 조정하는 불편함을 해소함과 동시에 작업 시간을 단축시키는 디지탈 콘버젼스 보정 장치를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve this problem, the present invention determines the correction state of each adjustment point according to the convergence correction, adjusts and stores the correction coefficients of each adjustment point, and then repeats the adjustment correction. To solve the inconvenience of manually adjusting the same time and to create a digital convergence correction device for reducing the working time, it will be described in detail with reference to the accompanying drawings as follows.
본 발명은 상기의 목적을 달성하기 위하여 콘버젼스 보정 데이타를 저장하는 제1 메모리와, 사용자의 콘버젼스 보정 선택에 따라 상기 제1 메모리의 콘버젼스 보정 데이타를 읽고 그 보정 데이타에 대응하는 어드레스를 발생시키는 마이크로 컴퓨터와, 이 마이크로 컴퓨터에서 읽은 보정 데이타를 저장하는 제2 메모리와, 시스템에 동기된 동기 신호(VP)(HP)에 따라 어드레스를 발생시키는 어드레스 발생 수단과, 이 어드레스 발생 수단의 출력에 해당하는 상기 제2 메모리에 저장된 보정 데이타를 읽어 디지탈/아날로그 변환 수단에 출력하는 콘버젼스 보정 제어 수단과, 상기 동기 신호(VP)(HP)에 따라 테스트 패턴 및 커서를 발생시키는 패턴 발생 수단과, 이 패턴 발생 수단의 출력을 처리하여 기준 패턴 처리 신호를 출력하는 비디오 처리 수단과, 상기 패턴 발생 수단의 패턴 기준 신호를 검출함에 따라 윈도우 펄스를 발생시키는 조정점 윈도우 수단과, 이 조정점 윈도우 수단의 출력에 인에이블되어 상기 비디오 처리 수단의 전 프레임 데이타인 비교신호(FDET)와 기준 신호(Fref)를 비교함에 따라 조정점의 계수 조정 여부를 판별하는 조정 판별 수단과, 이 조정 판별 수단의 출력에 따라 콘버젼스 보정 데이타를 보정하는 계수 보정 수단으로 구성한 것을 특징으로 한다.The present invention relates to a first memory for storing convergence correction data, and to read convergence correction data of the first memory in accordance with a user's convergence correction selection to correspond to the correction data. A microcomputer for generating an address, a second memory for storing correction data read by the microcomputer, address generating means for generating an address in accordance with a synchronization signal V P (H P ) synchronized with the system, and this address reading the correction data stored in the second memory corresponding to the output of the generating means the digital / con version's correction control means for outputting the analog conversion means, and the test pattern and the cursor in accordance with said synchronizing signal (V P) (H P) Pattern generating means for generating a signal; video processing means for processing an output of the pattern generating means and outputting a reference pattern processing signal; Adjustment point window means for generating a window pulse as the detection pattern based on the signal of the unit pattern generation and, as a control point is enabled to the output of the window means of the comparison signal (F DET) the previous frame data of the video processing means based on And an adjustment discrimination means for discriminating whether or not the adjustment point coefficient is adjusted as compared with the signal Fref, and a coefficient correction means for correcting convergence correction data in accordance with the output of the adjustment discrimination means.
제2도는 본 발명의 실시예를 보인 블럭도로서 이에 도시한 바와 같이, 콘버젼스 보정 데이타를 저장하는 이이피롬(6)과, 사용자의 콘버젼스 보정 선택에 따라 상기 이이피롬(6)의 콘버젼스 보정 데이타를 읽어 출력하는 마이크로 컴퓨터(1)와, 이 마이크로 컴퓨터(1)에서 읽은 보정 데이타를 저장하는 메모리(2)와, 시스템에 동기된 동기 신호(VP)(HP)에 따라 어드레스를 발생시키는 어드레스 발생부(3)와, 이 어드레스 발생부(3)의 출력에 따라 상기 메모리(2)에 저장된 보정 데이타를 읽어 디지탈/아날로그 변환부(8)에 출력하는 콘버젼스 보정 제어부(4)와, 상기 동기 신호(VP)(HP)에 따라 패턴 및 커서를 발생시키는 패턴 발생부(5)와, 이 패턴 발생부(5)의 기준 패턴 신호를 처리하여 기준 패턴 처리 신호를 출력하는 비디오 처리부(7)와, 상기 패턴 발생부(7)의 패턴 기준 신호에 따라 윈도우 펄스를 발생시키는 조정점 윈도우(11)와, 이 조정점 윈도우(11)의 출력에 인에이블 되어 상기 비디오 신호 처리부(7)의 비교신호(Ref)와 기준 신호를 비교함에 따라 조정점의 계수 조정 여부를 판별하는 조정 판별부(12)와, 이 조정 판별부(12)의 출력(S1)(S2)(Gd)에 따라 콘버젼스 보정 데이타를 보정하는 계수 보정부(13)로 구성한다.FIG. 2 is a block diagram showing an embodiment of the present invention, as shown therein, for example, the Y pyrom 6 storing convergence correction data, and the Y pyrom 6 according to the user's convergence correction selection. A microcomputer 1 for reading and outputting the convergence correction data, a memory 2 for storing the correction data read from the microcomputer 1, and a synchronization signal V P (H P ) synchronized with the system. An address generator 3 for generating an address, and a convergence correction for reading correction data stored in the memory 2 according to the output of the address generator 3 and outputting the correction data to the digital / analog converter 8; A reference pattern process by processing the control unit 4, a pattern generator 5 for generating a pattern and a cursor in accordance with the synchronization signal V P (H P ), and a reference pattern signal of the pattern generator 5 Of the video processor 7 for outputting a signal and the pattern generator 7 The control point window 11 generating a window pulse according to the pattern reference signal and the output of the control point window 11 are compared to compare the reference signal Ref and the reference signal of the video signal processor 7. An adjustment judging unit 12 for judging whether or not the adjustment point coefficient is adjusted accordingly; and a coefficient correcting unit for correcting convergence correction data according to the outputs S1, S2, and Gd of the adjustment judging unit 12 ( 13).
상기 조정 판별부(12)는 제6도에 도시한 바와 같이, 조정점 윈도우(10)의 윈도우 펄스에 인에이블되어 기준 신호(f0-f18)를 출력하는 기준 신호 출력부(121)와, 이 기준 신호 출력부(121)의 출력(f0-f18)과 비디오 처리부(7)의 전 프레임 데이타인 비교신호를 비교하여 판별 신호(S1)(S2)(Gd)를 계수 보정부(13)에 출력하는 주파수 판별부(122)로 구성한다.As illustrated in FIG. 6, the adjustment determining unit 12 is enabled by a window pulse of the adjustment point window 10 and outputs a reference signal f 0 -f 18 . Then, the output signal f 0 -f 18 of the reference signal output unit 121 is compared with the comparison signal that is the previous frame data of the video processing unit 7 to determine the discrimination signal S 1 (S 2 ) (Gd). It consists of the frequency discriminating part 122 which outputs to the part 13.
상기 계수 보정부(13)는 제7도에 도시한 바와 같이, 조정 판별부(12)의 판별 신호(S1)(S2)에 따라 스텝 또는 미세 조정을 선택함과 아울러 증감(+/-)을 선택하는 조정 선택부(131)와, 상기 조정 판별부(12)의 판별신호(Gd)에 의해 계수를 고정하고 상기 조정 선택부(131)의 조정 선택에 따라 계수를 보정하는 보정 연산기(132)로 구성한다.As shown in FIG. 7, the coefficient correcting unit 13 selects a step or a fine adjustment according to the determination signal S 1 (S 2 ) of the adjustment determining unit 12, and increases or decreases (+/−). A correction selector 131 which selects the < RTI ID = 0.0 > and < / RTI > and a correction calculator for fixing the coefficient by the determination signal Gd of the adjustment determining unit 12 and correcting the coefficient according to the adjustment selection of the adjustment selector 131 ( 132).
상기 보정 연산기(132)에서 출력되는 계수 보정 데이타는 조정점의 수(가로 : 7, 세로 : 5)와 같은 35개이다.The coefficient correction data output from the correction calculator 132 is 35 pieces, such as the number of adjustment points (width: 7, length: 5).
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured in this way in detail as follows.
먼저, 사용자가 콘버젼스 보정을 설정하면 마이크로 컴퓨터(1)는 각 조정점에 대응하는 어드레스를 발생시킴과 아울러 각 조정점의 보정 데이타를 이이피롬(6)에서 읽어 출력하고 메모리(2)는 상기 마이크로 컴퓨터(1)에서 발생된 어드레스에 대응하는 지정 영역에 상기 이이피롬(6)에서 읽어 들인 보정 데이타를 저장하게 된다.First, when the user sets convergence correction, the microcomputer 1 generates an address corresponding to each adjustment point, reads and outputs correction data of each adjustment point from the ypyrom 6, and the memory 2 In the designated area corresponding to the address generated in the microcomputer 1, correction data read from the EPI rom 6 is stored.
여기서, 마이크로 컴퓨터(1)는 메모리(2)의 쓰기 동작시 그 메모리(2)의 저장 데이타가 콘버젼스 보정 제어부(4)에 출력하지 않도록 제어하게 된다.Here, the microcomputer 1 controls so that the stored data of the memory 2 is not output to the convergence correction control unit 4 during the write operation of the memory 2.
이때, 콘버젼스 조정 모드의 설정에 의해 시스템에 동기된 수직,수평 동기 신호(VP)(HP)가 입력되면 어드레스 발생부(3)는 메모리(2)에 저장된 콘버젼스 보정 데이타를 실시간으로 읽기 위한 수평,수직 어드레스를 상기 메모리(2)에 발생시키게 된다.At this time, when the vertical and horizontal synchronizing signals V P (H P ) synchronized with the system are input by the setting of the convergence adjustment mode, the address generator 3 returns the convergence correction data stored in the memory 2. The memory 2 generates horizontal and vertical addresses for reading in real time.
이에 따라, 조정 모드가 아닌 경우 실화상을 화면에 표시할 때 콘버젼스 보정 제어부(4)는 어드레스 발생부(3)에서 발생된 어드레스가 지정한 메모리(2)의 영역에서 출력된 데이타(MD)를 직렬로 읽어 들인 후 이 직렬 데이타(RH,GH,BH,RV,GV,BV)를 병렬로 변환하여 실시간에 따라 디지탈/아날로그 변환부(도면 미표시)에 출력하므로써 콘버젼스 보정용 요크 코일(도면 미표시)의 전류를 제어하여 콘버젼스를 보정하게 된다.Accordingly, when the actual image is displayed on the screen when not in the adjustment mode, the convergence correction control unit 4 outputs the data MD output from the area of the memory 2 designated by the address generated by the address generation unit 3. Reads in serial and converts the serial data (R H , G H , B H , R V , G V , B V ) in parallel and converts them to a digital / analog converter (not shown) in real time. The convergence is corrected by controlling the current of the yoke coil (not shown) for the correction.
한편, 조정 모드가 되면 패턴 발생부(5)는 시스템에 동기된 수직,수평 동기 신호(VP)(HP)에 따라 동기된 패턴 및 커서를 발생시킴에 의해 조정 모드에서 화면에 표시되는 테스트 패턴을 생성하여 비디오 처리부(7)에 출력하게 된다.On the other hand, when the adjustment mode is entered, the pattern generator 5 displays a test pattern displayed on the screen in the adjustment mode by generating a pattern and a cursor synchronized with the vertical and horizontal synchronization signals V P (H P ) synchronized with the system. The pattern is generated and output to the video processor 7.
여기에서, 패턴 발생부(5)에서 발생된 테스트 패턴 신호는 콘버젼스 조정이 용이하도록 Hatch 패턴, 도트/크로스(dot/cross) 패턴을 생성하는 신호이다.Here, the test pattern signal generated by the pattern generator 5 is a signal for generating a Hatch pattern and a dot / cross pattern to facilitate convergence adjustment.
이때, 패턴 발생부(5)에서 발생된 제3도와 같은 기준 패턴 신호를 입력되면 비디오 처리부(7)는 비디오 신호 처리를 수행한 후 기준 패턴 처리 신호를 조정 판별부(12)에 출력하고 조정점 윈도우(11)는 상기 패턴 발생부(5)의 패턴 기준 신호를 검출하면 상기 조정 판별부(12)에 윈도우 펄스를 출력하게 된다.In this case, when the reference pattern signal generated in the pattern generator 5 is input as shown in FIG. 3, the video processor 7 performs the video signal processing, and then outputs the reference pattern processing signal to the adjustment determination unit 12. When the window 11 detects the pattern reference signal of the pattern generator 5, the window 11 outputs a window pulse to the adjustment determination unit 12.
이에 따라, 조정점 윈도우(11)의 윈도우 펄스에 인에이블된 조정 판별부(12)는 기준 신호 출력부(121)가 기준 신호(f0-f18)중 상기 윈도우 펄스에 해당하는 기준 신호(Fref)를 출력하면 주파수 판별부(122)가 비디오 처리부(7)에서 출력된 비교 신호(FDET)와 비교하여 상기 기준 신호(Fref)보다 상기 비디오 처리부(7)에서 입력된 비교 신호(FDET)가 높으면 판별 신호(Gd)를 계수 보정부(13)에 출력하여 그 조정점의 계수 보정값을 고정시키므로써 그 조정점은 조정이 완료되었다는 것을 알리게 된다.Accordingly, the adjustment determination unit 12 enabled to the window pulse of the adjustment point window 11 is a reference signal output unit 121 is a reference signal (corresponding to the window pulse of the reference signals f 0 -f 18 ) When Fref is outputted, the frequency discriminator 122 compares the comparison signal F DET output from the video processor 7 to the comparison signal F DET input from the video processor 7 rather than the reference signal Fref. Is high, the discrimination signal Gd is outputted to the coefficient correcting unit 13 to fix the coefficient correction value of the adjustment point, thereby indicating that the adjustment point is completed.
그리고, 비교 신호(FDET)가 기준 신호(Fref)보다 상당히 낮으면 조정 판별부(12)는 선택 신호(S1)(S2)를 출력하여 계수 보정부(13)가 한 단계씩 보정 데이타를 변화시키도록 하고 비교 신호(FDET)가 기준 신호(Fref)와 비슷하면 미세하게 변화하도록 제어하게 된다.If the comparison signal F DET is considerably lower than the reference signal Fref, the adjustment determination unit 12 outputs the selection signals S1 and S2 so that the coefficient correction unit 13 changes the correction data by one step. If the comparison signal (F DET ) is similar to the reference signal (Fref), it is controlled to change minutely.
또한, 조정 판별부(12)는 전 프레임에서 조정한 주파수 값을 가지고 있는데, 이번 프레임에 입력된 비교 신호(FDET)가 전 프레임의 조정점 위치의 값보다 나쁘게 검출되면 반대의 방향으로 동작하게 하고 좋게 검출되면 정방향으로 계수 보정부(13)가 동작하도록 선택 신호(S1)(S2)를 출력하게 된다.In addition, the adjustment determination unit 12 has a frequency value adjusted in the previous frame. When the comparison signal F DET input in this frame is detected to be worse than the value of the adjustment point position of the previous frame, the adjustment determination unit 12 operates in the opposite direction. If the detection is successful, the selection signal S1 or S2 is output so that the coefficient correcting unit 13 operates in the forward direction.
이에 따라, 계수 보정부(13)는 조정 판별부(12)에서 판별 신호(Gd)가 입력되면 보정 연산기(132)가 계수 보정값을 고정시키게 되고 상기 조정 판별부(12)에서 선택 신호(S1)(S2)가 입력되면 조정 선택기(131)가 스텝 조정(rough) 또는 미세 조정을 선택함과 아울러 조정 방향의 증감(+/-)을 선택하게 된다.Accordingly, when the determination signal Gd is input from the adjustment determining unit 12, the coefficient correcting unit 13 fixes the coefficient correcting value by the correction calculator 132, and the selection signal S1 in the adjustment determining unit 12. When S2 is input, the adjustment selector 131 selects step adjustment (rough) or fine adjustment, and selects the increase / decrease (+/-) in the adjustment direction.
즉, 계수 보정부(13)는 제5도에서와 같이 기준 조정점으로부터 가로(x), 세로(y)의 보정값만큼 틀어졌을 때 조정 판별부(12)의 출력(S1)(S2)에 따라 조정 선택기(131)가 미세 조정 또는 스텝 조정을 선택하면 보정 연산기(132)가 콘버젼스 보정 제어부(4)에서 출력되는 원래의 계수값에 보정 계수를 가산하여 출력하므로써 틀어짐을 보정하게 된다.That is, the coefficient correcting unit 13 is outputted to the outputs S1 and S2 of the adjustment discriminating unit 12 when it is shifted by the horizontal (x) and vertical (y) correction values from the reference adjustment point as shown in FIG. Accordingly, when the adjustment selector 131 selects fine adjustment or step adjustment, the correction calculator 132 corrects the distortion by adding the correction coefficient to the original coefficient value output from the convergence correction control unit 4 and outputting it.
여기서, 보정 계수는 조정점의 수 예를 들면, 가로가 '7', 세로가 '5'일 때 35개로서 그 데이타 값은 고유의 실제 데이타이다.Here, the correction coefficients are 35 when the number of adjustment points is, for example, '7' in the width and '5' in the length, and the data values are inherent real data.
이때, 계수 보정부(13)가 보정된 계수를 출력하면 마이크로 컴퓨터(1)가 메모리(2)에 저장하고 이 저장된 데이타가 콘버젼스 보정 제어부(4)를 통해 디지탈/아날로그 변환부(8)에 출력되어 콘버젼스 보정용 코일(도면 미표시)의 전류를 제어하므로써 콘버젼스 보정을 수행하게 된다.At this time, when the coefficient correcting unit 13 outputs the corrected coefficient, the microcomputer 1 stores the memory 2 in the memory 2 and the stored data is converted into the digital / analog converting unit 8 through the convergence correction control unit 4. Is outputted to the controller to control the current of the convergence correction coil (not shown).
따라서, 상기와 같은 동작을 반복하여 모든 보정 계수에 대하여 조정 판별부(12)가 계수 보정부(13)에 판별 신호(Gd)를 출력하면 제4도와 같이 콘버젼스 보정이 완료되었음을 의미하며 이 보정이 완료되면 메모리(2)에 저장된 보정 데이타는 마이크로 컴퓨터(1)에 의해 이이피롬(6)에 저장되므로써 모든 콘버젼스 보정 동작을 종료하게 된다.Therefore, if the adjustment determination unit 12 outputs the determination signal Gd to the coefficient correction unit 13 for all the correction coefficients by repeating the above operation, it means that the convergence correction is completed as shown in FIG. When the correction is completed, the correction data stored in the memory 2 is stored in the EPIROM 6 by the microcomputer 1 to terminate all convergence correction operations.
상기에서 상세히 설명한 바와같이 본 발명은 콘버젼스를 조정할 때 각 조정점을 점검하여 틀어짐을 판별함에 따라 콘버젼스 보정 데이타를 고유의 보정 계수로 보정하므로써 콘버젼스 보정 시간을 단축시키고 동시에 사용자의 단순 작업의 반복을 제거하여 사용자에게 편리함을 제공하는 효과가 있다.As described in detail above, the present invention shortens the convergence correction time by correcting the convergence correction data with a unique correction coefficient as it checks each adjustment point when the convergence is adjusted and determines the misalignment. It has the effect of providing convenience to the user by eliminating the repetition of simple tasks.
본 발명은 대형 표시 장치의 핵심 기술로 프로젝션 티브이 및 대형 티브이 등에 응용할 수 있다.The present invention can be applied to a projection TV and a large TV as a core technology of a large display device.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178294A (en) * | 1984-09-25 | 1986-04-21 | Sony Corp | Correcting device for digital convergence |
| JPS63209388A (en) * | 1987-02-26 | 1988-08-30 | Matsushita Electric Ind Co Ltd | Convergence device |
| KR930021004A (en) * | 1992-03-17 | 1993-10-20 | 이헌조 | TV convergence correction device |
| JPH0622327A (en) * | 1992-07-06 | 1994-01-28 | Matsushita Electric Ind Co Ltd | Convergence device |
| KR940008403A (en) * | 1992-09-15 | 1994-04-29 | 이헌조 | Digital Convergence Compensator |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6178294A (en) * | 1984-09-25 | 1986-04-21 | Sony Corp | Correcting device for digital convergence |
| JPS63209388A (en) * | 1987-02-26 | 1988-08-30 | Matsushita Electric Ind Co Ltd | Convergence device |
| KR930021004A (en) * | 1992-03-17 | 1993-10-20 | 이헌조 | TV convergence correction device |
| JPH0622327A (en) * | 1992-07-06 | 1994-01-28 | Matsushita Electric Ind Co Ltd | Convergence device |
| KR940008512A (en) * | 1992-09-02 | 1994-04-29 | 김주용 | Digital Convergence Device Using Difference Between Convergence Data |
| KR940008403A (en) * | 1992-09-15 | 1994-04-29 | 이헌조 | Digital Convergence Compensator |
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