KR100282927B1 - Metal interconnection layer having barrier metal layer and fabricating method therefor - Google Patents
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Abstract
층간 절연막과 구리 배선 사이에서 발생되는 분자들의 상호확산이나 화학 반응을 충분히 억제하면서도 구리 배선의 저저항값을 충분히 유지할 수 있게 하는 장벽금속막을 구비한 금속 배선 및 그 제조방법에 관해 기재하고 있다. 본 발명에 의해 형성된 장벽금속막은 탄탈륨 질화막(TaN)으로서, 원자층 단위로 두께 제어가 가능한 원자층 박막 증착(Atomic Layer Deposition)법을 이용하여 형성된다.A metal wiring having a barrier metal film capable of sufficiently maintaining a low resistance value of a copper wiring while sufficiently suppressing interdiffusion or chemical reaction of molecules generated between the interlayer insulating film and the copper wiring, and a method of manufacturing the same. The barrier metal film formed by the present invention is a tantalum nitride film (TaN), which is formed using atomic layer deposition (Atomic Layer Deposition) method which can control the thickness in atomic layer units.
Description
본 발명은 반도체소자에 사용되는 장벽금속막을 구비한 금속 배선 및 그 제조방법에 관한 것으로, 특히 탄탈륨 질화막으로된 장벽금속막을 구비한 금속 배선 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring having a barrier metal film for use in a semiconductor device and a method of manufacturing the same, and more particularly to a metal wiring having a barrier metal film of tantalum nitride film and a method of manufacturing the same.
반도체 소자 제조에 있어서 금속 배선 재료로 가장 널리 사용되고 있는 알루미늄이나 알루미늄 합금은, 비용이 저렴하고 비교적 양호한 도전성을 가지며 실리콘이나 실리콘 산화물에 대한 접착성이 양호하다. 그러나, 반도체 소자의 집적도가 증가하여 칩의 크기가 감소되고 회로가 복잡해짐에따라 이와 같은 알루미늄 배선을 기본으로한 집적회로는 여러 가지 문제점을 발생하게 되었다. 예를 들면, 고온 열공정에서의 알루미늄의 변형이나, 일렉트로 마이그레이션(electro-migration) 또는 힐록(hillock) 등에 의해 금속 배선들간의 단선(open) 또는 합선(short)과 같은 문제점들이 그것이다.Aluminum and aluminum alloys, which are most widely used as metal wiring materials in the manufacture of semiconductor devices, are inexpensive, have relatively good conductivity, and have good adhesion to silicon or silicon oxide. However, as the degree of integration of semiconductor devices increases, chip size decreases, and circuit complexity increases, such integrated circuits based on aluminum wiring have various problems. For example, problems such as open or short circuits between metal wires due to deformation of aluminum in a high temperature thermal process, electro-migration or hillock, or the like are the problems.
따라서, 최근에는 비저항이 낮고 일렉트로 마이그레이션 특성을 개선할 수 있으며 저저항을 가지는 구리(Cu)를 금속 배선 재료로 이용하는 방법이 연구되고 있다. 그런데, 구리를 금속 배선 재료로 이용할 경우에는 하지막(under layer) 예컨대, 산소 성분을 함유하는 층간 절연막과 반응하여 구리가 쉽게 산화되고 구리 배선과 층간 절연막을 구성하는 분자들의 상호확산으로 인해 소자 특성이 저하되는 등의 문제점이 발생된다. 이를 방지하기 위해서는 구리 배선과 층간 절연막 사이에 장벽금속(barrier metal)막을 형성하여야 한다.Therefore, in recent years, a method of using copper (Cu) having a low resistivity, improving electromigration characteristics, and having a low resistance as a metal wiring material has been studied. However, when copper is used as the metal wiring material, the device characteristics are due to the inter-diffusion of molecules constituting the copper wiring and the interlayer insulating layer by easily oxidizing copper by reacting with an interlayer insulating layer containing an oxygen component. Problems such as deterioration occur. In order to prevent this, a barrier metal film must be formed between the copper wiring and the interlayer insulating film.
현재 장벽금속막으로 사용되는 대표적인 막으로는 티타늄 질화막(TiN)을 들수 있다. 이 티타늄 질화막은 화학기상증착(CVD)법이나 스퍼터(Sputter) 법을 이용하여 형성되며, 두 물질층 사이에서 분자들의 상호확산이나 화학 반응을 억제하기 위해 형성된다.Representative films currently used as barrier metal films include titanium nitride (TiN). This titanium nitride film is formed by chemical vapor deposition (CVD) or sputtering, and is formed to suppress the interdiffusion or chemical reaction of molecules between two material layers.
그런데, 구리 배선과 층간 절연막 사이에 티타늄 질화막을 형성하는 경우 언급된 바와 같은 장벽금속막으로서 역할 즉, 구리 배선과 층간 절연막 사이에서 분자들의 상호확산이나 화학반응을 억제할 수 있도록 하기 위해서는, 적어도 30nm 이상의 두께로 티타늄 질화막을 형성하여야 한다. 이처럼 티타늄 질화막을 30nm 이상의 두께로 형성하게 되면, 두께에 비례하여 티타늄 질화막의 저항값이 증가되고 이로인해 배선 전체의 저항값이 높아져 저저항을 가지는 구리 배선의 장점을 잃게 된다.However, when forming a titanium nitride film between the copper wiring and the interlayer insulating film, as a barrier metal film as mentioned above, that is, in order to be able to suppress the interdiffusion or chemical reaction of molecules between the copper wiring and the interlayer insulating film, at least 30 nm A titanium nitride film should be formed with the above thickness. As such, when the titanium nitride film is formed to a thickness of 30 nm or more, the resistance value of the titanium nitride film is increased in proportion to the thickness, thereby increasing the resistance value of the entire wiring, thereby losing the advantages of the copper wiring having low resistance.
이와 같은 문제점을 해결하기 위해 얇은 두께로도 장벽금속막으로서의 역할을 할 수 있으며 비저항이 낮은 것으로 알려진 탄탈륨 질화물의 적용이 고려되고 있다. 그런데, 종래의 장벽금속막 제조방법으로 알려진 스퍼터법을 이용하면 탄탈륨 질화막을 얇은 두께로 형성하는데에 한계가 있다. 특히, 고집적소자 예컨대 어스펙트비가 큰 콘택홀 상에 탄탈륨 질화막을 얇게 형성하는 경우에는, 국부적으로 탄탈륨 질화막이 증착되지 않거나 너무 얇은 두께로 증착되는 등 단차도포성(step coverage)이 불량하여 장벽금속막으로서의 역할을 할 수 없게될 우려가 있다. 따라서, 단차도포성이 양호한 것으로 알려진 화학기상증착법이 시도되고 있으나, 소오스로 사용될 유기금속재료를 얻는데 어려움이 있다.In order to solve such a problem, the application of tantalum nitride, which is known to have a low specific resistance and may serve as a barrier metal film even at a thin thickness, is considered. However, when the sputtering method known as a conventional barrier metal film production method is used, there is a limit in forming a tantalum nitride film in a thin thickness. In particular, in the case where a thin tantalum nitride film is formed on a contact hole having a high aspect ratio, such as a high aspect ratio, the barrier metal film is poor due to poor step coverage such as local deposition of the tantalum nitride film or deposition of too thin a thickness. There is a risk of not being able to act as. Therefore, although chemical vapor deposition is known to have good step coverage, it is difficult to obtain an organometallic material to be used as a source.
따라서, 본 발명이 이루고자 하는 기술적 과제는 층간 절연막과 구리 배선 사이에서 발생되는 분자들의 상호확산이나 화학 반응을 충분히 억제하면서도 구리배선의 저저항값을 유지할 수 있도록 얇게 형성된 장벽금속막을 구비한 금속 배선을 제공하는 것이다.Accordingly, the technical problem to be achieved by the present invention is to provide a metal wiring having a thinly formed barrier metal film to sufficiently maintain the low resistance value of the copper wiring while sufficiently suppressing the interdiffusion or chemical reaction of the molecules generated between the interlayer insulating film and the copper wiring. To provide.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 금속 배선를 제조하는데 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for manufacturing the metal wiring.
도 1은 본 발명에 의한 탄탈륨 질화막으로된 장벽금속막을 구비한 금속배선의 일 예를 보여주는 단면도이다.1 is a cross-sectional view showing an example of a metal wiring having a barrier metal film made of a tantalum nitride film according to the present invention.
도 2a 내지 도 2d는 도 1에 도시된 장벽금속막 제조방법의 일 예를 설명하기 위해 도시한 도면들이다.2A to 2D are diagrams for explaining an example of the method for manufacturing the barrier metal film shown in FIG. 1.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 금속 배선 제조방법을 공정 순서대로 설명하기 위해 도시한 단면도들이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a metal wiring according to a preferred embodiment of the present invention in order of process.
＜도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판, 20 : 층간 절연막10: semiconductor substrate, 20: interlayer insulating film
30 : 장벽금속막, 35 : 도전층30: barrier metal film, 35: conductive layer
40 : 금속배선, h : 개구부40: metal wiring, h: opening
상기 과제를 달성하기 위하여 본 발명에 의한 금속 배선은, 원자층 박막 증착(Atomic Layer Deposition)법을 이용하여 형성된 장벽금속(Barrier Metal)막을 구비하며, 상기 장벽금속막은 탄탈륨 질화물(TaN)로 형성된다.In order to achieve the above object, the metal wire according to the present invention includes a barrier metal film formed by using an atomic layer deposition method, and the barrier metal film is formed of tantalum nitride (TaN). .
상기 장벽금속막 하부에는, 그 내부에 상기 반도체 기판과 접촉되는 개구부가 형성되고, 그 유전율이 4.1 이하인 절연물질로 형성된 층간 절연막이 형성될 수 있다. 그리고, 상기 장벽금속막 상부에는, 상기 개구부를 통해 상기 반도체 기판과 전기적으로 연결되고, 구리를 함유하는 도전물로 형성된 금속 배선이 형성될 수 있다.An opening in contact with the semiconductor substrate may be formed below the barrier metal layer, and an interlayer insulating layer formed of an insulating material having a dielectric constant of 4.1 or less may be formed. In addition, a metal wire may be formed on the barrier metal layer, the metal wire being electrically connected to the semiconductor substrate through the opening and formed of a conductive material containing copper.
상기 다른 과제를 달성하기 위하여 본 발명에 의한 금속 배선 제조방법은 탄탈륨 질화물(TaN)로된 장벽금속막을 제조하는 방법을 포함한다. 그리고, 상기 장벽금속막, (a) 반도체 기판이 투입된 챔버 내에 탄탈륨 유기 금속 화합물을 주입하여 상기 반도체 기판의 일 표면에 탄탈륨 유기 금속층을 한 원자층 흡착시키고, (b) 상기 챔버 내에 퍼지(purge) 가스를 주입하여 상기 기판에 흡착된 탄탈륨 유기 금속 화합물을 제외한 과잉의 탄탈륨 유기 금속 화합물들을 제거한 다음, (c) 상기 챔버 내에 질소를 함유하는 반응물을 주입하고, 이를 흡착된 상기 탄탈륨 유기 금속층 한 원자층과 화학 반응시켜, 한 원자층의 탄탈륨 질화막을 형성하고, (d) 상기 챔버 내에 퍼지 가스를 주입하여 상기 탄탈륨 유기 금속층과 화학 반응된 질소함유 반응물을 제외한 과잉의 반응물과, 상기 화학 반응 후 발생된 잔여 물질들을 제거하는 과정을 거쳐 제조된다.In order to achieve the above another problem, the metal wire manufacturing method according to the present invention includes a method of manufacturing a barrier metal film made of tantalum nitride (TaN). And injecting a tantalum organometallic compound into the chamber into which the barrier metal film and (a) the semiconductor substrate are put, adsorb one atomic layer of tantalum organometallic on one surface of the semiconductor substrate, and (b) purge the chamber. Injecting a gas to remove excess tantalum organometallic compounds except for the tantalum organometallic compound adsorbed on the substrate, and then (c) injecting a reactant containing nitrogen into the chamber and adsorbing the tantalum organometallic layer one atomic layer And chemical reaction with each other to form a tantalum nitride film of one atomic layer, and (d) an excess of the reactants except the nitrogen-containing reactants chemically reacted with the tantalum organometallic layer by injecting a purge gas into the chamber. It is prepared by the process of removing residual substances.
상기 (a) 내지 (d) 단계들은 수∼수십회 반복적으로 수행될 수 있으며, 그 결과 상기 탄탈륨 질화막은 소정 두께 예를 들면, 20nm 이하의 두께로 형성될 수 있다. 그리고, 상기 (a) 내지 (d) 단계들은 300℃∼700℃ 온도하에서 수행하는 것이 바람직하다.Steps (a) to (d) may be performed repeatedly several to several tens of times, and as a result, the tantalum nitride film may be formed to a predetermined thickness, for example, 20 nm or less. In addition, the steps (a) to (d) are preferably performed at a temperature of 300 ° C to 700 ° C.
본 발명에 의하면, 탄탈륨 질화막(TaN)으로된 장벽금속막을 20nm 이하의 두께로 얇게 형성할 수 있으므로, 구리 배선의 저저항값을 충분히 유지할 수 있다.According to the present invention, since the barrier metal film made of tantalum nitride film (TaN) can be formed thin with a thickness of 20 nm or less, the low resistance value of the copper wiring can be sufficiently maintained.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various forms, and only the embodiments of the present invention may be completed by the present invention to those skilled in the art. It is provided to fully inform the category. In the embodiments disclosed below, when either film is referred to as being on another film or substrate, it is noted that it may be directly over the other film or substrate and an interlayer film may be present.
먼저, 본 발명의 바람직한 실시예에 따르면, 반도체 소자의 장벽금속막으로서 탄탈륨 질화막을 이용하며, 상기 탄탈륨 질화막은 원자층 박막 증착(Atomic Layer Deposition)법으로 형성된다.First, according to a preferred embodiment of the present invention, a tantalum nitride film is used as a barrier metal film of a semiconductor device, and the tantalum nitride film is formed by atomic layer deposition.
도 1은 본 발명에 의한 탄탈륨 질화막으로된 장벽금속막을 구비한 금속배선 의 일 예를 보여주는 단면도로서, 다마신(damascene) 방식에 의해 형성된 구리 배선의 경우가 예로써 기술된다. 도 1에 있어서 참조부호 '10'은 반도체 기판을, '20'은 층간 절연막을, '30'은 탄탈륨 질화막으로 구성된 장벽금속막을, '40'은 금속배선을, 'h'는 개구부를 각각 나타낸다.1 is a metal wiring with a barrier metal film made of a tantalum nitride film according to the present invention As a cross-sectional view showing an example of, a case of copper wiring formed by the damascene method is described as an example. In FIG. 1, reference numeral '10' denotes a semiconductor substrate, '20' denotes an interlayer insulating film, '30' denotes a barrier metal film composed of a tantalum nitride film, '40' denotes a metal wiring, and 'h' denotes an opening, respectively. .
도 1을 참조하면, 반도체 기판(10), 예컨대 실리콘 기판의 일 표면에 층간 절연막(20)이 형성되어 있다. 상기 층간 절연막(20)은 그 내부에, 상기 반도체 기판(10)의 일 표면을 부분적으로 노출시키는 개구부(h)를 구비한다. 상기 층간 절연막(20)의 표면 특히, 상기 개구부(h)의 내벽에는 소정 두께 예컨데, 20nm 이하의 두께를 가지는 장벽금속막(30) 예컨대, 탄탈륨 질화막이 형성되어 있다. 그리고, 상기 장벽금속막(30) 상에는 금속 배선(40) 예컨대, 구리 배선이 형성되어 있다.Referring to FIG. 1, an interlayer insulating film 20 is formed on one surface of a semiconductor substrate 10, for example, a silicon substrate. The interlayer insulating film 20 has an opening h formed therein to partially expose one surface of the semiconductor substrate 10. On the surface of the interlayer insulating film 20, particularly on the inner wall of the opening h, a barrier metal film 30 having a thickness of 20 nm or less, for example, a tantalum nitride film, is formed. On the barrier metal film 30, a metal wiring 40, for example, a copper wiring, is formed.
상기 층간 절연막(20)은 금속 배선 간에 발생될 수 있는 크로스-토크(cross-talk)를 방지할 수 있도록 그 유전율이 4.1 보다 작은 절연물질로 형성된 것이 바람직하다. 더욱 바람직하기로는 상기 층간 절연막(20)은, SiO, SiOF, HSG, 아몰포스 카본, 유기 SOG, FSG 중 선택된 어느 하나로 형성된다.The interlayer insulating film 20 is preferably formed of an insulating material having a dielectric constant of less than 4.1 so as to prevent cross-talk that may occur between metal wires. More preferably, the interlayer insulating film 20 is formed of any one selected from SiO, SiOF, HSG, amorphous carbon, organic SOG, and FSG.
상기 장벽금속막(30)은 언급된 바와 같이 20nm 이하, 더욱 바람직하기로는 약 10nm 정도의 두께를 가지도록 원자층 박막 증착법으로 형성된 것이다. 그리고, 상기 장벽금속막(30)이 탄탈륨 질화막(TaN)으로 형성된 경우, 결정상태를 측정하는 엑스(X)선 회절에서 상기 탄탈륨 질화막(TaN)은 (110) 방향의 결정성을 가진다.As mentioned above, the barrier metal film 30 is formed by atomic layer thin film deposition to have a thickness of about 20 nm or less, more preferably about 10 nm. When the barrier metal film 30 is formed of a tantalum nitride film TaN, the tantalum nitride film TaN has crystallinity in the (110) direction in X (X) ray diffraction to measure a crystal state.
그리고, 상기 구리 배선(40)은 개구부(h)의 매립과 배선층이 동시에 형성되는 다마신(Damascene) 공정으로 형성된 것이 바람직하다.The copper wiring 40 is preferably formed by a damascene process in which the opening h and the wiring layer are simultaneously formed.
도 2a 내지 도 2d는 도 1에 도시된 장벽금속막 제조방법의 일 예를 설명하기 위해 도시한 도면들로서, 탄탈륨 질화물을 장벽금속막 재료로 사용하는 경우가 예로써 기술된다.2A to 2D are diagrams for explaining an example of the method for manufacturing the barrier metal film shown in FIG. 1, and a case where tantalum nitride is used as the barrier metal film material is described as an example.
도 2a를 참조하면, 먼저, 공정이 진행될 챔버에 반도체 기판(10), 예컨대 실리콘 기판을 투입한 다음, 투입된 상기 반도체 기판(10)의 온도를 300℃∼700℃의 온도로 유지한다. 여기서, 상기 반도체 기판(10)은 그 일 표면에 트랜지스터와 같은 개별소자(dicrete device)가 완성되고 그 위에 도 1에 도시된 바와 같은 층간 절연막(20)이 형성된 기판이거나 혹은, 상기 층간 절연막(20) 아래에 다른 금속 배선이 미리 형성된 기판일 수 있다.Referring to FIG. 2A, first, a semiconductor substrate 10, for example, a silicon substrate is introduced into a chamber in which a process is to be performed, and then the temperature of the injected semiconductor substrate 10 is maintained at a temperature of 300 ° C. to 700 ° C. FIG. Here, the semiconductor substrate 10 may be a substrate on which one surface of an individual device such as a transistor is completed and an interlayer insulating film 20 as shown in FIG. 1 is formed thereon, or the interlayer insulating film 20 Another metal wiring may be a substrate formed below.
이어서, 반도체 기판(10)이 투입된 챔버에 제1 주입물 예컨대, 탄탈륨 유기 금속 화합물(A)을 수송가스(B) 예컨대, 질소(N2) 가스와 함께 주입하여 상기 반도체 기판(10)과 반응시킨다. 여기서, 상기 탄탈륨 유기 금속 화합물(A)로는, Ta(OCH3)5, Ta(OC2H5)5, Ta(OC3H7)5, Ta[OCH(CH3)2]5, Ta(OC4H9)5, Ta[OCH2CH(CH3)2]5, Ta[OCH(CH3)C2H5]5, 및 Ta[OC(CH3)3]5중 선택된 어느 하나를 사용하는 것이 바람직하다.Subsequently, the first implant, for example, tantalum organometallic compound (A), is injected together with the transport gas (B), for example, nitrogen (N 2 ) gas, into the chamber into which the semiconductor substrate 10 is inserted, and reacts with the semiconductor substrate 10. Let's do it. Here, as the tantalum organometallic compound (A), Ta (OCH 3 ) 5 , Ta (OC 2 H 5 ) 5 , Ta (OC 3 H 7 ) 5 , Ta [OCH (CH 3 ) 2 ] 5 , Ta ( OC 4 H 9 ) 5 , Ta [OCH 2 CH (CH 3 ) 2 ] 5 , Ta [OCH (CH 3 ) C 2 H 5 ] 5 , and Ta [OC (CH 3 ) 3 ] 5 It is preferable to use.
도 2b를 참조하면, 주입된 상기 탄탈륨 유기 금속 화합물(A)은 상기 반도체 기판(10)과 반응하고, 상기 반도체 기판(10)의 일 표면에는 탄탈륨 유기 금속층 한 원자층이 흡착된다.Referring to FIG. 2B, the injected tantalum organometallic compound (A) reacts with the semiconductor substrate 10, and one atomic layer of tantalum organometallic layer is adsorbed onto one surface of the semiconductor substrate 10.
계속해서, 상기 챔버 내에 퍼지(purge) 가스(C) 예컨대, 질소(N2) 가스를 주입하여 상기 반도체 기판(10)에 흡착된 상기 탄탈륨 유기 금속 화합물(A)을 제외한 과잉의 탄탈륨 유기 금속 화합물(A)들을 제거한다. 즉, 상기 퍼지 가스(C)에 의해, 탄탈륨 유기 금속층 한 원자층을 구성하는 탄탈륨 유기 금속 화합물(A)을 제외한 탄탈륨 유기 금속 화합물의 잔류 물질과 상기 반도체 기판(10) 위에 두 층 이상으로 존재하는 잔류 물질들이 제거된다.Subsequently, an excess of tantalum organometallic compound except for the tantalum organometallic compound (A) adsorbed to the semiconductor substrate 10 by injecting a purge gas C, for example, nitrogen (N 2 ) gas, into the chamber. Remove (A). That is, by the purge gas (C), two or more layers present on the semiconductor substrate 10 and the residual material of the tantalum organometallic compound except for the tantalum organometallic compound (A) constituting one atomic layer of the tantalum organometallic layer are present. Residual materials are removed.
도 2c를 참조하면, 탄탈륨 유기 금속층 한 원자층이 형성된 상태에서 상기 챔버 내로 반응 물질 예컨대, 질소를 함유하는 반응물(D)을 주입하고, 이를 흡착된 상기 탄탈륨 유기 금속층 한 원자층과 반응시킨다.Referring to FIG. 2C, a reactant (D) containing a reactant, such as nitrogen, is injected into the chamber while one atomic layer of tantalum organometallic layer is formed and reacted with one atomic layer of the tantalum organometallic layer adsorbed.
여기서, 상기 질소를 함유한 반응물(D)로는 암모니아(NH3) 및 히드라진(N2H)과 같은 가스류가 사용될 수 있다. 그리고, 액체상태나 고체상태의 반응물을 사용하는 경우에는 도 2c에 도시된 바와같이, 수송가스(B) 예컨대, 질소(N2) 가스와 함께 주입한다.Here, as the reactant (D) containing nitrogen, gas streams such as ammonia (NH 3 ) and hydrazine (N 2 H) may be used. In the case of using a liquid state or a solid state reactant, it is injected together with a transport gas (B), for example, nitrogen (N 2 ) gas, as shown in FIG. 2C.
도 2d를 참조하면, 주입된 상기 질소 함유 반응물(D)은, 반도체 기판(10) 상에 형성된 상기 탄탈륨 유기 금속층 한 원자층과 화학 반응하여 한 원자층의 탄탈륨 질화막(TaN)을 형성한다. 본 실시예에 따른 탄탈륨 질화막(TaN) 형성을 위한 화학반응은 다음의 화학식 1과 같다.Referring to FIG. 2D, the injected nitrogen-containing reactant D chemically reacts with one atomic layer of the tantalum organometallic layer formed on the semiconductor substrate 10 to form a tantalum nitride film TaN of one atomic layer. Chemical reaction for forming a tantalum nitride film (TaN) according to the present embodiment is represented by the following formula (1).
그리고, 상기 탄탈륨 질화막(TaN) 생성 후, 반응 부산물인 n(OR)Hm은 배기구를 통해 배기된다. 여기서, 상기 탄탈륨 질화막(TaN)은, 결정상태를 측정하는 엑스(X)선 회절에서 (110) 방향의 결정성을 가지도록 형성된다.After the tantalum nitride film TaN is formed, the reaction byproduct n (OR) Hm is exhausted through the exhaust port. Here, the tantalum nitride film TaN is formed to have crystallinity in the (110) direction in X (X) ray diffraction for measuring a crystal state.
계속해서, 한 원자층의 탄탈륨 질화막(TaN)이 형성된 상기 챔버 내에 퍼지 가스(C)를 다시 주입하여, 상기 탄탈륨 유기 금속층과 화학 반응된 질소함유 반응물(D)을 제외한 미반응 질소함유 반응물(D)과 잔여 반응 부산물(n(OR)Hm)들을 제거한다.Subsequently, a purge gas C is injected again into the chamber in which the tantalum nitride film TaN of one atomic layer is formed, and the unreacted nitrogen-containing reactant except for the nitrogen-containing reactant D chemically reacted with the tantalum organometallic layer D. ) And residual reaction byproducts (n (OR) Hm).
이후에, 상기한 바와 같은 원자층 단위의 탄탈륨 질화막(TaN) 형성 과정 즉, 탄탈륨 유기 금속 화합물(A)을 주입하여 반도체 기판(10)과 반응시키는 제1 단계와, 퍼지 가스(C)를 주입하는 제2 단계, 질소함유 반응물(D)을 주입하여 상기 탄탈륨 유기 금속 화합물(A)과 반응시키는 제3 단계 및 다시 퍼지 가스(C)를 주입하는 제4 단계들을 수∼수십회 반복적으로 수행하여, 상기 탄탈륨 질화막(TaN)이 원하는 소정 두께를 가지도록 한다. 즉, 상기 제1 내지 제4 단계들의 반복횟수를 제어함으로써, 형성되는 탄탈륨 질화막(TaN)의 두께를 조절한다.Subsequently, a first step of forming the tantalum nitride film TaN in atomic layer units as described above, that is, injecting a tantalum organometallic compound A and reacting with the semiconductor substrate 10, and injecting a purge gas C The second step, the third step of injecting the nitrogen-containing reactant (D) to react with the tantalum organometallic compound (A) and the fourth step of injecting the purge gas (C) again and repeatedly The tantalum nitride film TaN has a desired thickness. That is, by controlling the number of repetitions of the first to fourth steps, the thickness of the tantalum nitride film TaN is formed.
상기와 같이 본 발명에 의해 형성된 탄탈륨 질화막(TaN)은 원자층 단위로 두께가 제어된다. 따라서, 10nm 정도의 박막이 반도체 기판 전체에 걸쳐 균일하게 형성될 수 있다.As described above, the tantalum nitride film TaN formed by the present invention has a thickness controlled in atomic layer units. Therefore, a thin film of about 10 nm can be formed uniformly over the entire semiconductor substrate.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 금속 배선 제조방법을 공정 순서대로 설명하기 위해 도시한 단면도들이다.3A to 3C are cross-sectional views illustrating a method of manufacturing a metal wiring according to a preferred embodiment of the present invention in order of process.
도 3a를 참조하면 먼저, 반도체 기판(10)의 일 표면에, 층간 절연막(20)을 형성하고 상기 층간 절연막(20)을 관통하는 개구부(h)를 형성한다. 상기 개구부(h)는 그 내부에 배선층이 매립될 수 있도록, 상단은 넓고 하단은 좁은, 계단 형태로 형성하는 것이 바람직하다. 도 1에 도시된 형태의 개구부(h) 형성방법은 통상의 지식을 지닌 당업자에 의해 용이하게 구현될 수 있을 것이므로 상세한 설명은 생략한다.Referring to FIG. 3A, first, an interlayer insulating film 20 is formed on one surface of a semiconductor substrate 10, and an opening h penetrating the interlayer insulating film 20 is formed. The opening h may be formed in a staircase shape having a wide top and a narrow bottom, so that a wiring layer may be embedded therein. Since the method of forming the opening h of the type shown in FIG. 1 may be easily implemented by those skilled in the art, a detailed description thereof will be omitted.
여기서, 상기 층간 절연막(20) 형성 전, 상기 반도체 기판(10) 상에 트랜지스터와 같은 개별소자(dicrete device, 도시되지 않음)를 먼저 형성할 수 있으며, 상기 개구부(h)는 상기 개별소자의 활성영역(active region)을 노출시키는 콘택 홀에 해당된다. 그리고, 개별 소자들이 형성된 반도체 기판(10) 상에 배선으로 사용될 하부 도전층(도시되지 않음)을 형성한 후 상기 층간 절연막(20)을 형성할 수도 있는데, 이 경우 상기 개구부(h)는 상기 하부 도전층을 부분적으로 노출시키는 비아 홀(via hole)이 된다.Here, before forming the interlayer insulating film 20, a discrete device such as a transistor (not shown) may be formed first on the semiconductor substrate 10, and the opening h may be formed to activate the individual device. Corresponds to the contact hole exposing the active region. In addition, after forming a lower conductive layer (not shown) to be used as a wiring on the semiconductor substrate 10 on which the individual elements are formed, the interlayer insulating layer 20 may be formed. In this case, the opening h may be formed in the lower portion. It becomes a via hole that partially exposes the conductive layer.
또한, 상기 층간 절연막(20)은 그 유전율이 4.1 보다 작은 절연물질 예를 들면, SiO, SiOF, HSG, 아몰포스 카본, 유기 SOG, FSG 중 선택된 어느 하나로 형성할 수 있다.In addition, the interlayer insulating film 20 may be formed of any one selected from an insulating material having a dielectric constant of less than 4.1, for example, SiO, SiOF, HSG, amorphous carbon, organic SOG, or FSG.
도 3b를 참조하면, 층간 절연막(20)이 형성된 상기 결과물 전면에 장벽금속막(30)을 형성한다. 상기 장벽금속막(30)은, 이후에 형성될 금속 배선의 저항값을 크게 증가시키지 않을 정도의 두께 예를 들면, 20nm 이하의 두께로 형성한다. 더욱 바람직하기로는 상기 장벽금속막(30)은 10nm 내외의 두께로 형성한다.Referring to FIG. 3B, the barrier metal film 30 is formed on the entire surface of the resultant in which the interlayer insulating film 20 is formed. The barrier metal film 30 is formed to a thickness such that the resistance value of the metal wiring to be formed later is not significantly increased, for example, a thickness of 20 nm or less. More preferably, the barrier metal film 30 is formed to a thickness of about 10nm.
그리고, 상기 장벽금속막(30)은 탄탈륨 질화막으로 형성하되, 원자층 단위의 박막 형성이 가능한 원자층 박막 증착법으로 형성한다. 상기 장벽금속막(30)의 제조방법은 도 2a 내지 도 2d에 도시된 방법이 적용될 수 있다.The barrier metal film 30 is formed of a tantalum nitride film and formed of atomic layer units. It is formed by the atomic layer thin film deposition method which can form a thin film. The method of manufacturing the barrier metal film 30 may be applied to the method illustrated in FIGS. 2A to 2D.
다음, 장벽금속막(30)이 형성된 반도체 기판(10) 전면에, 예컨대 구리와 같은 도전물질을 증착하여 상기 개구부(h)를 매립하고 상기 층간 절연막(20) 위의 장벽금속막(30) 표면으로부터 소정두께를 가지는 도전층(35)을 형성한다.Next, a conductive material such as copper is deposited on the entire surface of the semiconductor substrate 10 on which the barrier metal film 30 is formed to fill the opening h, and the surface of the barrier metal film 30 on the interlayer insulating film 20. To form a conductive layer 35 having a predetermined thickness.
도 3c를 참조하면, 도전층(35)이 형성된 상기 결과물에 대한 평탄화공정을 수행하여 상기 개구부(h) 내부를 매립함과 동시에, 상기 반도체 기판(10)과 전기적으로 접속되는 형태의 금속 배선(40)을 형성한다.Referring to FIG. 3C, a metal wiring having a shape in which a conductive layer 35 is formed and a planarization process is performed to fill the inside of the opening h and be electrically connected to the semiconductor substrate 10. 40).
여기서, 상기 평탄화공정은 상기 절연층(20) 표면이 노출될때까지 상기 도전층(35) 및 장벽금속막(30)을 에치-백(etch back)하거나, 또는 화학-기계적 폴리슁(Chemical Mechanical Polishing)함에 의해 구현될 수 있다.Here, the planarization process may etch back the conductive layer 35 and the barrier metal layer 30 until the surface of the insulating layer 20 is exposed, or chemical mechanical polishing. Can be implemented.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 상기 실시예에서는 탄탈륨 질화막을 장벽금속막으로 사용하는 경우를 예로 들어 기술하였으나, 이외에 다른 고융점금속이 사용될 수도 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. For example, in the above embodiment, a case where a tantalum nitride film is used as the barrier metal film is described as an example, but other high melting point metals may be used. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따른 반도체 소자 제조방법에 의하면, 원자층 단위로 두께 제어가 가능한 원자층 박막 증착법을 이용하여 탄탈륨 질화막(TaN)으로된 장벽금속막을 형성한다. 즉, 탄탈륨 질화막(TaN)으로된 장벽금속막을 20nm 이하의 두께로 얇게 형성할 수 있으므로, 구리 배선의 저저항값을 충분히 유지할 수 있다. 뿐만 아니라, 층간 절연막과 구리 배선 사이에 20nm 이하의 장벽금속막이 균일한 두께로 형성되기 때문에, 층간 절연막과 구리 배선 사이에서 발생되는 분자들의 상호확산이나 화학 반응을 충분히 억제할 수 있다.As described above, according to the semiconductor device manufacturing method according to the present invention, a barrier metal film made of a tantalum nitride film (TaN) is formed by using an atomic layer thin film deposition method capable of controlling the thickness of each atomic layer. That is, since the barrier metal film made of tantalum nitride film (TaN) can be formed thin with a thickness of 20 nm or less, the low resistance value of the copper wiring can be sufficiently maintained. In addition, since the barrier metal film having a thickness of 20 nm or less is formed between the interlayer insulating film and the copper wiring, the interdiffusion or chemical reaction of molecules generated between the interlayer insulating film and the copper wiring can be sufficiently suppressed.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466309B1 (en) * | 2002-05-21 | 2005-01-13 | 삼성전자주식회사 | method and apparatus for forming a metal layer in a semiconductor device |
| KR100483719B1 (en) * | 2002-05-24 | 2005-04-15 | 주성엔지니어링(주) | TaN thin film forming method |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6391785B1 (en) | 1999-08-24 | 2002-05-21 | Interuniversitair Microelektronica Centrum (Imec) | Method for bottomless deposition of barrier layers in integrated circuit metallization schemes |
| US6727169B1 (en) | 1999-10-15 | 2004-04-27 | Asm International, N.V. | Method of making conformal lining layers for damascene metallization |
| KR100449782B1 (en) * | 2001-07-19 | 2004-09-22 | 삼성전자주식회사 | Method of depositing an atomic layer, and method of depositing a thin layer and a metal layer using the same |
| KR20030044140A (en) * | 2001-11-28 | 2003-06-09 | 주식회사 하이닉스반도체 | Method of forming a tantalum nitride layer and semiconductor device utilizing thereof |
| KR100453182B1 (en) * | 2001-12-28 | 2004-10-15 | 주식회사 하이닉스반도체 | Method of forming a metal line in semiconductor device |
| KR100722987B1 (en) * | 2004-10-18 | 2007-05-30 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
-
1999
- 1999-02-02 KR KR1019990003367A patent/KR100282927B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466309B1 (en) * | 2002-05-21 | 2005-01-13 | 삼성전자주식회사 | method and apparatus for forming a metal layer in a semiconductor device |
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