KR100273213B1

KR100273213B1 - Bias current generator

Info

Publication number: KR100273213B1
Application number: KR1019970018535A
Authority: KR
Inventors: 배종혁
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-05-13
Filing date: 1997-05-13
Publication date: 2000-12-15
Also published as: KR19980083287A

Abstract

본 발명은 바이어스 전류 생성기에 관한 것으로, 종래의 바이어스 전류 생성기는 바이어스 전류생성을 위해 쓰이는 저항의 값이 공정에 따라 ±50퍼센트(%)이상의 편차가 생기므로 트리밍(trimming)작업이 필요하고 또, 편차를 줄이기 위해 고정밀도의 공정을 사용함으로써 공정에 부담을 주어 칩(chip)의 단가를 올리는 문제점이 있었다. 따라서 본 발명은 상기와 같은 문제점을 감안하여 공정 변화에 민감한 저항을 사용하지 않고 트랜지스터의 리니어(linear)영역 온(ON)저항을 사용함으로써 독립적이고 안정된 전류를 생성하는 바이어스 전류 생성기를 얻는 효과가 있다.The present invention relates to a bias current generator, and the conventional bias current generator requires a trimming operation because the variation of the resistance used for generating the bias current is more than ± 50 percent (%) depending on the process. In order to reduce the deviation, the use of a high-precision process caused a burden on the process, thereby raising the cost of the chip. Accordingly, the present invention has the effect of obtaining a bias current generator that generates an independent and stable current by using a linear region ON resistance of a transistor without using a resistor sensitive to process change in view of the above problems. .

Description

Bias Current Generator {BIAS CURRENT GENERATOR}

본 발명은 바이어스 전류 생성기에 관한 것으로, 특히 공정 변화에 민감한 저항을 사용하지 않고 트랜지스터의 리니어(linear)영역 온(ON)저항을 사용하여 공정에 독립적인 전류를 얻을 수 있는 바이어스 전류 생성기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias current generator, and more particularly to a bias current generator that can obtain process independent currents using the linear region ON resistance of transistors without the use of resistors sensitive to process changes. .

도1은 종래의 바이어스 전류 생성기의 회로도로서, 이에 도시한 바와 같이 소오스는 전원전압(VCC)을 인가 받고 게이트와 드레인은 공통접속된 피모스 트랜지스터(PM1)와, 소오스는 전원전압(VCC)을 인가 받고 게이트는 상기 피모스 트랜지스터(PM1)의 게이트에 접속되고 드레인으로 바이어스 전류를 출력하는 피모스 트랜지스터(PM2)와, 비반전단자는 입력전압(VI)을 인가받고 반전단자는 노드1에 접속된 연산 증폭기(OP1)와, 드레인은 상기 피모스 트랜지스터(PM1)의 드레인에 접속되고 게이트는 상기 연산 증폭기(OP1)의 출력에 접속되며 소오스는 상기 노드1에 접속된 엔모스 트랜지스터(NM1)와, 상기 노드1과 접지사이에 연결된 저항(R1)으로 구성된 것으로, 이와 같이 구성된 종래의 바이어스 전류 생성기의 동작을 설명한다.1 is a circuit diagram of a conventional bias current generator. As shown in FIG. 1, a source is applied with a power supply voltage VCC, a gate and a drain are commonly connected, and a source is a supply voltage VCC. PMOS transistor (PM2) is applied and the gate is connected to the gate of the PMOS transistor (PM1) and outputs a bias current to the drain, the non-inverting terminal is applied the input voltage (VI) and the inverting terminal is connected to the node 1 The operational amplifier OP1, the drain is connected to the drain of the PMOS transistor PM1, the gate is connected to the output of the operational amplifier OP1, and the source is connected to the NMOS transistor NM1 connected to the node 1. The resistor R1 is connected between the node 1 and the ground, and the operation of the conventional bias current generator configured as described above will be described.

연산 증폭기(OP1)의 입력 양단은 가상 접지로서, 양단 전압의 차이는 0볼트(V)이다. 그러므로 저항(R1)에 걸리는 전압은 연산 증폭기(OP1)의 비반전 단자에 인가되는 입력 전압(VI)이 되어 저항(R1)에 흐르는 전류는 I=VI/R1가 된다. 그리고 모스 트랜지스터의 입력 임피던스는 무한대이므로 저항(R1)에 의해 생성된 전류는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)에도 동일하게 흐르게 되고, 이 전류값이 미러링(mirroring)에 의해 피모스 트랜지스터(PM2)에 흐르게 된다.Opposite ends of the operational amplifier OP1 are virtual grounds, and the difference in voltage across the op amp is 0 volts (V). Therefore, the voltage across the resistor R1 becomes the input voltage VI applied to the non-inverting terminal of the operational amplifier OP1, and the current flowing through the resistor R1 becomes I = VI / R1. Since the input impedance of the MOS transistor is infinite, the current generated by the resistor R1 flows in the same way to the PMOS transistor PM1 and the NMOS transistor NM1, and this current value is mirrored. It flows through the transistor PM2.

그러나 이상에서 설명한 종래의 바이어스 전류 생성기는, 바이어스 전류생성에 쓰이는 저항의 값이 공정에 따라 ±50퍼센트(%)이상의 편차가 생기므로 트리밍(trimming)작업이 필요하고, 편차를 줄이기 위해 고정밀도의 공정을 사용함으로써 공정에 부담을 주며 이로 인해 칩(chip)의 단가를 올리는 문제점이 있었다.However, in the conventional bias current generator described above, since the value of the resistor used to generate the bias current varies more than ± 50 percent (%) depending on the process, a trimming operation is required, and a high precision to reduce the variation is required. By using the process, the burden is placed on the process, which causes a problem of raising the cost of the chip.

따라서 본 발명은 상기와 같은 문제점을 감안하여 공정 변화에 민감한 저항을 사용하지 않고 트랜지스터의 리니어(linear)영역 온(ON)저항을 사용함으로써 독립적이고 안정된 전류를 생성하는 바이어스 전류 생성기를 얻는데 그 목적이 있다.In view of the above problems, the present invention provides a bias current generator that generates an independent and stable current by using a linear region ON resistance of a transistor without using a resistor sensitive to process changes. have.

도1은 종래의 바이어스 전류 생성기의 회로도.1 is a circuit diagram of a conventional bias current generator.

도2는 본 발명 바이어스 전류 생성기의 회로도.2 is a circuit diagram of a bias current generator of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

NM1, NM2 : 엔모스 트랜지스터 PM1, PM2 : 피모스 트랜지스터NM1, NM2: NMOS transistor PM1, PM2: PMOS transistor

OP1 : 연산 증폭기OP1: op amp

이와 같은 목적을 달성하기위한 본 발명의 구성인 도2는 본 발명 바이어스 전류 생성기의 회로도로서, 이에 도시한 바와 같이 소오스는 전원전압(VCC)을 인가 받고 게이트와 드레인은 공통접속된 피모스 트랜지스터(PM1)와, 소오스는 전원전압(VCC)을 인가 받고 게이트는 상기 피모스 트랜지스터(PM1)의 게이트에 접속되고 드레인으로 바이어스 전류(IO)를 출력하는 피모스 트랜지스터(PM2)와, 비반전단자는 입력전압(VI)을 인가받고 반전단자는 노드1에 접속된 연산 증폭기(OP1)와, 드레인은 상기 피모스 트랜지스터(PM1)의 드레인측 접속점에 공통접속되고 게이트는 상기 연산 증폭기(OP1)의 출력단에 접속되고 소오스는 상기 노드1에 접속된 엔모스 트랜지스터(NM1)와, 드레인은 상기 노드1에 접속되고 게이트는 상기 피모스 트랜지스터(PM1)의 드레인측접속점에 공통접속되고 소오스는 접지된 엔모스 트랜지스터(NM2)로 구성한다.2 is a circuit diagram of a bias current generator of the present invention. As shown in FIG. 2, a source is applied with a power supply voltage VCC and a gate and a drain are commonly connected. PM1), a PMOS transistor PM2 for supplying a bias voltage IO to the drain of the source, the source is connected to the gate of the PMOS transistor PM1, and the source is connected to the gate of the PMOS transistor PM1, and the non-inverting terminal The input terminal VI is applied and the inverting terminal is connected to the operational amplifier OP1 connected to the node 1, the drain is commonly connected to the drain side connection point of the PMOS transistor PM1, and the gate is the output terminal of the operational amplifier OP1. NMOS transistor NM1 connected to the node 1, a source connected to the node 1, a drain connected to the node 1, and a gate connected to a drain side connection point of the PMOS transistor PM1. Connection and a source is composed of a grounded NMOS transistor (NM2).

이하, 상기와 같이 구성된 본 발명의 바이어스 전류 생성기의 작용을 상세히 설명한다.Hereinafter, the operation of the bias current generator of the present invention configured as described above will be described in detail.

엔모스 트랜지스터(NM2)를 피모스 트랜지스터(PM1)의 드레인을 접속점에 출력되는 높은 전압의 바이어스 상태로 동작시킴으로써 그 엔모스 트랜지스터(NM2)는 리니어(linear) 영역에서 동작하게 되고, 이때의 등가 저항값은 Ron=1/k(Vgs-Vt)(여기서 k= 볼쯔만 상수, Vgs=엔모스 트랜지스터(NM2)의 게이트와 소오스사이의 전압, Vt=엔모스 트랜지스터(NM2)의 문턱전압)로서 큰 저항값을 얻을수 있다. 그리고 연산 증폭기(OP1)의 입력 양단은 가상 접지로서 양단 전압의 차이는 0볼트(V)이다. 따라서 상기 엔모스 트랜지스터(NM2)의 리니어 영역 온(ON)저항(Ron)에 걸리는 전압은 입력전압(VI)이 되어, 엔모스 트랜지스터(NM2)에 흐르는 전류는 I=VI/Ron가 된다. 또한 모스 트랜지스터의 입력 임피던스는 무한대이므로 상기 엔모스 트랜지스터(NM2)의 리니어 영역 온(ON)저항(Ron)에 의해 생성된 전류는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)에도 동일하게 흐르게 되고 이 전류값이 미러링(mirroring)에 의해 피모스 트랜지스터(PM2)를 통해 바이어스 전류(IO)로 출력되게 된다.The NMOS transistor NM2 operates in a linear region by operating the NMOS transistor NM2 in the bias state of the high voltage outputted to the connection point of the drain of the PMOS transistor PM1. The value is large as Ron = 1 / k (Vgs-Vt) (where k = Boltzmann constant, Vgs = voltage between gate and source of NMOS transistor NM2, Vt = threshold voltage of NMOS transistor NM2). The resistance value can be obtained. In addition, both ends of the input of the operational amplifier OP1 are virtual grounds, and the difference in voltage between both ends is 0 volts (V). Therefore, the voltage applied to the linear region ON resistance Ron of the NMOS transistor NM2 becomes the input voltage VI, and the current flowing through the NMOS transistor NM2 becomes I = VI / Ron. In addition, since the input impedance of the MOS transistor is infinite, the current generated by the linear region ON resistance of the NMOS transistor NM2 flows equally to the PMOS transistor PM1 and the NMOS transistor NM1. The current value is output to the bias current IO through the PMOS transistor PM2 by mirroring.

이상에서 상세히 설명한 바와 같이 본 발명은 모스 트랜지스터의 리니어(linear) 영역 온(ON) 저항을 사용함으로써 높은 저항 편차에 의해 생길수 있는 칩의 전류원 변화를 막을수 있으며, 따라서 맬-펑션(mal-function)이나 트리밍(trimming)의 작업을 하지 않아도 되고, 또한 일반 저항을 사용했을 때 보다 칩(chip) 사이즈의 감소를 가져오는 효과가 있다.As described in detail above, the present invention can prevent the change of the current source of the chip caused by the high resistance variation by using the linear region ON resistance of the MOS transistor. Thus, the mal-function or There is no trimming operation, and the chip size is reduced compared to using a general resistor.

Claims

The operational amplifier OP1 receives the input voltage VI from the non-inverting terminal, the output voltage of the operational amplifier OP1 is applied to the gate, and the source is connected to the inverting terminal of the operational amplifier OP1. A MOS transistor NM1, a PMOS transistor PM1 having a source voltage applied to a source, and whose gate and drain are commonly connected to the drain of the NMOS transistor NM1, and a current mirror together with the PMOS transistor PM1 Is connected to the PMOS transistor PM2 for outputting a bias current and the drain side connection point of the PMOS transistor PM1, and the drain and the source are connected to the source side connection point and the ground of the NMOS transistor NM1. A bias current generator comprising: an NMOS transistor (NM2) connected to each other.