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KR100275906B1 - 테이프 캐리어 패키지 반도체장치와 이를 이용한 액정패널 표시장치 및 그의 단선 시험방법 - Google Patents

테이프 캐리어 패키지 반도체장치와 이를 이용한 액정패널 표시장치 및 그의 단선 시험방법 Download PDF

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KR100275906B1
KR100275906B1 KR1019980040781A KR19980040781A KR100275906B1 KR 100275906 B1 KR100275906 B1 KR 100275906B1 KR 1019980040781 A KR1019980040781 A KR 1019980040781A KR 19980040781 A KR19980040781 A KR 19980040781A KR 100275906 B1 KR100275906 B1 KR 100275906B1
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liquid crystal
crystal panel
semiconductor device
insulating
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KR1019980040781A
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겐지 도요사와
다쿠로우 아사주
도모히코 이와네
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
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Priority claimed from JP28231997A external-priority patent/JP3545178B2/ja
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Abstract

폴리이미드 기재로 슬릿을 형성하고, 폴리이미드 기재의 표면상에 동배선패턴을 형성한다. 또한, 상기 동배선패턴상에, 영률이 5kgf/mm2∼70kgf/mm2의 범위내이고, 필러를 10wt%∼4Owt%의 범위로 함유하고 있는 땜납레지스트를 형성한다. 이에 따라, 동배선패턴이 단선되기 어렵고, 제조 수율이 양호하게 플렉스 TCP 반도체장치를 제공할 수 있다.

Description

테이프 캐리어 패키지 반도체장치와 이를 이용한 액정패널 표시장치 및 그의 단선 시험방법
본 발명은 적절한 유연성을 갖는 땜납레지스트를 이용하는 TCP 반도체장치 및 그를 이용한 액정패널 표시장치, 및 그의 배선패턴의 단선 시험방법에 관한 것이다.
유연한 절곡성을 갖는 TCP(Tape Carrier Package) 반도체장치는 플렉스 TCP 반도체장치라 불리고 있다. 플렉스 TCP 반도체장치는, 특히 프레임 부분의 사이즈가 작은 액정패널의 드라이버 반도체의 패키지로서 사용되고 있다.
최근, 액정패널은 해마다 대형화되는 경향에 있으며, 현재는 노트북 PC (Personal Computer)용으로 13인치를 넘는 패널도 생산되고 있다. 따라서, 대형액정패널용으로 사용되는 플렉스 TCP 반도체장치의 개발에 대한 요구가 증가하고 있다.
도 7a는 두 가지의 땜납레지스트를 형성한 2색 플렉스 TCP 반도체장치(101)의 개략적인 구성을 나타낸 평면도이고, 도 7b는 도 7a의 A-A'선의 단면도이다.
2색 플렉스 TCP 반도체장치(101)의 구성에 의하면, 필름 형상의 폴리이미드 기재(102)를 이용하여 제조한 테이프 캐리어(103)에 드라이버 IC 칩(104)을 전기적으로 접속하고 있다.
테이프 캐리어(103)는 한쌍의 슬릿(105), 내측리드(106), 입력측 외측리드(107), 출력측 외측리드(108) 및 테스트패드(109)로 구성되는 동배선패턴, 상기 슬릿(105) 및 동배선패턴을 절연 및 피복하는 에폭시계 땜납레지스트(110), 폴리이미드계 땜납레지스트(111) 및 폴리이미드계 땜납레지스트(112), 및 폴리이미드 기재(102)의 인출 및 위치 정합에 사용되는 스프로켓 홀(113)로 구성된다.
특히, 동배선패턴상에는 영률이 380 ± 80 kgf/mm2인 딱딱한 에폭시계 땜납레지스트(110) 및 영률이 50 ± 20 kgf/mm2인 유연성을 갖는 폴리이미드계 땜납레지스트(111)의 두 가지의 땜납레지스트가 제공된다.
에폭시계 땜납레지스트(110)는, 그의 영률이 큰 것을 이용함으로써, 폴리이미드계 땜납레지스트(111)에서의 블리드(인쇄후에, 주로 용제 성분에 의해 구성되는 땜납레지스트가 흘러 나가는 것)의 발생을 방지하는 역할, 및 후술하는 테이프 캐리어(103) 제조시의 주석 도금 형성공정에서 폴리이미드계 땜납레지스트(111)의 에지가 벗겨지는 것을 방지하는 역할을 담당하고 있다. 이에 따라, 폴리이미드계 땜납레지스트(111)의 패터닝 정밀도를 향상시킬 수 있다.
또한, 슬릿(105)의 하부면(동배선패턴이 형성되어 있는 면의 뒷쪽)에는 영률이 5O ± 2Okgf/mm2인 폴리이미드계 땜납레지스트(112)가 형성되어 있다.
한편, 드라이버 IC 칩(104)은 Au 범프(114)를 통해 내측리드(106)에 전기적으로 접속되어 있고, 그 접속점 및 인접한 부분은 수지(115)에 의해 밀봉되어 있다.
다음, 도 8을 참조하여, 상기 구조의 2색 플렉스 TCP 반도체장치(101)에서의 테이프 캐리어(103)의 제조 프로세스를 설명한다.
먼저, 폴리이미드 기재(102)(유피렉스; 우베 산업의 상표)의 표면에 접착제가 도포되고(공정 1), 상기 폴리이미드 기재(102)를 다이를 이용하여 펀칭함으로써 디바이스홀, 한쌍의 슬릿(105) 및 스프로켓홀(113)이 형성된다(공정 2).
다음, 폴리이미드 기재(102)가 18μm, 25μm 또는 35μm중 어느 하나의 두께를 갖는 동박에 의해 적층된다(공정 3). 또한, 한쌍의 슬릿(105)위에는, 후에 동배선패턴이 형성되는 면의 반대측에 폴리이미드계 땜납레지스트(112)가 형성된다 (공정 4).
그후, 동박표면이 에칭마스크로서 작용하는 포토레지스트로 도포된다(공정 5). 또한, 상기 포토레지스트는 노출에 의해 원하는 패턴으로 인쇄되고(공정 6), 현상된다(공정 7). 또한, 디바이스홀위에도 에칭마스크로서 작용하는 포토레지스트가 형성된다(공정 8). 그후, 동박 전체를 동박에칭액에 침적함으로써 원하는 동배선패턴이 형성된다(공정 9). 이렇게 하여 동배선패턴이 형성된 후, 모든 포토레지스트가 유기용제 또는 드라이 에칭에 의해 박리된다(공정 10).
다음, 폴리이미드 기재(102)의 동배선패턴이 형성된 표면상에, 후에 형성될 2개의 폴리이미드계 땜납레지스트(111)가 양측에서 삽입되는 부분에, 약 25μm의 두께를 가진 에폭시계 땜납레지스트(110)가 인쇄에 의해 형성된다(공정 11). 그후, 절곡부로서 작용하는 슬릿(105)을 덮는 방식으로, 공정 4와 같은 재료로 된 폴리이미드계 땜납레지스트(111)가 두께 25μm 정도로 인쇄에 의해 형성된다 (공정 12).
다음, 노출된 동박표면에 무전해 도금법에 의해 0.2μm∼0.6μm 정도의 두께로 주석도금이 형성된다. 또한, 이 주석도금에 대해 위스커의 발생을 방지하도록 경화 공정(열처리)이 실행된다(공정 13). 상기 위스커는 응력등이 가해질 때 여러 종류의 금속에서 발생하는 바늘 형상의 결정이다. 이 위스커는, 특히 주석도금시에 발생하기 쉽다. 이 위스커가 성장하는 경우, 단자들 사이에서 단락이 야기될 수 있다.
마지막으로, 이상의 공정에 의해 제조된 테이프 캐리어(103)가 출하된다 (공정 14).
또한, 상기 2색 플렉스 TCP 반도체장치(101)와 다른 구성을 가진 TCP 반도체장치도 알려져 있다. 도 9a는 한 종류의 땜납레지스트만이 동배선패턴상에 형성된 단색 플렉스 TCP 반도체장치(121)의 개략적인 구성을 나타낸 평면도이고, 도 9b는 도 9a의 B-B' 선의 단면도이다.
도 9a 및 도 9b에 도시된 바와같이, 동배선패턴상에 한 종류의 땜납레지스트(123)가 형성되어 있다. 이 땜납레지스트(123)는 영률이 200 ± 50kgf/mm2인 딱딱한 에폭시계 땜납레지스트로 구성되어 있다. 상기 단색 플렉스 TCP 반도체장치(121)는 2색 플렉스 TCP 반도체장치(101)와 비교하여 땜납레지스트를 형성하는 공정의 회수가 적기 때문에, 대단히 저렴하게 제조할 수 있다. 그러나, 이 단색 플렉스 TCP 반도체장치(121)는 상기한 바와같이 영률이 큰 땜납레지스트(123)를 사용하고 있기 때문에, 2색 플렉스 TCP 반도체장치(101)에 비해 조립시의 구부려짐에 대한 유연성이 뒤떨어진다.
도 10에는 단색 플렉스 TCP(121)에서의 테이프 캐리어(122)의 제조 공정을 나타낸다. 2색 플렉스 TCP 반도체장치(101)에서의 테이프 캐리어(103)의 제조 공정과 다른 점은, 상기한 바와같이, 동배선패턴상에 영률이 200 ± 50kgf/mm2인 딱딱한 에폭시계 땜납레지스트(123)를 한 종류만 형성하는 것이며, 그 밖의 공정은 상기와 마찬가지로 실행되므로, 그 설명을 생략한다.
다음, 도 12a를 참조하여 2색 플렉스 TCP 반도체장치(101)의 액정패널(201) 및 PWB(Printed Wiring Board)(202)로의 실장 방법에 관해서 설명한다. 일반적으로, 2색 플렉스 TCP 반도체장치의 액정패널로의 실장에 있어서는, 예컨대 12.1 인치 사이즈로서 1024도트 × 768도트인 액정패널의 경우, 13개 정도의 2색 플렉스 TCP 반도체장치가 드라이버로서 액정패널(201)의 일측면상의 프레임 에지의 소스측에 설치된다.
먼저, 액정패널(201)상에 이방성의 도전성 접착제인 ACF (Anisotropic Conductive Film)가 일시적으로 가압착된다. ACF는 1.2mm 내지 3mm 정도까지의 폭으로 된 여러 종류가 있으며, 액정패널(201)의 프레임 에지의 사이즈에 맞도록 적절하게 선택된다. 따라서, 예컨대 프레임 에지의 폭이 좁으면, ACF도 폭이 좁은 것이 선택된다. ACF를 일시적으로 가압착할때, ACF는 액정패널(201)에 부착되어 있는 동안에, 90℃로 가열한 공구를 2초 정도 압착시킨다. 이때, ACF는 열에 의해서 반응하여 경화되지만, 후에 실제적인 본압착 공정이 실행될 수 있도록 완전히 경화되지 않는다.
ACF의 일시적인 가압착이 완료된 시점에서, ACF에 부착된 스페이서가 분리되고, 거기에 2색 플렉스 TCP 반도체장치(101)의 출력측 외측리드(108)를 일시적으로 가압착한다. 이때, 2색 플렉스 TCP 반도체장치(101)와 액정패널(201)은 그들 위에 각각 형성된 정렬 마크를 이용하여 배치된다. 2색 플렉스 TCP 반도체장치(101)는, 상기 가압착전에, 릴 형상으로 연결된 상태에 있으며, 다이를 이용하여 각 피스들로 펀칭된다. 다음, 일시적인 가압착시에는, 100℃로 가열된 공구를 1Okgf/cm2의 하중으로 3초동안 압착하지만, ACF를 완전히 경화시키지 않는다.
2색 플렉스 TCP 반도체장치(101)의 일시적인 가압착후에, 실제의 본압착이 실행된다. 상기 본압착은, 액정패널(201)에 가압착된 모든 2색 플렉스 TCP 반도체장치(101)에 대하여 일괄적으로, 200℃로 가열한 공구를 35kgf/cm2의 하중으로 20초동안 압착하여 실행된다.
액정패널(201)에 2색 플렉스 TCP 반도체장치(101)가 실장된 후에, 2색 플렉스 TCP 반도체장치(101)의 입력측 외측리드(107)가 PWB(202)에 접합된다. 2색 플렉스 TCP 반도체장치(101)의 PWB(202)상으로의 실장방법으로는, 납땜에 의한 방법과 ACF에 의한 방법이 있다. ACF에 의한 실장방법에서는 정렬된 PWB(202)상에 모든 2색 플렉스 TCP 반도체장치(101)가 일괄적으로 실장된다. 이때, PWB(202)과 액정패널(201)을 구성하는 유리기판 사이의 열팽창계수의 차에 의해 2색 플렉스 TCP 반도체장치(101)에 열응력이 집중된다.
2색 플렉스 TCP 반도체장치(101)는 상기 열응력이 가해지는 상태에서, PWB(202)가 액정패널(201)의 뒷쪽에 배치되도록 구부려진다. 따라서, 상기 플렉스 TCP 반도체장치(101)의 동배선패턴상에 응력이 더욱 집중된다. 이 열응력은, 특히 액정패널(201)이 대형이 됨에 따라 증가된다.
또한, 도 11에 나타낸 바와같이, 슬릿이 없는 스트레이트형 TCP 반도체장치(121)를 도 12b에 도시한 바와같이 구부리지 않고 실장하는 방법이 있다. 그러나, 이 방법에서는, 2색 플렉스 TCP 반도체장치(101)의 경우와 다르게, 액정패널(201)의 프레임 에지 사이즈를 최소로 할 수 없다. 따라서, 이 실장방법은 노트북 PC 같은 한정된 공간을 가진 기기내에 가능하면 큰 액정패널을 탑재하고자 하는 경우에는 불리하게 된다.
다음, 플렉스 TCP 반도체장치(101)의 동배선패턴의 단선 시험방법에 관해서 도 13a 및 13b를 참조하여 설명한다. 종래에는, 도 13a에 나타낸 바와같은 테스트용 패턴인 TEG(Test Element Group)(131)를 제조하여, 도 13b에 나타낸 MIT(Massachusetts Institute of Techno1ogy)방법으로 상기 TEG(131)를 구부려 동배선패턴(132)의 단선을 시험하였다.
이 시험방법의 일예를 이하 설명한다. 양 측면들이 지그(135)로써 펀칭된 TEG(131)상에 100g의 추를 장착하고, 폭 1mm의 슬릿(133) 부분을 곡률반경 0.3mm∼0.4mm로 90°로부터 0°로 구부리고, 또 180°로 되돌려 구부린다. 0°로부터 180°로 구부리면, 이것을 일회의 구부리기로 계산하며, 슬릿(133)상에 형성된 동배선패턴(132)이 단선될때까지 되풀이하여, 단선에 이르기까지의 구부려진 회수를 구한다. 단선에 이르기까지 구부려진 회수가 더 많으면, 구부림에 대한 내성이 양호하다고 판정한다. 상기 내성은 TEG(131)에 사용하는 땜납레지스트(134)에 따라 변화되며, 종래에는, 이 MIT 시험방법으로 20회 이상 단선되지 않는 땜납레지스트(134)를 통상적으로 사용하고 있다.
그러나, 도 7에 나타낸 바와같은 두 가지의 땜납레지스트를 사용하는 2색 플렉스 TCP 반도체장치(101)에서는, 영률이 큰 땜납레지스트가 채용되고 있다. 이것 때문에, 2색 플렉스 TCP 반도체장치(101)를 17인치 이상의 대형 액정패널에 실장한 경우, 액정패널(201)과 PWB(202) 사이의 열팽창계수의 차에 의해, 2색 플렉스 TCP 반도체장치(101)로의 응력이 증가하며, 동배선패턴상에 상기 응력이 집중되어 동배선패턴이 단선되기 쉽게 된다.
이 경우에, 단선되기 쉬운 부분은, 도 13에 도시된 바와같이, 액정패널(201)과 2색 플렉스 TCP 반도체장치(101)가 ACF에 의해 접합되는 출력측 외측리드(108) 부근이다. 상기 단선 발생은, 액정패널(201)이 대형으로 되면 더욱 현저하게 되어, 액정패널 표시장치 생산시에 큰 문제가 된다.
또한, 상기 2색 플렉스 TCP 반도체장치(101)에서는, 최초로 형성되는 에폭시계 땜납레지스트(110)의 패터닝 정밀도가 ±0.2mm이고, 그 후에 형성되는 폴리이미드계 땜납레지스트(111)의 패터닝 정밀도가 ±0.3mm로 된다. 따라서, 두 가지의 땜납레지스트가 접촉하는 부분에서의 패터닝 정밀도는 ±0.5mm로 되어, 비교적 정밀도가 나쁘게 된다.
또한, 2색 플렉스 TCP 반도체장치(101)에서는, 딱딱한 에폭시계 땜납레지스트(110)를 사용하기 때문에, 2색 플렉스 TCP 반도체장치(101) 자체가 딱딱하게 되어, 유연성을 손실하게 된다. 또한, 2색 플렉스 TCP 반도체장치(101)상에 딱딱한 땜납레지스트를 형성하면, 2색 플렉스 TCP 반도체장치(101)에 휨이 발생하기 때문에, 조립 공정에서 2색 플렉스 TCP 반도체장치(101)를 순조롭게 반송할 수 없다. 이 휨은, 특히 2색 플렉스 TCP 반도체장치(101)의 폭이 48mm 이상일때 발생하기 쉽다.
또한, 2색 플렉스 TCP 반도체장치(101)에서는, 두 가지의 땜납레지스트가 형성되기 때문에, 이들을 인쇄하는 공정에서 전용 인쇄기가 2대 필요하게 되고, 땜납레지스트의 관리가 복잡하게 된다. 따라서, 테이프 캐리어(103)의 제조비용이 증가하는 문제가 있다.
이에 비해, 땜납레지스트로서 폴리이미드계 땜납레지스트만을 형성하면, 플렉스 TCP 반도체장치의 휨과 테이프 캐리어의 제조비용이 증가하는 두가지 문제를 해결할 수 있다. 그러나, 폴리이미드계 땜납레지스트는 틱소트로피성이 낮고, 도 14에 도시된 바와같이, 패턴 에지(141)에 블리드(142)가 발생된다. 틱소트로피성은 각반에 의해 점도가 저하되는 한편 방치하면 점도가 증대하는 성질의 척도이다. 예컨대, 땜납레지스트의 틱소트로피성이 높으면, 점도가 감소되기 때문에 인쇄시에 패터닝 정밀도가 양호하게 되고, 인쇄후에는 점도가 증대하기 때문에 블리드가 발생하기 어렵게 된다. 또한, 도 14는 블리드(142)가 발생하는 TCP 반도체장치의 상부면의 일부를 확대하여 나타낸 확대도이다.
따라서, 틱소트로피성이 낮으면, 땜납레지스트(143)의 패턴에지(141)가 정확하게 인쇄되지 않고, 테이프 캐리어의 제조에 지장을 초래한다. 또한, 테이프 캐리어의 디바이스홀내의 내측리드(144)까지 땜납레지스트(143)가 흘러 나가, ILB(Inner Lead Bonding)공정에서 결합될 수 없는 문제도 있다.
또한, 종래의 2색 플렉스 TCP 반도체장치(101)에서는, 슬릿(105)의 뒷쪽에 형성되는 폴리이미드계 땜납레지스트(112)가 주석 도금 공정에서 벗겨지고, 벗겨진 땜납레지스트가 먼지로 되어, 테이프 캐리어(103)를 오염시키는 문제가 있다.
또한, 땜납레지스트로서 폴리이미드계 땜납레지스트만을 사용한 플렉스 TCP 반도체장치에서는, 내측리드를 수지로 밀봉하는 공정에서, 폴리이미드계 땜납레지스트가 에폭시계의 액상수지에 대한 밀착성이 낮게 되므로, 그러한 플렉스 TCP 반도체장치를 제조하는 것이 곤란하게 된다.
이상의 문제점에 더하여, 플렉스 TCP 반도체장치(101)의 동배선패턴의 단선을 시험하는 MIT 시험방법에도 다음의 문제점이 있다 : 즉, MIT 시험에서는, 단선개소가 도 13b에 도시된 바와같이 슬릿(133)의 에지 부근이지만, 플렉스 TCP 반도체장치(101)를 액정패널(201) 및 PWB(202)에 실장한후, 구부릴 때 발생하는 단선 개소와 다르다. 실장후 구부림에 의해 발생하는 단선개소는 도 15에 도시된 바와같이 액정패널(201)과 플렉스 TCP 반도체장치(101)가 접합되는 부분의 에지 근방이다.
또한, 액정패널이 대형으로 될수록, 액정패널(201)과 PWB(202) 사이의 열팽창계수의 차에 의해 가해지는 플렉스 TCP 반도체장치(101)로의 응력이 증가하며, 동배선패턴에 이 응력이 집중되어 단선되기 쉽게 된다. 예컨대, 단선 불량은 10.4 인치 액정패널을 사용할 때 거의 발생하지 않지만, 11.3 인치 이상의 대형액정패널을 사용할 때는 현저하게 발생된다.
요컨대, MIT 시험에서는 슬릿(133)에서의 단선 불량을 검출할 수 있지만, 플렉스 TCP 반도체장치(101)의 실장시에 구부림에 대한 내성을 적절하게 평가할 수 없다. 따라서, 예컨대, 한 종류의 에폭시계 땜납레지스트를 사용하는 플렉스 TCP 반도체장치쪽이, 두 가지의 땜납레지스트를 사용하는 플렉스 TCP 반도체장치보다 MIT 시험에 의해 양호한 결과를 얻을 수 있다 하더라도, 실제로 액정패널에 실장하는 공정에서는 한 종류의 에폭시계 땜납레지스트를 사용하는 장치쪽이 더 단선되기 쉬운 경우가 종종 발생된다.
상기한 바와같이, 종래의 단선 시험방법에서는, 대형 액정패널에 적절한 플렉스 TCP 반도체장치의 제조방법을 결정할 수 없다. 또한, 플렉스 TCP 반도체장치를 액정패널에 실장하여 평가하면, 통상적으로 액정패널 실장공정에서 발생하는 단선불량 가능성은 PPM 오더, 즉 매우 낮게 되며, 단시간내에 합리적으로 평가할 수 없다. 따라서, 단선불량이 발생하기 쉬운 15인치 이상의 대형 액정패널 표시장치를 고수율로 용이하게 제조하는 방법을 제공할 수 없다.
본 발명의 목적은 유연성이 높고 실장시에 금속 배선패턴의 단선이 발생되기 어려운 테이프 캐리어 패키지 반도체장치, 및 그 장치를 사용한 액정패널 표시장치, 및 이러한 장치의 단선 시험방법을 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 테이프 캐리어 패키지 반도체장치는, 테이프 캐리어 및 상기 테이프 캐리어에 실장된 반도체소자를 가진 테이프 캐리어 패키지 반도체장치에 있어서, 상기 테이프 캐리어는, 절연성 테이프 및 상기 절연성 테이프의 한쪽 표면에 설치된 금속 배선패턴, 상기 절연성 테이프가 절곡될 수 있도록 상기 절연성 테이프를 관통하여 형성된 통과구멍, 상기 금속 배선패턴 및 상기 통과구멍의 금속 배선패턴측을 절연 및 피복하는 제 1 절연보호막, 및 상기 통과구멍의 금속 배선패턴측의 반대측을 절연 및 피복하는 제 2 절연보호막을 포함하며, 상기 제 1 및 제 2 절연보호막은 영률이 5kgf/mm2∼70 kgf/mm2의 범위내에 있는 땜납레지스트로 제조되는 것을 특징으로 한다.
상기 구성에 의하면, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있으면, 땜납레지스트는 대단히 유연한 절연보호막으로서 작용하게 된다.
따라서, 예컨대 상기 테이프 캐리어 패키지 반도체장치를 액정패널에 설치하더라도, 금속 배선패턴은 대단히 단선되기 어렵다. 또한, 테이프 캐리어 패키지 반도체장치에 휨이 발생하기 어렵고, 테이프 캐리어의 제조 비용을 절감할 수 있다.
또한, 본 발명의 액정패널표시장치는, 테이프 캐리어 및 액정패널을 구동하도록 상기 테이프 캐리어상에 실장된 반도체소자를 가진 테이프 캐리어 패키지 반도체장치 및 액정패널이 제공된 액정패널 표시장치에 있어서, 상기 테이프 캐리어는 절연성 테이프, 상기 절연성 테이프의 한쪽 표면에 설치된 금속 배선패턴, 상기 절연성 테이프가 구부려질 수 있도록 상기 절연성 테이프를 관통하여 형성된 통과구멍, 상기 금속 배선패턴 및 상기 금속 배선패턴측상의 통과구멍을 절연 및 피복하는 제 1 절연보호막, 및 상기 금속 배선패턴측과 반대측의 통과구멍을 절연 및 피복하는 제 2 절연보호막을 포함하며, 상기 제 1 및 제 2 절연보호막은 영률이 5kgf/mm2∼70kgf/mm2의 범위내에 있는 땜납레지스트로 제조되는 것을 특징으로 한다.
상기 구성에 의하면, 상기 제 1 및 제 2 절연보호막은 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있는 땜납레지스트로 제조되므로, 상기 액정패널 표시장치는 유연성이 매우 높은 테이프 캐리어 패키지 반도체장치를 가질 수 있다.
따라서, 예컨대 상기 테이프 캐리어 패키지 반도체장치를 액정패널 표시장치에 실장하더라도, 금속 배선패턴은 단선되지 않는다. 또한, 상기 테이프 캐리어 패키지 반도체장치의 휨을 억제할 수 있기 때문에, 액정패널 표시장치의 제조 수율을 향상시킬 수 있다.
또한, 본 발명의 단선시험방법은, 테이프 캐리어 패키지 반도체장치를 구성하며, 절연성 테이프상에 금속 배선패턴 및 상기 금속 배선패턴을 절연 및 피복하는 절연보호막이 배치되어 있는 테이프 캐리어의 단선 시험방법으로서, 상기 테이프 캐리어와 동일한 구조를 갖는 시험용 테이프 캐리어를 제조하는 단계; 상기 시험용 테이프 캐리어의 양 단부들을 판모양의 기판에 접속하는 단계; 상기 시험용 테이프 캐리어가 구부려진 상태로 되도록 상기 기판들을 서로 대향하게 정렬시키는 단계; 및 상기 시험용 테이프 캐리어를 일정한 주기로 변화하는 온도환경에 노출시켜서 상기 시험용 테이프 캐리어의 금속 배선패턴이 단선될때까지의 주기 수를 측정하는 단계를 포함하는 것을 특징으로 한다.
상기 방법에 의하면, 테이프 캐리어 패키지 반도체장치를 구성하는 테이프 캐리어의 금속 배선패턴의 단선 시험방법으로서, 테이프 캐리어와 동일한 구조를 갖는 시험용 테이프 캐리어를 제조하여, 이것을 액정패널과 회로기판이 서로 대향하도록 절곡된 상태에서, 일정한 주기로 변화하는 온도환경에 상기 시험용 테이프 캐리어를 노출시켜서 단선될 때까지의 주기 수를 구하는 방법이다.
상기 시험용 테이프 캐리어를 상기한 바와같이 절곡시킴으로써, 테이프 캐리어 패키지 반도체장치를 실제로 액정패널에 실장한 상태에 근접시킬 수 있다. 이 상태에서, 시험용 테이프 캐리어를 일정한 주기로 변화하는 온도환경에 노출시키면, 단선되는 개소가 액정패널 실장공정에서 실제로 발생하는 단선 개소와 일치하며, 가능한 단선 개소의 발생이 가속된다.
따라서, 상기 테이프 캐리어 패키지 반도체장치의 액정패널 실장공정에서 발생하는 단선불량을, 상기 단선 시험을 실행함에 의해, 단시간내에 확실하게 확인할 수 있다.
본 발명의 다른 목적, 특징 및 장점은 첨부도면을 참조한 다음의 설명으로 더욱 명백하게 될 것이다.
도 1a는 본 발명의 일 실시예에 따른 테이프 캐리어 패키지 반도체장치의 개략적인 구성을 나타낸 평면도이고, 도 1b는 도 1a의 C-C'선의 단면도,
도 2는 상기 테이프 캐리어 패키지 반도체장치를 제조하는 공정을 설명하는 플로우챠트,
도 3은 상기 테이프 캐리어 패키지 반도체장치의 표면의 일부를 확대하여 나타낸 확대도,
도 4a 내지 도 4c는 상기 테이프 캐리어 패키지 반도체장치의 단선 시험방법을 설명하는 설명도,
도 5는 상기 테이프 캐리어 패키지 반도체장치에서의 액상수지와 땜납레지스트의 밀착성을 설명하는 설명도,
도 6은 상기 테이프 캐리어 패키지 반도체장치를 사용한 액정패널 표시장치의 일부를 확대하여 나타낸 확대 단면도,
도 7a는 종래의 테이프 캐리어 패키지 반도체장치의 개략적인 구성을 나타낸 평면도, 도 7b는 도 7a의 A-A'선의 단면도,
도 8은 도 7a 및 도 7b에 나타낸 테이프 캐리어 패키지 반도체장치의 테이프 캐리어를 제조하는 공정을 설명하는 플로우 챠트,
도 9a는 종래의 다른 테이프 캐리어 패키지 반도체장치의 개략적인 구성을 나타낸 평면도이고, 도 9b는 도 9a의 B-B'선의 단면도,
도 10은 도 9a 및 도 9b에 나타낸 테이프 캐리어 패키지 반도체장치의 테이프 캐리어를 제조하는 공정을 설명하는 플로우 챠트,
도 11a는 종래의 슬릿이 없는 스트레이트형 테이프 캐리어 패키지 반도체장치의 개략적인 구성을 나타낸 평면도이고, 도 9b는 도 9a의 B-B'선의 단면도,
도 12a는 도 7a 및 도 7b에 나타낸 테이프 캐리어 패키지 반도체장치가 실장된 액정패널 표시장치의 일부를 확대하여 나타낸 확대 단면도이고, 도 12b는 도 11a 및 도 11b에 나타낸 테이프 캐리어 패키지 반도체장치가 실장된 액정패널 표시장치의 일부를 확대하여 나타낸 확대 단면도,
도 13a 및 도 13b는 종래의 단선방법을 설명하는 설명도,
도 14는 블리드가 발생된 종래의 테이프 캐리어 패키지 반도체장치의 상부면의 일부를 확대하여 나타낸 확대도, 및
도 15도는 도 7a 및 도 7b에 나타낸 테이프 캐리어 패키지 반도체장치가 실장된 액정패널 표시장치에서의 단선 발생 개소를 나타낸 평면도이다.
(실시예 1)
본 발명의 일 실시예에 따른 테이프 캐리어 패키지 반도체장치에 관해서 도 1 내지 도 5를 참조하여 설명하면 다음과 같다.
본 실시예의 TCP 반도체장치(테이프 캐리어 패키지 반도체장치)를 제조하기 전에, 도 4a에 나타낸 바와같은 시험용 패턴인 TEG(1)를 제조하여 단선 시험을 실행함에 의해, TCP 반도체장치의 최적의 구조를 조사하였다.
TEG(1)는 절연 테이프로서 작용하는 폴리이미드 기재(2), 슬릿(slit)(3), 금속 배선 패턴으로서 제공된 동배선 패턴(4), 한쌍의 전극패드(5,5) 및 절연보호막으로서 동배선 패턴(4)상에 형성되는 땜납 레지스트(6)로 구성된다. 또한, 슬릿(3)의 뒷편에는 도 4c에 도시된 바와같이 폴리이미드계 재료로 이루어지는 땜납 레지스트(7)가 도포되어 있다.
상기 TEG(1)의 주요부의 치수는 도 4a에 나타낸 바와 같지만, 이것으로 한정되는 것이 아니라, TEG(1)에 대응하는 실제 장치인 TCP 반도체장치의 치수에 따라 적절하게 변경된다. 단지, TEG(1)를 형성하는 경우에, 동배선 패턴(4)으로서 사용되는 동박(銅箔)의 종류 및 두께, 폴리이미드 기재(2)와 동박을 접착하는 접착제의 종류 및 두께, 땜납 레지스트(6)의 종류 및 두께 및 슬릿(3)의 치수 등의 인자들은, 실제로 사용되는 TCP 반도체장치와 동일하게 설정하였다. 특히, 동박으로서 전해 동박을 사용하고, 두께는 15∼18μm, 배선 패턴 폭은 35μm, 배선패턴 피치는 70μm이다. 또한, 접착제로는 토레이 주식회사의 #7100(상품명)을 사용하였다.
전극패드(5)는 동배선 패턴(4)이 단선되었을때, 이 단선을 곧 확인할 수 있도록 설치된다. 단선으로 인한 불량을 확인하기 위해서는, 단선 시험 후에 오픈 체커(open checker)를 전극패드(5)에 접촉시키기만 하면 된다.
또한, 공정을 간략화할 목적으로, TEG(1)로의 드라이버 IC 칩의 조립을 생략한다.
다음, 도 4b 및 4c에 도시된 바와같이, 각각 상기의 구성을 가진 3개의 TEG(1)를 액정패널(11)과 PWB(12)에 접속하여 구부린다. 그 접합 공정은 다음과 같다.
먼저, 액정패널(11)에 ACF(13)를 일시적으로 가압착한다. 이러한 일시적인 압착시에는, 90℃로 가열한 공구를 1Okgf/cm2의 하중으로 2초간 이방성의 도전성 접착제인 ACF(13)상에 압착한다. 그후, ACF(13)에 부착되어 있는 스페이서를 분리하고, TEG(1)를 정렬하여 일시적으로 가부착시킨다. 이 일시적인 가부착은 상기한 일시적인 가부착과 같은 조건에서 실행한다. 이어서, 200℃로 가열한 공구를 35kgf/cm2의 하중으로 20초간 TEG(1)로 눌러서 TEG(1)와 액정패널(11)을 서로 실제로 가압 접합시킨다.
액정패널(11)은 화면사이즈가 13.8인치이고, 두께가 1.1mm인 유리를 사용하여 제조된다. 또한, 가압 접합장치는 모두 시판되고 있는 것이다.
다음, PWB(12)에 ACF(13)를 접합한다. 이 때, 액정패널(11)과 같은 조건하에서 ACF(13)를 일시적으로 가압착한다. 그후, ACF(13)의 스페이서를 분리시키고, TEG(1)와 PWB(12)를 정렬하여, 모든 TEG(1)를 일괄적으로 실제로 가압 접합시킨다. PWB(12)의 두께는 0.5mm이다.
TEG(1)를 액정패널(11)과 PWB(12)에 접합한 후, 액정패널(11)과 PWB(12)가 소정의 간격을 두고 대향하도록 TEG(1)를 구부려서, 단선 시험용 샘플을 여러개 제조한다. 도 4c는 이 샘플의 측면도이다.
상기한 바와같이 구부린 상태로, 온도-사이클링 조에 샘플을 넣어 동배선 패턴(4)의 단선 시험을 실행한다. 온도-사이클링 조는 85℃ 및 -30℃의 2가지의 온도로 30분씩 되풀이되도록 설정하여, 1사이클(주기)을 1시간으로 카운트한다. 동배선 패턴(4)상에 형성되는 땜납 레지스트(6)로서 여러가지 종류의 땜납 레지스트를 사용하여 샘플을 제조하며, 상기 단선 시험 방법을 적용하여 시험한다. 각각의 샘플에 있어서 단선이 발생될때까지 카운트된 사이클 갯수를 구한 결과의 일예가 표 1에 나타내진다.
표 1
시험을 한 샘플은 각각 땜납 레지스트(6)로서 영률 20Okgf/mm2의 에폭시계 땜납레지스트를 이용하는 TEG(샘플 1), 영률 5Okgf/mm2의 폴리이미드계 땜납레지스트의 양측면에 영률 380kgf/mm2의 에폭시계 땜납레지스트를 형성한 TEG(샘플 2), 영률 15kgf/mm2의 폴리이미드계 땜납레지스트를 이용하는 TEG(샘플3), 영률 33kgf/mm2의 우레탄계 땜납레지스트를 이용하는 TEG(샘플 4),및 영률 200kgf/mm2의 에폭시계 땜납레지스트를 형성한 TCP 반도체장치(샘플 5)이다.
또한, 샘플 5는, 샘플 1 내지 4의 TEG와 다르고, 실제로 액정패널표시장치에 사용되는 TCP 반도체장치이다. 또한, 땜납레지스트의 두께는 모두 25μm로 설정되었다.
표 1에서, 단선에 이르는 온도 사이클 수의 란에 표시되어 있는 분수는, 분모가 시험을 한 샘플수를 나타내고, 분자는 단선이 발생한 샘플수를 나타낸다. 먼저, 모든 단선 개소는 실제의 장치로서 작용된 TCP 반도체장치의 경우와 일치하였다. 또한, 샘플 1이 20사이클에서 단선된 데 비하여, 샘플 5는 500사이클에서 단선됨으로써, 본 실시예의 단선 시험방법의 가속계수는 25배인 것을 알 수 있다. 따라서, 이 단선 시험방법에 의하면, 실제 장치의 단선 모드를 단시간내에 재현할 수 있다.
한편, 실용적인 단선에 대한 내성(耐性)으로는, 200사이클 이내에 단선이 발생하지 않을 것을 필요로 하는데, 표 1은 샘플 3 및 4가 이 조건을 만족시키고 있는 것을 나타낸다. 또한, 영률이 작은 땜납레지스트를 사용하는 쪽이 단선되기 어려운 결과가 나타내진다. 또한, 샘플 2에서는, 시험중에 블리드(bleed)가 발생하여, 패터닝 정밀도가 악화되는 것이 판명되었다. 따라서, 상기한 단선에 대한 내성을 확보하면서 블리드가 발생하지 않는 땜납레지스트를 선택해야 한다.
이러한 땜납레지스트의 조건을 구하기 위해, 땜납 레지스트(6)로서 틱소트로피성을 결정하는 필러(filler)량이 변경된 샘플을 제조하여, 단선시험을 하였다. 그 결과, 필러량이 10wt%∼40wt%인 땜납레지스트를 사용하면, 200사이클 이상에서도 상기한 단선에 대한 내성과 블리드의 방지를 양립시킬 수 있음을 알 수 있었다.
필러량이 10wt%보다 적은 땜납레지스트의 경우에는, 단선 시험에서 500사이클 이상에서 큰 블리드가 발생하고, 필러량이 40wt%보다 많은 땜납레지스트의 경우에는 영률이 커져서, 땜납레지스트의 유연성이 저하되어 200사이클 이내에서 단선되어 버린다. 필러량이 10wt%∼40wt%인 땜납레지스트의 영률은 5kgf/mm2∼7 Okgf/mm2이었다.
또한, 영률을 5kgf/mm2∼7Okgf/mm2의 범위로 설정하기 위해서는, 땜납레지스트내의 중합성분으로 이루어지는 주재료의 영률을 1kgf/mm2이하로 설정하는 것이 효과적이다.
이상의 단선 시험 결과에서, 영률이 5kgf/mm2∼70 kgf/mm2의 범위내로 설정되고, 필러량이 10wt%∼40wt%의 범위내로 설정된 땜납레지스트를 사용하면, 실용적으로 사용될 수 있는 TCP 반도체장치를 제조하는데 효과가 있는 것을 알 수 있었다.
또한, 영률과 필러량을 상기 범위내로 설정하면, 고무계, 폴리이미드계, 에폭시계, 실리콘계 및 우레탄계 땜납레지스트중 한 종류만을 사용하여 상기한 효과를 얻을 수 있다. 또한, 상기 단선시험에서 절연보호막의 두께를 25μm로 설정하였지만, 이것으로 제한되지 않고, 5μm∼45μm의 범위내로 두께를 설정하여도 동일한 효과를 얻을 수 있음을 알았다.
다음, 본 실시예의 단선 시험방법에 대한 비교예로서, 표 2에 MIT 시험방법에 의한 단선에 대한 내성의 시험결과를 나타낸다.
표 2
땜납레지스트 종류 MIT시험에 의한 절곡 회수
1' 에폭시계 땜납레지스트를 이용한 TEG 38
2' 에폭시계 및 폴리이미드계 땜납레지스트를 이용한 TEG 24
3' 폴리이미드계 땜납레지스트를 이용한 TEG 72
4' 우레탄계 땜납레지스트를 이용한 TEG 62
N = 10개의 평균 단선 회수
시험을 한 샘플은, 영률 2OOkgf/mm2의 에폭시계 땜납레지스트를 이용하는 TEG(샘플 1'), 영률 50kgf/mm2의 폴리이미드계 땜납레지스트의 양측면에 영률이 380kgf/mm2인 에폭시계 땜납레지스트를 형성한 TEG(샘플 2'), 영률 15kg f/mm2의 폴리이미드계 땜납레지스트를 이용하는 TEG(샘플 3') 및 영률 33kgf/mm2의 우레탄계 땜납레지스트를 이용하는 TEG(샘플 4')이다. 샘플은 각각 10개씩 제조하여, 이 샘플들에 대하여 단선에 이르는 절곡 회수의 평균치를 구하였다.
각 TEG는 본 실시예의 단선 시험 방법에 있어서의 TEG 1과 형상이 다르지만, 땜납레지스트의 종류에서는 샘플 1' 내지 4'가 각각 샘플 1 내지 4에 대응한다.
이 MIT 시험방법에서는, 단선 개소가 슬릿상에 설치되는 동배선 패턴상의 부분들로 한정되며, 상기 단선 개소는 실제 장치로서 작용되는 TCP 반도체장치의 단선 개소와 일치하지 않는 결과가 나타났다. 또한, 샘플 1'은 샘플 2'보다도 단선에 대한 내성이 높은 결과로 나타났는데, 본 실시예의 단선 시험방법에 있어서 샘플 2가 샘플 1보다 높은 단선 내성을 나타낸 것과는 반대의 결과이다.
이는 절곡시에 땜납레지스트에 균열이 가거나 깨어지지 않는 샘플 1'이 샘플 2'보다도 MIT 시험 결과가 양호하다 하더라도, 상기 땜납레지스트가 실제로 TCP 반도체장치에 적용되어 액정패널 및 PWB에 설치되면, 샘플 1'의 땜납레지스트를 이용하는 장치들이 샘플 2'의 땜납레지스트를 이용하는 장치들보다 단선되기 쉽다는 사실을 의미한다.
이와 같이, MIT 시험방법에서는 실제 장치에서의 단선 모드를 재현할 수 없다.
또한, 본 실시예의 단선 시험방법에 있어서는, 슬릿(3)의 표면 및 동배선 패턴(4)상에 형성된 땜납레지스트(6)(이하, 영역 p라 한다) 및 슬릿(3)의 뒷쪽에 형성된 땜납레지스트(7)(이하, 영역 q라 한다)에 대하여, 여러가지 종류의 땜납레지스트를 사용하는 샘플을 제조하여, 그 샘플들에 단선 시험방법을 적용하여, 각각의 샘플에 있어서 단선이 발생하는 사이클 수를 계산하였다. 그 결과를 표 3에 나타낸다.
표 3
시험을 행한 샘플은, 영역 p에서의 영률이 2OOkgf/mm2인 에폭시계 땜납레지스트를 형성하고, 영역 q에서의 영률이 5Okgf/mm2의 폴리이미드계 땜납레지스트를 형성한 TEG(샘플 1), 영역 p에 삽입된 영률 50kgf/mm2의 폴리이미드계 땜납레지스트의 측면들상에 영률이 380kgf/mm2인 에폭시계 땜납레지스트를 형성하고, 영역 q에 영률 5Okgf/mm2의 폴리이미드계 땜납레지스트를 형성한 TEG(샘플 2), 영역 p 및 q에 모두 영률 15kgf/mm2의 폴리이미드계 땜납레지스트를 형성한 TEG(샘플 3), 영역 p에 영률 15kgf/mm2의 폴리이미드계 땜납레지스트를 형성하고, 영역 q에 영률 38kgf/mm2의 우레탄계 땜납레지스트를 형성한 TEG(샘플 4), 영역 p 및 q에 모두 영률 38kgf/mm2의 우레탄계 땜납레지스트를 형성한 TEG(샘플 5), 영역 p 및 q에 모두 영률 42kgf/mm2의 실리콘계 땜납레지스트를 형성한 TEG(샘플 6), 및 영역 p에 영률 200kgf/mm2의 에폭시계 땜납레지스트를 형성하고, 영역 q에 영률 5Okgf/mm2의 폴리이미드계 땜납레지스트를 형성한 TCP 반도체장치(샘플 7)이다.
또한, 샘플 7은 샘플 1 내지 6의 TEG와 다르게, 실제로 액정패널표시장치에 사용되는 TCP 반도체장치이다. 또한, 땜납레지스트의 두께는 모두 25μm로 설정된다.
표 3에서, 단선에 이르는 온도 사이클 수의 란중에 표시되어 있는 분수에 있어서는, 표 1과 같이, 분모는 시험을 한 샘플 수를 표시하며, 분자는 단선이 발생한 샘플 수를 표시하고 있다.
먼저, 모든 단선개소는 실제 장치로서 작용되는 TCP 반도체장치의 단선개소와 일치하였다. 또한, 샘플 1이 20사이클에서 단선이 발생하는 반면에, 샘플 7은 500사이클에서 단선이 발생함으로써, 본 실시예의 단선 시험 방법의 가속계수는 25배인 것을 알 수 있다. 따라서, 이 단선 시험방법에 의하면, 실제 장치의 단선 모드를 단시간내에 재현할 수 있다.
또한, 실용적인 단선에 대한 내성으로는, TEG에서 200사이클 이내에 단선이 발생되지 않는 것이 필요하지만, 표 3에서는 샘플 3 내지 6이 이 조건을 만족시키고 있는 것을 알 수 있다. 또한, 영역 p 및 q의 양쪽 모두에 영률이 작은 땜납레지스트를 사용하는 경우가 단선되기 어려운 결과로 나타났다.
예컨대, 샘플 1은 20사이클에서, 샘플 2는 250사이클에서 단선되지만, 샘플 3 및 샘플 4는 700사이클에서도 단선되지 않는다. 또한, 샘플 2에서는, 시험중에 블리드가 발생하여, 패터닝 정밀도가 악화되는 것이 판명되었다. 따라서, 단선에 대한 내성을 확보하면서 블리드가 발생하지 않는 땜납레지스트를 선택해야 한다.
이러한 땜납레지스트의 조건을 구하기 위해서, 땜납레지스트(6,7)로서 틱소트로피성을 결정하는 SiO2등의 무기 필러량을 변경한 샘플을 제조하여, 단선 시험을 하였다. 그 결과, 땜납레지스트의 필러량을 5wt% 이하로 하면 200μm 이상의 블리드가 발생하지만, 필러량을 5wt%보다 많게 하면 블리드를 1OOμm 이하로 억제할 수 있는 것을 알 수 있었다.
또한, 필러량이 10wt%∼40wt%인 땜납레지스트를 사용하면, 200사이클 이상에서도 단선되지 않고, 블리드의 발생을 방지할 수 있는 것을 알 수 있었다. 이때의 땜납레지스트의 영률은 5kgf/mm2∼70kgf/mm2이었다. 또한, 영률을 5 kgf/mm2∼7Okgf/mm2의 범위로 설정하기 위해서는, 땜납레지스트내의 중합성분으로 이루어지는 주재료의 영률을 1kgf/mm2이하로 설정하는 것이 효과적이다.
이상의 단선 시험 결과에서, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있고, 필러량이 10wt%∼40wt%의 범위내에 있는 땜납레지스트를 영역 p 및 q, 즉, 땜납레지스트(6,7)로서 사용하면, 실장시에도 단선이 발생하지 않고 실용적인 TCP 반도체장치를 제조할 수 있음을 알 수 있었다.
또한, 영률과 필러량을 상기 범위내로 설정하면, 고무계, 폴리이미드계, 에폭시계, 실리콘계 및 우레탄계 땜납레지스트중 한 종류를 영역 p 및 q에 각각 사용하는 것만으로 상기 효과를 얻을 수 있다. 또한, 상기 단선시험에 있어서 형성되는 절연보호막의 두께를 25μm로 하였지만, 이것에 제한되지 않고 5μm∼45μm의 범위내로 설정하면 동일한 효과를 얻을 수 있다.
상기한 단선 시험결과에 따라서 제조한 TCP 반도체장치에 대해 이하에서 설명한다.
도 1a는 테이프 캐리어 패키지 반도체장치로서 작용하는 플렉스 TCP 반도체 장치(21)의 개략적인 구성을 나타낸 평면도이고, 도 1b는 도 1a의 C-C'선의 단면도이다.
플렉스 TCP 반도체장치(21)는 절연 테이프로서 작용하는 폴리이미드 기재(22)를 이용하여 제조한 테이프 캐리어(23)에 반도체소자로서 작용하는 드라이버 IC 칩(24)을 전기적으로 접합한 구성으로 되어 있다.
테이프 캐리어(23)는 통과구멍인 한쌍의 슬릿(25,25), 내측리드(26), 입력측 외측리드(27), 출력측 외측리드(28) 및 테스트 패드(29)로 이루어지는 금속 배선 패턴으로서 작용하는 동배선 패턴, 슬릿(25,25) 및 상기 동배선 패턴을 절연 및 피복하는 절연보호막으로서 작용하는 땜납레지스트(30) 및 땜납레지스트(31), 및 폴리이미드 기재(22)의 송출 및 위치정합에 이용되는 스프로켓 홀(32)로 구성된다.
또한, 드라이버 IC 칩(24)은 Au 범프(33)를 통해 내측리드(26)와 전기적으로 접속됨과 동시에, 그 접속부 주변이 수지(34)에 의해서 밀봉되어 있다.
도 2를 참조하여, 상기 구조의 플렉스 TCP 반도체장치(21)에서의 테이프캐리어(23)의 제조 공정을 설명한다.
먼저, 폴리이미드 기재(22)(유필렉스: 우베 산업의 상표)의 표면에 접착제가 도포되어 (공정 1), 폴리이미드 기재(22)를 다이로 펀칭함에 의해 디바이스 홀, 한쌍의 슬릿(25,25) 및 스프로켓 홀(32)이 형성된다(공정 2).
다음, 18μm, 25μm 또는 35μm중 어느 하나의 두께를 가진 동박으로 폴리이미드 기재(22)가 라미네이트된다(공정 3). 한쌍의 슬릿(25,25)에는, 후에 동배선패턴이 형성되는 면의 반대측에 25μm 두께의 땜납레지스트(31,31)가 형성되어, 150℃에서 60분간 경화 공정이 실행된다(공정 4).
그후, 동박 표면에는 에칭 마스크로서 포토레지스트가 도포된다(공정 5). 또한, 상기 포토레지스트는 노출에 의해 원하는 패턴으로 인쇄되고(공정 6), 현상된다(공정7). 또한, 디바이스홀에도 에칭마스크로서 포토레지스트가 형성된다(공정 8). 그후, 동박 전체를 동박 에칭액으로 침적함으로써, 원하는 동배선 패턴이 형성된다(공정 9). 이와같이 동배선 패턴이 형성된 후, 모든 포토레지스트가 유기용제 또는 드라이 에칭에 의해 박리된다(공정10).
다음, 폴리이미드 기재(22)의 동배선 패턴을 형성한 표면에, 구부려진 부분을 형성하는 슬릿(25,25)을 덮는 방식으로, 공정 4에서 형성된 땜납레지스트(31)와 동일한 재료로 이루어지는 땜납레지스트(30)가 인쇄되어, 약 2시간 정도 경화 공정이 실행된다(공정 11).
다음, 노출된 동박 표면에 무전해 도금법에 의해 0.2μm∼0.6μm 두께의 주석 도금이 실행된다. 또한, 이 주석 도금은 위스커의 발생을 방지하도록 경화 공정에 실행된다(공정 12).
다음, 이상의 공정에 의해 제조된 테이프 캐리어(23)의 내측리드(26)에 드라이버 IC 칩(24)이 Au 범프(33)를 통해 접합된다(공정 13). 또한, 이 접합부의 주변이 수지(34)에 의해 밀봉되어(공정 14), 플렉스 TCP 반도체장치(21)가 완성된다.
수지 밀봉을 하는 공정(14)에 있어서, 수지(34)는 폴리이미드계 땜납레지스트(30)의 에지부분을 덮도록 형성된다. 이때, 수지(34)와 폴리이미드계 땜납레지스트(30)의 밀착성이 문제가 된다. 액상수지의 용제 성분을 변화시켜 밀착성과의 관계를 조사한 바, 레벨링제로서 실리콘등을 혼입시켜 용제성분을 10wt% 이하로 설정한 때, 도 5에 도시된 바와같이 액상 수지가 폴리이미드계 땜납레지스트에 접촉되는 접촉각이 70°이하로 되어, 밀착성이 양호해지는 것을 알 수 있었다. 또한, 이와같이 용제 성분을 감소시키더라도, 수지를 원하는 위치에 주입할 수 있다.
또한, 절연보호막으로서, 고무 또는 에폭시계, 실리콘계, 우레탄계 땜납레지스트중 어느 것을 사용하더라도, 액상 수지의 접촉각이 70°이하일 때에 밀착성이 양호했다.
따라서, 공정 14에서 폴리이미드계 땜납레지스트(30)로의 접촉각이 70°이하가 되도록 수지(34)를 형성할때, 플렉스 TCP 반도체장치(21)의 제조 수율이 크게 향상된다.
공정 4 및 공정 11에서, 상기 땜납레지스트(31)로서 영률이 5kgf/mm2∼7 Okgf/mm2의 범위내이고, 필러량이 10wt%∼40wt%의 범위내에 있는 고무계, 폴리이미드계, 에폭시계, 실리콘계, 및 우레탄계 땜납레지스트중 어느하나를 사용하더라도 좋다. 예컨대, 경화되더라도 영률이 1kgf/mm2이하로 되는 주 에이전트(main agent)를 선택하여, 상기 주 에이전트에 필러량을 38wt% 혼입시킨 폴리이미드계 땜납레지스트를 사용할 수 있다. 이 경우, 경화후의 영률은 16kgf/mm2로 된다. 이는 연필 경도로는 B에 해당한다.
이러한 땜납레지스트(31)를 사용함으로써, 동배선 패턴이 단선되지 않는다. 도 3은 플렉스 TCP 반도체장치(21)의 상부면의 일부를 확대하여 나타낸 확대도로서, 도 14와 비교하면 블리드의 발생이나 땜납레지스트의 박리가 없기 때문에, 패터닝 정밀도를 ±0.2mm로 향상시킬 수 있다. 이로써, 테이프 캐리어(23)의 제조 수율을 약 2% 향상시킬 수 있다.
또한, 플렉스 TCP 반도체장치(21)의 휘어짐을 1mm 이하로 억제할 수 있기 때문에, 후속되는 조립 공정에서 플렉스 TCP 반도체장치(21)를 순조롭게 반송할 수 있다. 또한, 공정 4 및 공정 11에서 땜납레지스트를 형성하는 장치를 동일한 것으로 할 수 있기 때문에, 플렉스 TCP 반도체장치(21)의 제조비용을 절감할 수있다.
또한, 상기 구성에 의하면, 땜납레지스트의 형성이 한번만 이루어지기 때문에, 땜납레지스트를 2회 형성하는 경우와 비교하여, 테이프 캐리어(23)의 제조 날자를 하루 단축할 수 있어서, 소위 QTAT(Quick Turn Around Time)에 크게 공헌할 수 있다. 또한, 테이프 캐리어(23)의 제조비용도 10∼20% 절감할 수 있다.
또한, 공정 4 및 공정 11에서는, 동일한 땜납레지스트를 형성하였지만, 이것으로 제한되는 것이 아니라, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내이고, 필러량이 10wt%∼40wt%의 범위내인 땜납레지스트를 각각의 공정에서 사용하면, 양공정에서의 땜납레지스트의 종류는 다르더라도 좋다.
(실시예 2)
본 발명의 액정패널표시장치의 일 실시예를 도 6을 참조하여 설명하면 다음과 같다. 또한, 설명의 편의상, 상기 실시예 1에서 설명한 구성요소와 동일한 기능을 갖는 구성요소에 대해서는 동일한 부호를 병기하며, 그에 대한 설명을 생략한다.
도 6에 도시된 바와같이, 본 실시예의 액정패널표시장치(51)는 실시예 1에서 기술된 플렉스 TCP 반도체장치(21), 액정패널(52), PWB(53), 백라이트(54) 및 베셀(55)로 구성된다.
또한, 이 경우에, 플렉스 TCP 반도체장치(21)의 드라이버 IC 칩(24)은 구동용 반도체소자로서 작용한다.
이하에, 액정패널표시장치(51)의 제조 공정에 관해서 설명한다.
먼저, 액정패널(52)에 ACF를 일시적으로 가압착시킨다. ACF는, 1.2mm에서 3 mm 정도까지의 종류의 폭이 있어서, 액정패널(52)의 프레임 에지의 사이즈에 맞추어 끼워진다. 따라서, 예컨대, 프레임 에지의 폭이 좁으면, ACF도 폭이 좁은 것을 선택한다. ACF를 일시적으로 가압착하기 위해서는, ACF를 액정패널(52)에 부착시킨 채로, 90℃로 가열한 공구를 약 2초동안 압착시킨다. 이때, ACF는 열에 의해 반응하여 경화되지만, 후에 실제 압착 공정이 실행될 수 있도록 완전히 경화되지 않는다.
ACF의 일시적인 가압착이 종료된 시점에서, ACF에 부착되어 있는 스페이서를 분리시키고, 거기에 플렉스 TCP 반도체장치(21)의 출력측 외측리드(28)를 일시적으로 가압착한다. 이때, 플렉스 TCP 반도체장치(21)와 액정패널(52)이, 각각 그들 위에 형성된 정렬 마크를 이용하여 배치된다. 상기 일시적인 가압착 공정 전에, 플렉스 TCP 반도체장치(21)는 릴 형상으로 연결된 상태에서 다이를 이용하여 펀칭된다. 다음, 일시적인 가압착시에는, 100℃로 가열한 공구를 10kgf/cm2의 하중으로 3초동안 압착하는데, ACF를 완전히 경화시키지는 않는다.
플렉스 TCP 반도체장치(21)의 일시적인 가압착이 종료된 후에, 실제의 본압착을 실행한다. 본압착 공정에서는, 모든 플렉스 TCP 반도체장치(21)에 일괄적으로 200℃로 가열한 공구를 35kgf/cm2의 하중으로 20초동안 압착한다.
액정패널(52)에 플렉스 TCP 반도체장치(21)를 실장한후, 상기 플렉스 TCP 반도체장치(21)의 입력측 외측리드(27)를 PWB(53)에 설치한다. PWB(53)상으로의 플렉스 TCP 반도체장치(21)의 설치 방법으로서, 납땜에 의한 방법과 ACF에 의한 방법이 있다. ACF에 의한 설치방법에서는, PWB(53)를 정렬하여 모든 플렉스 TCP 반도체장치(21)를 일괄적으로 실장한다.
그후, 액정패널(52)의 뒷쪽에 광원으로 작용하는 백라이트(54)를 설치하여, 액정패널(52), PWB(53) 및 백라이트(54)로 이루어지는 유닛전체를 베셀(55)로 덮는다.
이상과 같이하여 액정패널표시장치(51)가 제조된다. 이 액정패널표시장치(51)에는, 상기한 바와같이, 단선에 대한 내성이 높고, 제조 수율이 우수한 플렉스 TCP 반도체장치(21)를 사용하고 있다. 따라서, 10인치 이상의 대형 액정패널표시장치를 제조하는 경우에도 저비용으로 수율이 양호하게 제조할 수 있다.
상기한 바와같이, 본 발명에 따른 단선 시험방법은, 절연 테이프상에 금속 배선패턴 및 상기 금속 배선패턴을 절연 피복하는 절연보호막이 배치된 테이프 캐리어가 각각 제공되어 있는 액정패널을 구동하는 구동용 반도체소자를 갖는 테이프 캐리어 패키지 반도체장치의 상기 테이프 캐리어와 동일한 구조의 시험용테이프 캐리어의 단선 시험방법에 있어서, 상기 시험용 테이프 캐리어의 일단이 액정 패널에 접속되고 타단은 액정패널 구동용의 신호를 출력하는 회로기판에 접속되며, 상기 액정패널과 상기 회로기판이 대향하도록 정렬되어 상기 시험용 테이프 캐리어를 구부려진 상태로 하여, 상기 시험용 테이프 캐리어를 일정한 주기로 변화하는 온도환경에 노출시켜 상기 시험용 테이프 캐리어의 금속 배선패턴이 단선될때까지의 주기수를 구하는 것을 특징으로 한다.
상기 방법에서는, 테이프 캐리어 패키지 반도체장치를 구성하는 테이프 캐리어의 금속 배선패턴의 단선 시험방법으로서, 테이프 캐리어와 동일한 구조의 시험용 테이프 캐리어를 제작하여, 이것을 액정패널과 회로기판이 대향하도록 구부려진 상태로 하여, 그 상태에서, 일정한 주기로 변화하는 온도환경에 노출시켜서 단선될때까지의 주기 수를 구하는 것이다.
시험용 테이프 캐리어를 상기한 바와같이 구부린 상태로 함으로써, 테이프 캐리어 패키지 반도체장치를 실제로 액정패널에 실장한 상태와 근접한 상태를 실현할 수 있다. 이 상태에서, 시험용 테이프 캐리어를 일정한 주기로 변화하는 온도환경에 노출시킬때, 단선되는 개소가 실제로 액정패널 실장공정에서 발생하는 단선 개소와 일치하며, 단선 불량 발생이 가속된다.
따라서, 테이프 캐리어 패키지 반도체장치의 액정패널 설치공정에서 발생하는 단선불량을, 상기 단선 시험을 실행함에 의해 단시간내에 확실히 확인할 수 있다.
또한, 본 발명에 따른 테이프 캐리어 패키지 반도체장치는, 절연 테이프에 금속 배선패턴 및 상기 금속 배선패턴을 절연 피복하는 절연보호막이 배치된 테이프 캐리어, 및 액정패널을 구동하는 구동용 반도체소자를 가지며, 테이프 캐리어의 일단이 상기 액정패널에 접속되고 타단이 액정패널 구동용의 신호를 출력하는 회로기판에 접속되는 테이프 캐리어 패키지 반도체장치에 있어서, 상기 절연보호막은, 상기 단선 시험방법에 의해, 상기 시험용 금속 배선패턴이 소정의 주기 수까지 단선되지 않는 것으로 확인된 재료로 제조되는 것을 특징으로 한다.
상기 구성에 의하면, 테이프 캐리어에 형성되는 절연보호막은, 상기 단선 시험방법에 의해, 시험용 금속 배선패턴이 소정의 주기 수까지 단선되지 않는 것으로 확인된 재료로 제조된다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 액정패널에 설치하더라도, 금속 배선패턴이 단선되기 어렵게 된다.
또한, 상기 테이프 캐리어 패키지 반도체장치는, 상기 절연보호막이 85℃ 및 -30℃의 온도를 각각 30분씩 되풀이하는 주기를 이용하는 상기 단선 시험방법에 의해 상기 시험용 금속 배선패턴이 200주기까지 단선되지 않는 한 종류의 땜납레지스트로 제조됨을 특징으로 한다.
상기 구성에 의하면, 절연 테이프상에 형성된 절연보호막은 한 종류의 땜납레지스트로 제조된다. 이 땜납레지스트는 85℃ 및 -30℃를 각각 30분씩, 즉 60분의 주기를 갖는 온도환경에 노출시키는 단선 시험에 의해, 금속 배선패턴이 200주기까지 단선되지 않을 정도로 유연성을 갖는다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 액정패널에 실장하더라도 금속 배선패턴은 단선되기 어렵다. 또한, 테이프 캐리어 패키지 반도체장치에서 휨의 발생이 감소되며, 절연보호막의 형성을 1회의 공정으로 완성시키기 때문에, 테이프 캐리어의 제조비용을 절감할 수 있다.
또한, 상기 테이프 캐리어 패키지 반도체장치는 상기 땜납레지스트의 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있음을 특징으로 한다.
상기 구성에 의하면, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있으면, 땜납레지스트는 대단히 유연한 절연보호막으로서 작용한다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 액정패널에 실장하더라도, 금속 배선패턴은 대단히 단선되기 어렵다. 또한, 테이프 캐리어 패키지 반도체장치에서의 휨의 발생이 감소되고, 테이프 캐리어의 제조비용을 절감할 수 있다.
또한, 상기 테이프 캐리어 패키지 반도체장치는 상기 땜납레지스트의 두께가 5μm∼45μm의 범위내에 있는 것을 특징으로 한다.
상기 구성에 의하면, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있고, 두께가 5μm∼45μm의 범위내에 있으면, 그 땜납레지스트는 대단히 유연한 절연보호막으로서 작용하게 된다.
또한, 상기 테이프 캐리어 패키지 반도체장치는 상기 땜납레지스트가 그의 점도를 결정하는 필러를 10wt%∼40wt%의 범위내로 함유하는 것을 특징으로 한다.
상기 구성에 의하면, 땜납레지스트는 10wt%∼40wt%의 범위내의 필러를 함유하므로, 인쇄시에 점도가 낮게 유지된다.
따라서, 땜납레지스트의 틱소트로피성이 개선되어 인쇄시에, 땜납레지스트의 에지에 블리드가 발생하기 어렵고, 패터닝 정밀도가 향상된다.
또한, 상기 테이프 캐리어 패키지 반도체장치는 상기 땜납레지스트가 고무계, 폴리이미드계, 에폭시계, 실리콘계, 또는 우레탄계중 어느 한 하나의 재료로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 땜납레지스트는 고무계, 폴리이미드계, 에폭시계, 실리콘계, 또는 우레탄계중 어느 하나의 재료로 제조되어 유연성이 높은 절연보호막을 형성한다.
또한, 상기 테이프 캐리어 패키지 반도체장치는 상기 테이프 캐리어와 상기 구동용 반도체소자가 전기적으로 접속된 부분의 주변이 절연성을 갖는 액상수지에 의해, 상기 액상수지의 에지가 상기 땜납레지스트의 표면과 70°이하의 각도를 이루도록 덮혀 지는 것을 특징으로 한다.
상기 구성에 의하면, 테이프 캐리어와 상기 구동용 반도체소자가 전기적으로 접속된 부분의 주변이, 절연성을 갖는 액상수지에 의해 덮혀진다. 이 상태에서, 액상수지는 그의 에지가 상기 땜납레지스트의 표면과 70°이하의 각도를 이루도록 형성된다.
따라서, 액상수지와 땜납레지스트 사이의 밀착성이 높아지고, 테이프 캐리어 패키지 반도체장치를 수율이 양호하게 제조할 수 있다.
또한, 본 발명의 액정패널표시장치는, 절연테이프상에 금속 배선패턴 및 상기 금속 배선패턴을 절연 피복하는 절연보호막이 배치된 테이프 캐리어, 및 액정패널을 구동하는 구동용 반도체소자를 가지며, 상기 테이프 캐리어의 일단이 상기 액정패널에 접속되고 타단이 액정패널 구동용의 신호를 출력하는 회로기판에 접속되는 테이프 캐리어 패키지 반도체장치가 제공된 액정패널 표시장치에 있어서, 상기 절연보호막은, 상기 단선 시험방법에 의해, 상기 시험용 금속 배선패턴이 소정의 주기 수까지 단선되지 않는 것으로 확인된 재료로 제조되는 것을 특징으로 한다.
상기 구성에 의하면, 테이프 캐리어에 형성되는 절연보호막은, 상기 단선 시험방법에 의해, 시험용 금속 배선패턴이 소정의 주기 수까지 단선되지 않는 것이 확인된 재료로 제조된다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 대형 액정패널에 실장하더라도, 금속 배선패턴이 단선되기 어렵게 됨으로써, 대형의 액정패널 표시장치를 고수율로 제공할 수가 있다.
또한, 상기 테이프 캐리어 패키지 반도체장치는, 85℃ 및 -30℃의 온도를 각각 30분씩 되풀이하는 주기를 이용하는 상기 단선 시험방법에 의해, 상기 시험용 금속 배선패턴이 200주기까지 단선되지 않는 것이 확인된 한 종류의 땜납레지스트로 상기 절연보호막이 제조됨을 특징으로 한다.
상기 구성에 의하면, 절연 테이프상에 형성된 절연보호막은 한 종류의 땜납레지스트로 제조된다. 이 땜납레지스트는 85℃ 및 -30℃의 온도를 각각 30분씩 되풀이하는, 즉 60분의 주기를 갖는 온도환경에 노출시키는 단선 시험에 의해 확인된 바로서, 금속 배선패턴이 200주기까지 단선되지 않을 정도로 유연성을 갖는다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 대형 액정패널에 실장하더라도, 금속 배선패턴은 단선되기 어렵다. 또한, 테이프 캐리어 패키지 반도체장치에서의 휨의 발생이 감소되며, 절연보호막의 형성을 1회의 공정으로 완성시키기 때문에, 테이프 캐리어의 제조비용을 절감할 수 있다.
따라서, 대형 액정패널표시장치를 고수율로 제공할 수 있다.
또한, 상기 테이프 캐리어 패키지 반도체장치는 상기 땜납레지스트의 영률이 5kgf/mm2∼7Okgf/mm2의 범위내로 설정됨을 특징으로 한다.
상기 구성에 의하면, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있으면, 땜납레지스트는 대단히 유연한 절연보호막으로서 작용한다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 액정패널에 실장하더라도, 금속 배선패턴은 대단히 단선되기 어렵다. 또한, 테이프 캐리어 패키지 반도체장치에서의 휨의 발생이 감소되고, 테이프 캐리어의 제조비용을 절감할 수 있다.
따라서, 대형 액정패널표시장치를 고수율로 제공할 수 있다.
또한, 상기 테이프 액정 패널 표시장치는 상기 땜납레지스트의 두께가 5μm∼45μm의 범위내로 설정됨을 특징으로 한다.
상기 구성에 의하면, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있고, 두께가 5μm∼45μm의 범위내에 있으면, 그 땜납레지스트는 대단히 유연한 절연보호막으로서 작용하게 된다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 액정패널에 실장하더라도, 금속 배선패턴은 대단히 단선되기 어렵다. 또한, TCP 반도체장치에서의 휨의 발생이 감소되며, 테이프 캐리어의 제조비용을 절감할 수 있다.
따라서, 대형 액정패널표시장치를 고수율로 제공할 수 있다.
또한, 상기 액정 패널 표시 장치는 상기 땜납레지스트가 그의 점도를 결정하는 필러를 10wt%∼40wt%의 범위내로 함유하는 것을 특징으로 한다.
상기 구성에 의하면, 땜납레지스트는 10wt%∼40wt%의 범위내의 필러를 함유하므로, 인쇄시에 점도가 낮게 유지된다.
따라서, 땜납레지스트의 틱소트로피성이 개선되어 인쇄시에, 땜납레지스트의 에지에 블리드가 발생하기 어렵고, 패터닝 정밀도가 향상된다.
따라서, 대형 액정패널표시장치를 고수율로 제공할 수 있다.
또한, 상기 액정 패널 표시 장치는 상기 땜납레지스트가 고무계, 폴리이미드계, 에폭시계, 실리콘계, 또는 우레탄계중 어느 하나의 재료로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 땜납레지스트는 고무계, 폴리이미드계, 에폭시계, 실리콘계, 또는 우레탄계중 어느 하나의 재료로 제조되어 유연성이 높은 절연보호막을 형성한다.
따라서, 상기 테이프 캐리어 패키지 반도체장치의 금속 배선패턴은 단선되기 어렵게 되어, 대형 액정패널표시장치를 고수율로 제공할 수 있다.
또한, 상기 액정 패널 표시장치는 상기 테이프 캐리어와 상기 구동용 반도체소자가 전기적으로 접속된 부분의 주변이 절연성을 갖는 액상수지에 의해, 상기 액상수지의 에지가 상기 땜납레지스트의 상부면과 70°이하의 각도를 이루도록 덮혀 지는 것을 특징으로 한다.
상기 구성에 의하면, 테이프 캐리어와 상기 구동용 반도체소자가 전기적으로 접속된 부분의 주변이, 절연성을 갖는 액상수지에 의해 덮혀진다. 이 상태에서, 액상수지는 그의 에지가 상기 땜납레지스트의 상부면과 70°이하의 각도를 이루도록 형성된다.
따라서, 액상수지와 땜납레지스트 사이의 밀착성이 높아지고, 테이프 캐리어 패키지 반도체장치를 수율이 양호하게 제조할 수 있다. 따라서, 액정패널표시장치를 고수율로 제공할 수 있다.
또한, 본 발명의 테이프 캐리어 패키지 반도체장치는, 절연테이프상에 설치된 금속 배선패턴 및 상기 금속 배선패턴과 함께 상기 절연테이프가 구부러질 수 있도록 상기 절연 테이프에 형성된 통과 구멍의 표면 및 배면 양측을 절연 및 피복하는 절연보호막을 갖는 테이프캐리어, 및 상기 테이프 캐리어상에 실장된 반도체소자가 제공된 테이프 캐리어 패키지 반도체장치에 있어서, 상기 통과구멍의 표면 및 배면 양측을 절연 및 피복하는 상기 절연보호막은 각각, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있는 땜납레지스트로 제조됨을 특징으로 한다.
상기 구성에서는, 통과구멍의 표면 및 배면 양측을 절연 피복하는 각각의 절연보호막으로서, 영률이 5kgf/mm2∼7Okgf/mm2의 범위내에 있는 땜납레지스트가 형성된다. 따라서, 테이프 캐리어 패키지 반도체장치의 유연성이 향상된다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 대형 액정패널에 실장할때, 테이프 캐리어 패키지 반도체장치에 큰 응력이 가해지더라도, 금속 배선패턴은 단선되지 않는다. 또한, 테이프 캐리어 패키지 반도체장치의 휘어짐을 억제하여, 테이프 캐리어 패키지반도체장치의 제조 수율을 향상시킬 수 있다.
또한, 상기 테이프 캐리어 패키지 반도체장치는, 상기 땜납레지스트가 상기 통과구멍의 표면 및 배면 양측에서 동일한 재료로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 통과구멍의 표면 및 배면 양측에는 동일한 재료로 이루어지는 땜납레지스트가 형성된다. 사용되는 땜납레지스트가 한 종류만으로 이루어지기 때문에, 통과구멍의 표면 및 배면 양측에 땜납레지스트를 형성할 때, 한 대의 전용 장치만이 필요하므로, 땜납레지스트의 관리가 용이하다.
또한, 상기 테이프 캐리어 패키지 반도체장치는, 상기 땜납레지스트가 그의 점도를 결정하는 필러를 10wt%∼40wt%의 범위로 함유하는 것을 특징으로 한다.
상기 구성에 의하면, 땜납레지스트는 10wt%∼40wt%의 범위로 필러를 함유한다. 이것 때문에, 땜납레지스트를 인쇄할때에 블리드의 발생을 방지하여 패터닝 정밀도가 향상된다. 상기 테이프 캐리어의 제조시에 땜납레지스트의 분리가 방지되므로, 테이프 캐리어의 제조 수율이 향상된다.
또한, 상기 테이프 캐리어 패키지 반도체장치는, 상기 땜납레지스트가 고무계, 폴리이미드계, 우레탄계, 실리콘계, 또는 에폭시계중 어느 하나의 재료로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 땜납레지스트는 고무계, 폴리이미드계, 우레탄계, 실리콘계, 또는 에폭시계중 어느 하나의 재료로 이루어지며 유연성이 높은 절연보호막을 형성한다.
또한, 본 발명의 액정패널표시장치는, 절연테이프상에 설치된 금속 배선패턴과 및 상기 금속배선패턴이 구부려질 수 있도록 상기 절연 테이프에 형성된 통과구멍의 표면 및 배면 양측을 절연 피복하는 절연보호막을 갖는 테이프 캐리어, 및 액정패널을 구동하도록 상기 테이프 캐리어에 실장되는 반도체소자가 제공된 테이프 캐리어 패키지 반도체장치 및 상기 액정패널을 포함하는 액정패널 표시장치에 있어서, 상기 통과구멍의 표면 및 배면 양측을 절연 피복하는 상기 절연보호막은 각각, 영률이 5kgf/mm2∼70kgf/mm2의 범위내에 있는 땜납레지스트로 제조됨을 특징으로 한다.
상기 구성에 의하면, 통과구멍의 표면 및 배면 양측을 절연 피복하는 각각의 상기 절연보호막으로서, 영률이 5kgf/mm2∼7Okgf/mm2의 범위에 있는 땜납레지스트가 형성된다. 따라서, 액정패널 표시장치는, 유연성이 높은 테이프 캐리어패키지 반도체장치를 가질 수 있다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 액정패널에 설치하더라도, 금속 배선패턴은 단선되지 않는다. 또한, 테이프 캐리어 패키지 반도체장치의 휘어짐을 억제하여, 액정패널표시장치의 제조 수율을 향상시킬 수 있다.
또한, 상기 테이프 캐리어 패키지 반도체장치는, 상기 땜납레지스트가, 상기 통과구멍의 표면 및 배면 양측에서 동일한 재료로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 통과구멍의 표면 및 배면 양측에 동일한 재료로 이루어지는 땜납레지스트가 형성된다. 사용되는 땜납레지스트가 한 종류만으로 됨으로써, 통과구멍의 표면 및 배면 양측에 땜납레지스트를 형성할때, 한 대의 전용 장치만이 필요하므로, 땜납레지스트의 관리가 용이하게 된다.
따라서, 액정패널표시장치를 저비용으로 제조할 수 있다.
또한, 상기 액정패널 표시장치는, 상기 땜납레지스트가 그의 점도를 결정하는 필러를 10wt%∼40wt%의 범위로 함유하는 것을 특징으로 한다.
상기 구성에 의하면, 땜납레지스트는 10wt%∼40wt%의 범위로 필러를 함유한다. 이것 때문에, 땜납레지스트를 인쇄할때 블리드의 발생이 방지되어 패터닝 정밀도가 향상된다. 상기 테이프 캐리어의 제조시에 땜납레지스트의 분리가 방지되므로, 테이프 캐리어의 제조 수율이 향상된다.
또한, 상기 액정패널 표시장치는, 상기 땜납레지스트가 고무계, 폴리이미드계, 우레탄계, 실리콘계, 또는 에폭시계중 어느 하나의 재료로 이루어지는 것을 특징으로 한다.
상기 구성에 의하면, 땜납레지스트는 고무계, 폴리이미드계, 우레탄계, 실리콘계, 또는 에폭시계중 어느 하나의 재료로 이루어지며, 유연성이 높은 절연보호막을 형성한다.
또한, 상기 액정패널 표시장치는 상기액정패널이 10인치 이상의 크기로 된 것을 특징으로 한다.
상기 구성에 의하면, 액정패널 표시장치에 사용되는 액정패널이 10인치 이상의 대형이더라도, 상기 테이프 캐리어 패키지 반도체장치의 절연보호막은 높은 유연성을 가지며, 높은 제조 수율을 보장한다.
따라서, 상기 테이프 캐리어 패키지 반도체장치를 액정패널에 실장하더라도, 금속 배선패턴의 단선이 일어나기 어렵고, 10인치 이상의 대형 액정패널 표시장치를 고수율로 제조할 수 있다.
본 발명이 이상 설명되었지만, 여러 가지 방식으로 개조될 수 있음은 자명하다. 이러한 개조는 본 발명의 범위와 정신을 벗어나는 것으로 간주되지 않으며, 당업자라면 이러한 모든 변화는 첨부된 특허청구의 범위내에 포함되는 것임을 알 수 있을 것이다.

Claims (22)

  1. 테이프 캐리어 및 상기 테이프 캐리어상에 실장된 반도체소자를 가진 테이프 캐리어 패키지 반도체장치에 있어서,
    상기 테이프 캐리어는 :
    절연성 테이프,
    상기 절연성 테이프의 일 표면에 설치된 금속 배선패턴,
    상기 절연성 테이프가 구부려질 수 있도록 상기 절연성 테이프를 관통하여 형성된 통과구멍,
    상기 금속 배선패턴 및 상기 금속 배선패턴측상의 통과구멍을 절연 및 피복하는 제 1 절연보호막, 및
    상기 금속 배선패턴측과 반대측의 통과구멍을 절연 및 피복하는 제 2 절연보호막을 포함하고,
    상기 제 1 및 제 2 절연보호막은 영률이 5kgf/mm2∼70kgf/mm2의 범위내에 있는 땜납레지스트로 제조됨을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 절연보호막을 형성하는 땜납레지스트의 두께가 5μm∼45μm의 범위내에 있는 것을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  3. 제 1 항에 있어서, 상기 제 1 절연보호막의 땜납레지스트가 그의 점도를 결정하는 필러를 1Owt%∼40wt%의 범위로 함유하고 있는 것을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 절연보호막을 형성하는 땜납레지스트가 고무계, 폴리이미드계, 에폭시계, 실리콘계 및 우레탄계 땜납레지스트중 어느 하나의 재료로 제조되는 것을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  5. 제 1 항에 있어서, 상기 테이프 캐리어와 상기 구동용 반도체소자가 전기적으로 접속된 부분의 주변은 절연성을 갖는 액상수지에 의해, 상기 액상수지의 에지가 상기 제 1 절연보호막의 상부면과 70°이하의 각도를 이루도록 덮혀 지는 것을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  6. 제 1 항에 있어서, 상기 제 1 절연막 및 상기 제 2 절연막이 동일한 재료로 제조되는 것을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  7. 제 6 항에 있어서, 상기 제 1 및 제 2 절연보호막을 형성하는 땜납레지스트의 두께가 5μm∼45μm의 범위내에 있는 것을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  8. 제 6 항에 있어서, 상기 제 1 및 제 2 절연보호막의 땜납레지스트가 그의 점도를 결정하는 필러를 10wt%∼40wt%의 범위로 함유하고 있는 것을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  9. 제 6 항에 있어서, 상기 제 1 및 제 2 절연보호막을 형성하는 땜납레지스트가 고무계, 폴리이미드계, 에폭시계, 실리콘계 및 우레탄계 땜납레지스트중 어느 하나의 재료로 제조되는 것을 특징으로 하는 테이프 캐리어 패키지 반도체장치.
  10. 테이프 캐리어 및 액정패널의 구동하도록 상기 테이프 캐리어상에 실장된 반도체소자를 가진 테이프 캐리어 패키지 반도체장치 및 액정패널이 제공된 액정패널 표시장치에 있어서,
    상기 테이프 캐리어는 :
    절연성 테이프,
    상기 절연성 테이프의 일 표면에 설치된 금속 배선패턴,
    상기 절연성 테이프가 구부려질 수 있도록 상기 절연성 테이프를 관통하여 형성된 통과구멍,
    상기 금속 배선패턴 및 상기 금속 배선패턴측상의 통과구멍을 절연 및 피복하는 제 1 절연보호막, 및
    상기 금속 배선패턴측과 반대측의 통과구멍을 절연 및 피복하는 제 2 절연보호막을 포함하며,
    상기 제 1 및 제 2 절연보호막은 영률이 5kgf/mm2∼70kgf/mm2의 범위내에 있는 땜납레지스트로 제조되는 것을 특징으로 하는 액정패널 표시장치.
  11. 제 10 항에 있어서, 상기 제 1 및 제 2 절연보호막을 형성하는 땜납레지스트의 두께가 5μm∼45μm의 범위내에 있는 것을 특징으로 하는 액정패널 표시장치.
  12. 제 10 항에 있어서, 상기 제 1 절연보호막의 땜납레지스트가 그의 점도를 결정하는 필러를 1Owt%∼40wt%의 범위로 함유하고 있는 것을 특징으로 하는 액정패널 표시장치.
  13. 제 10 항에 있어서, 상기 제 1 및 제 2 절연보호막을 형성하는 땜납레지스트가 고무계, 폴리이미드계, 에폭시계, 실리콘계 및 우레탄계 땜납레지스트중 어느 하나의 재료로 제조되는 것을 특징으로 하는 액정패널 표시장치.
  14. 제 10 항에 있어서, 상기 테이프 캐리어와 상기 구동용 반도체소자가 전기적으로 접속된 부분의 주변은 절연성을 갖는 액상수지에 의해, 상기 액상수지의 에지가 상기 제 1 절연보호막의 상부면과 70°이하의 각도를 이루도록 덮혀 지는 것을 특징으로 하는 액정패널 표시장치.
  15. 제 10 항에 있어서, 상기 제 1 절연막 및 상기 제 2 절연막이 동일한 재료로 제조되는 것을 특징으로 하는 액정패널 표시장치.
  16. 제 15 항에 있어서, 상기 제 1 및 제 2 절연보호막을 형성하는 땜납레지스트의 두께가 5μm∼45μm의 범위내에 있는 것을 특징으로 하는 액정패널 표시장치.
  17. 제 15 항에 있어서, 상기 제 1 및 제 2 절연보호막의 땜납레지스트가 그의 점도를 결정하는 필러를 10wt%∼40wt%의 범위로 함유하고 있는 것을 특징으로 하는 액정패널 표시장치.
  18. 제 15 항에 있어서, 상기 제 1 및 제 2 절연보호막을 형성하는 땜납레지스트가 고무계, 폴리이미드계, 에폭시계, 실리콘계 및 우레탄계 땜납레지스트중 어느 하나의 재료로 제조되는 것을 특징으로 하는 액정패널 표시장치.
  19. 제 10 항에 있어서, 상기 액정패널이 10인치 이상의 크기를 갖는 것을 특징으로 하는 액정패널표시장치.
  20. 테이프 캐리어 패키지 반도체장치를 구성하며, 절연성 테이프상에 금속 배선패턴 및 상기 금속 배선패턴을 절연 및 피복하는 절연보호막이 배치되어 있는 테이프 캐리어의 단선 시험방법으로서,
    상기 테이프 캐리어와 동일한 구조를 갖는 시험용 테이프 캐리어를 제조하는 단계;
    상기 시험용 테이프 캐리어의 양 단부들을 판모양의 기판에 접속하는 단계;
    상기 시험용 테이프 캐리어가 구부려진 상태로 되도록 상기 기판들을 서로 대향하게 정렬시키는 단계; 및
    상기 시험용 테이프 캐리어를 일정한 주기로 변화하는 온도환경에 노출시켜서 상기 시험용 테이프 캐리어의 금속 배선패턴이 단선될때까지의 주기 수를 측정하는 단계를 포함하는 것을 특징으로 하는 단선 시험방법.
  21. 제 20 항에 있어서, 상기 시험용 테이프 캐리어의 일단은 액정패널에 접속되고 타단은 액정패널구동용 신호를 출력하는 회로기판에 접속되는 것을 특징으로 하는 단선 시험방법.
  22. 제 21 항에 있어서, 상기 시험용 테이프 캐리어를 30분의 주기로 85℃ 및 -30℃ 사이에서 변화하는 온도환경에 노출시켜서, 상기 시험용 테이프 캐리어의 금속 배선패턴이 200주기 까지 단선되지 않으면, 상기 테이프캐리어를 단선에 대한 내성이 양호하다고 간주하는 것을 특징으로 하는 단선 시험방법.
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