KR100266760B1 - 적층형 반도체 용량 소자 제조 공정 - Google Patents

Abstract

먼저, 반도체 기판의 표면 상부에 선택적으로 실리콘 산화막이 형성된다. 그 다음, 약 1×10²⁰(원자/cm³)의 농도로 인이 도핑된 제1 비정질 실리콘막과 도핑되지 않은 제2 비정질 실리콘막이 순차적으로 침적된다. 이와 같은 방식으로, 제1 및 제2 비정질 실리콘막들로 구성된 하부 전극용 비정질 실리콘층이 형성된다. 그 다음, 하부 전극용 비정질 실리콘층의 상부에 HSG가 형성된다. 그 다음, 하부 전극용 비정질 실리콘층이 패터닝되어 적층형 용량 소자의 하부 전극이 형성된다. 이후, 하부 전극의 상부면과 측면상에 용량 절연층이 형성된다. 그 다음, 전표면 상부에 상부 전극이 침적된다.

Description

적층형 반도체 용량 소자 제조 공정

본 발명은 DRAM 등에 사용되는 반도체 용량 소자 제조 공정에 관한 것이다. 보다 상세하게는, 본 발명은 하부 전극의 축적 전하량을 증가시킬 수 있는 적층형 반도체 용량 소자 제조 공정에 관한 것이다.

반도체 장치에 있어서, 특히 DRAM 등에 사용되는 용량 소자의 하부 전극을 형성하는 기술에 있어서, 최근에는 실리콘 전극의 표면상에 반구형 그레인(HSG: Hemispherical Grain)을 형성하기 위한 기술이 자주 사용되고 있다.

제1(a)도 내지 제1(e)도는 HSG 기술을 사용하여 용량 소자를 제조하는 공정 단계들을 순차적으로 나타내는 단면도이다. 먼저, 제1(a)도에 도시된 바와 같이, n형 반도체 기판(10)의 표면을 선택적으로 산화함으로써 소자 분리 영역을 이루는 실리콘 산화막(11)을 300nm의 두께로 형성한다. n형 반도체 기판(10)은 반도체 기판상에 형성된 n형 불순물 영역일 수도 있다.

그 다음, 제1(b)도에 도시된 바와 같이, 열 CVD 기술로 전 표면상에 인(P)이 도핑된 비정질 실리콘막(12)을 150nm의 두께로 형성한다. 비정질 실리콘막(12)은 100% SiH₄가스를 1000sccm의 유속으로, 그리고 질소 가스로 희석된 1% PH₃가스를 10sccm의 유속으로 공급하고 이를 약 1시간 동안 1Torr 이하의 압력에서 약 530℃의 온도로 유지함으로써 형성된다. 이러한 침적 조건에서 약 5×10¹⁹(원자/cm³)의 인(P) 농도를 가진 비정질 실리콘막(12)이 형성된다.

그 다음, 제1(c)도에 도시된 바와 같이, HSG, 즉 약 50 내지 100nm의 직경을 가진 반구형 요철을 가진 실리콘 결정이 비정질 실리콘막(12)의 표면상에 형성된다. HSG의 제조 공정은 후에 설명될 것이다.

이어서, 제1(d)도에 도시된 바와 같이, 비정질 실리콘막(12)은 사진 기술과 드라이 에칭 기술을 사용하여 패터닝되어 적층 전극, 즉 용량 소자의 하부 전극(12a)이 된다.

그 다음, 제1(e)도에 도시된 바와 같이, 하부 전극(12a)의 상부에 용량 절연막을 이루는 실리콘 질화막이 열 CVD 기술로 약 7nm의 두께로 형성된다. 그 다음, 이 표면상에 폴리실리콘막으로 이루어진 용량 소자의 상부 전극(13)이 약 150nm의 두께로 형성된다. 그 다음, 전기적으로 활성화하기 위하여, POCl₃(phosphorous oxytrichloride)이 존재하는 가스 분위기에서 열처리가 실시된다. 이에 의해 적층형 반도체 용량 소작 형성된다.

전술한 바와 같이 구성되는 반도체 용량 소자에 있어서, HSG는 표면적을 증가시키기 위하여 하부 전극을 이루는 비정질 실리콘막(12)의 표면상에 형성된다. 따라서, 하부 전극에 적층되는 전하량이 증가될 수 있다.

그 다음, 비정질 실리콘막(12)의 표면상에 HSG를 형성하는 방법이 구체적으로 설명된다. HSG의 제조 공정으로서, 일본 특허 공보 제 5-90490호에 개시된 어닐링 방법과 일본 특허 공보 제 5-304273호에 개시된 핵 형성 방법이 있다. 먼저, 어닐링 방법에 대한 설명이 주어진다.

제1(b)도에 도시된 바와 같이, 어닐링 방법에서는, 비정질 실리콘막(12)을 형성한 후, 침적 챔버로부터 제거하지 않고 감소된 압력하에 침적시 온도로 챔버 내에서 HSG가 형성된다. 구체적으로는, 0.2Torr의 압력하에 570℃의 침적 온도로 비정질 실리콘막(12)을 형성한 후, 감소된 압력하에 1시간 동안 열처리를 실시하여 비정질 실리콘막(12)의 표면상에 HSG를 형성한다. 어닐링 방법은 단지 침적 확산로(furnace)를 사용함으로써 HSG를 형성할 수 있다는 장점이 있다.

HSG 기술은 비정질 실리콘막 표면상의 실리콘 원자가 열처리에 의해 이동하여 표면상에 송이 다발을 형성함으로써 표면상에 요철을 형성하는 기술이라는 점에 유의해야 한다. 실리콘 원자의 이동은 비정질 실리콘막 표면상에 자연 산화막 등과 같은 오염 물질이 존재하는 경우 크게 감소된다. 어닐링 방법은 비정질 실리콘막의 침적 후 챔버로부터 제거되지 않은 채로 열처리를 실시하는 기술이므로, 열처리 전의 청정 표면이 쉽게 얻어질 수 있다. 따라서, 챔버 내의 온도, 압력등의 조건이 일정한 경우, HSG는 안정되게 형성될 수 있다.

그 다음, 핵 형성 방법에 대한 설명이 주어진다. 비정질 실리콘막이 형성될 반도체 기판이 챔버(도시되지 않음) 내에 장착된다. 디실란(disilane) 가스가 챔버안으로 도입되고 약 600℃의 온도에서 리 기판에 대한 열처리가 실시된다. 이에 의해, HSG의 결정 핵이 깨끗한 비정질 실리콘막의 표면상에 형성된다. 그 다음, 기판을 챔버(도시되지 않음) 내에 남겨둔 채 어닐링이 실시된다. 어닐링은 HSG의 결정핵 형성 온도와 같은 온도 또는 최고 650℃의 온도에서 실시된다. 이에 의해, 결정핵을 둘러싼 비정질 실리콘막 표면상의 실리콘 분자가 결정 핵 주위로 이동하여 모이게 됨으로써 비정질 실리콘막의 표면상에 HSG가 형성된다.

이러한 핵 형성 방법은 실란 형태의 가스를 사용하여 HSG의 결정 핵을 형성하는 단계와 막 침적 가스를 도입하지 않고 어닐링을 실시하는 단계로 이루어진 개별적인 2 단계로 실시된다. 따라서, 핵 형성 방법은 예컨대, 어닐링 단계의 어닐링 조건을 조절함으로써 HSG의 그레인 직경을 조절할 수 있다는 장점이 있다.

한편, 1Torr의 압력보다 낮거나 동일한 압력하에 결정 핵을 형성하는 단계가 수행되는 경우, 실리콘 산화막 상에는 결정 핵이 형성되지 않고 비정질 실리콘막의 표면상에만 결정 핵이 형성된다. 따라서, 핵 형성 방법은 결정 핵 형성 단계의 형성 조건을 조절함으로써 HSG의 형성 밀도를 제어할 수 있다는 장점이 있다.

제2(a)도 내지 제2(c)도는 핵 형성 방법에 의해 HSG를 제조하는 공정 단계들의 일례를 순차적으로 나타낸 단면도이다. 제2(a)도 내지 제2(c)도에서, 제1(a)도 내지 제1(e)도의 요소들과 동일한 요소들에 대해서는 동일한 참조 번호가 주어지며 이들에 대한 상세한 설명은 생략된다. 먼저, 제1(a)도 및 제1(b)도에 도시된 방법과 유사한 방법으로, 막 침적 챔버(도시되지 않음) 안에서, 기판 및 기판의 표면상에 선택적으로 형성된 실리콘 산화막(11)의 표면들상에 비정질 실리콘막(12)이 형성된다.

그 다음, 막 침적 챔버로부터 기판을 제거한 후, 제2(a)도에 도시된 바와 같이, 사진 기술과 드라이 에칭 기술을 사용하여, 비정질 실리콘막(12)을 패터닝하여 패터닝된 비정질 실리콘막(12b)을 형성한다.

그 다음, 기판을 막 침적 챔버 안에 장착한 후, 패터닝된 비정질 실리콘막(12b)의 표면상에 핵 형성 방법으로 HSG가 형성된다. 이때, 결정 핵 형성 조건은 적절히 조절되기 때문에 실리콘 산화막(11)상에는 결정 핵이 형성되지 않는다. 이어서, 하부 전극(12a)이 형성된다.

HSG 형성 후의 공정 단계들은 어닐링 방법과 유사하다. 즉, 제2(c)도에 도시된 바와 같이, 용량 절연막을 이루는 실리콘 질화막(도시되지 않음)이 하부 전극(12a) 상부에 약 7nm의 두께로 침적된다. 그 다음, 이 표면들상에 폴리실리콘막으로 이루어진 용량 소자의 상부 전극(13)이 침적된다. 이에 따라, 반도체 용량 소자가 얻어질 수 있다.

제2(a)도 내지 제2(c)도에 도시된 HSG 형성 방법은 비정질 실리콘막의 표면상에만 결정 핵이 형성되는 조건으로 결정 핵을 형성하기 위한 방법이다. 따라서, 비정질 실리콘막(12)을 패터닝하여 패터닝된 비정질 실리콘막(12b)을 형성한 후, 패터닝된 비정질 실리콘막(12b)의 표면상에 HSG가 형성될 수 있다. 이에 의해, HSG는 패터닝된 비정질 실리콘막(12b)의 측표면상에도 형성된다. 따라서, 제2(a)도 내지 제2(c)도에 도시된 핵 형성 방법은 어닐링 방법에 비해 하부 전극의 표면적을 증가시키는 효과를 개선할 수 있다.

따라서, HSG가 비정질 실리콘막의 표면상에 종래 방법으로 형성되는 경우에는, 비정질 실리콘막이 도핑되지 않거나, 또는 인 농도가 약 5×10¹⁹(원자/cm³)보다 낮거나 동일한 낮은 불순물 농도를 갖는 경우에 양호한 형상의 HSG가 형성될 수 있다.

그러나, HSG가 낮은 불순물 농도를 가진 비정질 실리콘막을 사용하는 종래 방법에 의해 형성되는 경우에는, 다음과 같은 문제가 발생한다. 제3도는 수직축에 최대 용량에 관한 용량을 표시하고 수평축에는 상부 전극에 인가되는 바이어스 전압을 표시하여 용량과 바이어스 전압 간의 관계를 나타내는 그래프이다. 제3도에서, 실선(1)은 5×10¹⁹(원자/cm³)의 p형 불순물 농도를 가진 비정질 실리콘막의 표면상에 HSG를 구비한 용량 소자의 용량 변화를 나타낸다. 한편, 제3도에서, 파선(2)은 실리콘막의 표면에 HSG가 형성되지 않은, 1×10²⁰(원자/cm³)의 p형 불순물 농도를 가진 비정질 실리콘막으로 형성된 용량 소자의 용량 변화를 나타낸다.

제3도에 실선으로 표시된 바와 같이, 상부 전극에 양의 바이어스가 인가될 때, 비정질 실리콘막(하부 전극)의 불순물 농도가 낮은 경우에는 공동층(void layer)이 확장되어 유효 용량이 낮아진다. 한편, 파선(2)으로 도시된 바와 같이, 비정질 실리콘막의 불순물 농도가 증가할 때는 상부 전극에 바이어스가 인가될 때도 용량이 거의 감소하지 않게 된다.

즉, HSG를 형성함으로써 비정질 실리콘막의 표면적이 배가될 때에도, 용량 값이 공동층의 확장으로 인해 30%의 비율로 낮아지는 경우에는 실제적인 용량값의 증가는 1.4배가 된다. 따라서, 비정질 실리콘막의 표면상에 HSG를 형성함으로써 용량 소자의 전하 축적량이 증가할 때는 비정질 실리콘막의 불순물 농도가 높은 것이 바람직하다. 불순물 농도가 1×10²⁰(원자/cm³)보다 높거나 같을 때, 공동층의 확장이 억제된다.

한편, 1×10²⁰(원자/cm³)보다 높거나 같은 높은 불순물(인) 농도를 가진 비정질 실리콘막을 사용하는 종래의 공정으로 비정질 실리콘막 상부에 HSG가 형성되는 경우에는 다음과 같은 문제가 발생한다. 즉, 높은 불순물 농도를 가진 비정질 실리콘막의 표면상에 HSG가 형성될 때, HSG의 결정 핵의 형성 시간 및 실리콘 분자의 표면 이동 시간이 도핑되지 않은 비정질 실리콘막을 사용하는 경우에 비해 더 길어진다. 따라서, 형성되는 HSG의 밀도 및 평균 그레인 크기는 더 작아진다.

한편, 인과 같은 불순물로 도핑된 비정질 실리콘막을 형성하는 경우, 벌크의 결정화 속도는 도핑되지 않은 비정질 실리콘막에 비해 더 크게 된다. 따라서, HSG 형성 온도가 상승하거나, HSG 형성 시간이 길어지는 경우, HSG 형성 공정시 비정질 실리콘막은 기판의 측부로부터 결정화될 수 있다. 그 다음, HSG가 형성되기 전에 실리콘막 표면까지 결정화가 이루어지며, HSG를 형성하기 위한 실리콘 분자의 표면 이동이 차단되어 HSG의 형성이 불가능하게 된다.

이러한 사실로부터, HSG가 불순물이 도핑된 비정질 실리콘막의 표면상에 형성되는 경우, 그리고 양호한 HSG 형상이 요구되는 경우에는, 형성 조건을 고온 및 장시간으로 설정하는 것이 바람직하다. 한편, 비정질 실리콘막의 결정화에 기인하여 HSG 형성이 불가능하게 되는 것을 방지하기 위하여 바람직한 형성 조건은 저온과 단시간이다. 결과적으로, 높은 불순물 농도를 가진 비정질 실리콘막의 상부에 HSG를 형성할 때, 형성 조건은 매우 제한적이 된다. 따라서, 종래 기술에 의하면, 높은 불순물 농도를 가진 전극(비정질 실리콘막)의 표면상에 HSG를 형성하기가 어려웠다.

이러한 문제를 해결하기 위하여, 낮은 불순물 농도를 가진 비정질 실리콘막을 형성하고, 그 표면에 HSG를 형성한 후, 이온 주입 등과 같은 방법으로 비정질 실리콘막 안에 인을 도핑하는 방법이 있다. 이에 의해, 표면에 HSG를 구비한, 높은 불순물 농도를 가진 전극(비정질 실리콘막)을 형성하는 것이 가능하게 된다.

그러나, 비정질 실리콘막의 표면상에 HSG를 형성한 후 이온 주입이 실시될 때, 이온 주입에 의해 HSG의 결정이 파괴될 수가 있다 이에 의해, HSG가 형성된 비정질 실리콘막의 표면은 초기의 편평면 상태가 될 수 있다. 따라서, 비정질 실리콘막의 불순물 농도가 이온 주입에 의해 증가할 때도 용량은 충분히 증가하지 않을 수 있다.

본 발명의 목적은, 1×10²⁰(원자/cm³)보다 높거나 동일한 불순물 농도를 가진 비정질 실리콘막의 표면상에 균일하고 양호한 형상의 요철을 형성할 수 있고, 이에 의해 반도체 용량 소자의 하부 전극의 용량이 증가될 수 있는 적층형 반도체 용량 소자의 제조 공정을 제공하는 데 있다.

본 발명에 따른 적층형 반도체 용량 소자의 제조 공정에 있어서, 먼저 소자 영역을 정의하기 위하여 반도체 기판의 표면에 절연층이 선택적으로 형성된다. 그 다음, 1×10²⁰(원자/cm³)보다 높거나 동일한 불순물 농도를 가진 제1 비정질 실리콘막이 소자 영역에 형성된다. 그 다음, 도핑되지 않거나 불순물 농도가 1×10¹⁸(원자/cm³)보다 낮거나 동일한 농도로 제한된 제2 비정질 실리콘막이 제1 비정질 실리콘막 상부에 형성된다. 제2 비정질 실리콘막과 제1 비정질 실리콘막은 하부 전극용 비정질 실리콘층을 구성한다. 그 다음, 열처리에 의해, 하부 전극용 비정질 실리콘층의 표면상에 요철이 형성된다.

반도체 용량 소자의 제조 공정은 하부 전극을 형성하기 위한 요철 형성 단계 후 하부 전극용 비정질 실리콘층에 대한 패터닝을 실시하는 단계, 하부 전극의 표면상에 용량 절연층을 형성하는 단계 및 용량 절연층의 표면 상부에 상부 전극을 형성하는 단계를 더 포함할 수 있다.

제1 비정질 실리콘막은 불순물로서 인을 포함할 수 있다.

제1 비정질 실리콘막을 형성하는 단계는 실란 형태의 가스와 불순물을 포함하는 가스 분위기에서의 반응에 의해 제1 비정질 실리콘막을 침적하는 단계를 구비할 수 있다. 제2 비정질 실리콘막을 형성하는 단계는 실란 형태의 가스만을 포함하는 가스 분위기에서의 반응에 의해 제2 비정질 실리콘막을 침적하는 단계를 구비할 수 있다.

제1 및 제2 비정질 실리콘막들은 520 내지 550℃의 온도 범위에서 형성되는 것이 바람직하다.

요철을 형성하는 단계는 550 내지 580℃의 온도 범위에서 하부 전극용 비정질 실리콘층에 대한 열처리를 실시하는 단계를 구비하는 것이 바람직하다.

요철을 형성하는 단계는 실란 형태의 가스 분위기하에 550 내지 580℃의 온도 범위에서 하부 전극용 비정질 실리콘층에 대한 열처리를 실시하는 단계와, 열처리 공정과 동일한 온도 및 압력에 남겨 두는 단계를 구비할 수 있다. 상기 비정질 실리콘막들의 형성 온도 및 하부 전극용 비정질 실리콘층의 열처리 온도는 필수적인 것이 아니며, 본 발명은 특정 범위에 제한되지 않는다.

더우기, 반도체 기판은 n형 반도체층 또는 표면상의 n형 반도체 영역으로 구성될 수 있다.

본 발명의 다른 특징에 따른 적층형 반도체 용량 소자의 제조 공정에 있어서, 먼저 소자 영역을 정의하기 위하여 반도체 기판의 표면상에 선택적으로 절연층이 형성된다. 그 다음, 1×10²⁰(원자/cm³)보다 높거나 동일한 불순물 농도를 가진 제1 비정질 실리콘막이 소자 영역에 형성된다. 그 다음, 도핑되지 않거나 불순물 농도가 1×10¹⁸(원자/cm³)보다 낮거나 동일하도록 제한된 제2 비정질 실리콘막이 제1 비정질 실리콘막 상부에 형성된다. 제2 비정질 실리콘막과 제1 비정질 실리콘막은 하부 전극용 비정질 실리콘층을 구성한다. 그 다음, 하부 전극용 비정질 실리콘층이 패터닝되어 패터닝된 비정질 실리콘층이 형성된다. 그 다음, 도핑되지 않거나 불순물 농도가 1×10¹⁸(원자/cm³)보다 낮거나 동일하도록 제한된 비정질 실리콘 측벽이 패터닝된 비정질 실리콘층의 상부에 형성된다. 그 다음, 패터닝된 비정질 실리콘층과 측벽의 표면들 상부에 열처리에 의해 요철이 형성되어, 요철을 구비한 상기 패터닝된 비정질 실리콘층 및 측벽으로 구성된 하부 전극이 형성된다.

제1 비정질 실리콘막을 형성하는 단계는 실란 형태의 가스와 불순물을 포함 는 가스 분위기에서의 반응에 의해 제1 비정질 실리콘막을 침적하는 단계를 구비할 수 있다. 제2 비정질 실리콘막을 형성하는 단계는 실란 형태의 가스만을 포함하는 가스 분위기에서의 반응에 의해 제2 비정질 실리콘막을 침적하는 단계를 구비할 수 있다. 그리고, 측벽을 형성하는 단계는 상기 패터닝된 비정질 실리콘층의 상부면 및 측면상에 제3 비정질 실리콘막을 형성하는 단계와, 패터닝된 비정질 실리콘층의 측면상에만 제3 비정질 실리콘막을 남기기 위한 이방성 에칭을 실시하는 단계를 구비할 수 있다.

제1 내지 제3 비정질 실리콘막들은 520 내지 550℃의 온도 범위에서 형성될 수 있다.

요철을 형성하는 단계는 실란 형태의 가스 분위기하에 550 내지 580℃의 온도 범위에서 패터닝된 비정질 실리콘층과 측벽에 대한 열처리를 실시하는 단계를 구비하는 것이 바람직하다. 요철을 형성하는 단계는 실란 형태의 가스 분위기하에 550 내지 580℃의 온도 범위에서 패터닝된 비정질 실리콘층과 측벽에 대한 열처리를 실시하는 단계와, 상기 열처리 공정과 동일한 온도 및 동일한 압력하에 남겨 두는 단계를 구비할 수 있다. 상기 비정질 실리콘막들의 형성 온도 및 패터닝된 비정질 실리콘층의 열처리 온도는 필수적인 것이 아니며, 본 발명은 특정 범위에 제한되지 않는다.

본 발명에 있어서, 낮은 불순물 농도를 가진 제2 비정질 실리콘막은 높은 불순물 농도를 가진 제1 비정질 실리콘막의 상부에 형성된다. 제1 및 제2 비정질 실리콘막들로 구성된 하부 전극용 비정질 실리콘층의 상부에 HSG가 형성된다. 따라서, HSG 형성의 실패는 전혀 발생하지 않게 되며, 균일하고 양호한 형상의 HSG가 형성될 수 있다. 또한, 하부 전극의 용량을 감소시키는 공동층의 확장을 방지할 수 있다. 따라서, 하부 전극의 용량은 증가될 수 있다.

한편, 본 발명에 있어서, 하부 전극용 비정질 실리콘층을 패터닝하여 패터닝된 비정질 실리콘층을 형성한 후, 도핑되지 않거나 낮은 불순물 농도를 가진 비정질 실리콘 측벽이 형성된다. 그 다음, 패터닝된 비정질 실리콘층과 측벽의 표면들상에 HSG가 형성된다. 이에 따라, 하부 전극의 측면상에도 균일하고 양호한 형상의 HSG가 형성될 수 있다. 이에 의해, 하부 전극의 용량은 더욱 증가될 수 있다.

본 발명은 아래에 주어진 상세한 설명으로부터, 그리고 제한적인 것이 아니고 단지 설명과 이해를 위한 것인 본 발명의 바람직한 실시예의 첨부된 도면들로부터 보다 완전하게 이해될 것이다.

제1(a)도 내지 제1(e)도는 HSG 기술을 사용하여 용량 소자를 제조하는 공정을 순차적으로 나타내는 단면도.

제2(a)도 내지 제2(c)도는 핵 형성 방법으로 HSG를 제조하는 공정을 순차적으로 나타내는 단면도.

제3도는 수직축에는 최대 용량에 관한 용량을 표시하고 수평축에는 하부 전극에 인가된 바이어스 전압을 표시하여 용량과 바이어스 전압 간의 관계를 나타낸 그래프.

제4(a)도 내지 제4(c)도는 본 발명에 따른 반도체 용량 소자의 제조 공정의 제1 실시예의 공정 단계들을 순차적으로 나타낸 단면도.

제5도는 수직축에는 온도와 압력을 표시하고 수평축에는 시간을 표시하여 비정질 실리콘막들 및 HSG의 제조에 있어서의 온도와 압력 및 시간 간의 관계를 나타낸 그래프.

제6도는 수직축에는 가스 유속을 표시하고 수평축에는 시간을 표시하여 비정질 실리콘막들 및 HSG의 형성시 가스 유속과 시간 간의 관계를 나타낸 그래프.

제7(a)도 내지 제7(f)도는 본 발명에 따른 반도체 용량 소자의 제조 공정의 제2 실시예의 공정 단계들을 순차적으로 나타낸 단면도.

제8도는 수직축에는 용량 증가율을 표시하고 수평축에는 조건을 표시하여 여러 조건에서의 용량 증가율을 비교한 도면.

* 도면의 주요부분에 대한 부호의 설명

10, 20 : 반도체 기판 11, 21 : 실리콘 산화막

12, 12b, 24, 32a, 32b : 비정질 실리콘막 12a, 22a, 26 : 하부 전극

13, 23 : 상부 전극 22, 22b : 비정질 실리콘층

24w : 측벽

이제, 본 발명은 첨부된 도면들을 참조한 본 발명의 바람직한 실시예에 의해 상세히 설명될 것이다. 아래의 설명에서, 본 발명의 완전한 이해를 제공하기 위하여 다양한 특정 세부 사항들이 기술된다. 그러나, 본 발명이 상기 특정 세부 사항들 없이도 실시될 수 있다는 것은 당해 분야의 전문가들에게 명백할 것이다. 한편, 본 발명이 불필요하게 모호해지는 것을 방지하기 위하여 공지 구조들은 상세히 도시되지 않는다.

제4(a)도 내지 제4(c)도는 본 발명에 따른 반도체 용량 소자의 제조 공정의 제1 실시예에서의 공정 단계들을 순차적으로 나타내는 단면도들이다. 먼저, 제4(a)도에 도시된 바와 같이, n형 반도체 기판(20)의 표면의 소정 영역을 선택적으로 산화함으로써 소자 분리 영역을 이루는 실리콘 산화층(21)이 300nm의 두께로 형성된다. n형 반도체 기판(20) 대신에, 표면에 n형 불순물 영역을 구비한 반도체 기판을 사용하는 것도 가능하다.

그 다음, 전 표면상에, 약 2×10²⁰(원자/cm³)의 농도로 인이 도핑된 제1 비정질 실리콘막(32a)이 250nm의 두께로 형성된다. 그 다음, 제1 비정질 실리콘막(32a)의 표면상에 도핑되지 않은 비정질 실리콘막(32b)이 50nm의 두께로 형성된다. 이에 의해, 제2 비정질 실리콘막(32b)과 제1 비정질 실리콘막(32a)으로 구성된 하부 전극용 비정질 실리콘층(22)이 형성된다.

그 다음, 제4(b)도에 도시된 바와 같이, 하부 전극용 비정질 실리콘층(22)의 표면상에 HSG(요철)가 형성된다. 하부 전극용 비정질 실리콘층(22)의 형성 조건 및 HSG 형성 방법은 후에 설명될 것이다.

그 다음, 제4(c)도에 도시된 바와 같이, 사진 기술과 드라이 에칭 기술로 하부 전극용 비정질 실리콘층(22)을 패터닝하여 적층형 반도체 용량 소자의 하부 전극(22a)을 형성한다. 그 다음, 열 CVD 기술을 사용하여 하부 전극(22a)의 상부면과 측면상에 약 7nm의 두께로 용량 절연층을 이루는 실리콘 질화막(도시되지 않음)을 형성한다. 그 다음, 전 표면상에 폴리실리콘막으로 이루어진 용량 소자의 상부 전극(23)이 약 150nm의 두께로 침적된다. 그 다음, 전기적으로 활성화하기 위하여, POCl₃을 포함하는 가스 분위기에서 열처리가 실시된다. 이에 따라, 적층형 반도체 용량 소자가 형성된다.

그 다음, 하부 전극용 비정질 실리콘층의 형성 조건 및 HSG 형성 방법이 구체적으로 설명된다. 제5도는 수직축에는 온도와 압력을 표시하고 수평축에는 시간을 표시하여 비정질 실리콘막들 및 HSG의 제조에 있어서의 온도와 압력 및 시간 간의 관계를 나타낸 그래프이고, 제6도는 수직축에는 가스 유속을 표시하고 수평축에는 시간을 표시하여 비정질 실리콘막들 및 HSG의 형성시 가스 유속과 시간 간의 관계를 나타낸 그래프이다. 제5도에서, 실선(3)은 저압 확산로 내의 온도를 나타내며, 파선(4)은 저압 확산로 내의 압력을 나타낸다. 제6도에서, 실선(5)은 실란(SiH₄) 가스의 유속을 나타내며, 파선(6)은 질소(N₂) 가스로 희석된 PH₃가스의 유속을 나타낸다.

제5도 및 제6도에 도시된 바와 같이, 먼저 CVD 저압 확산로 내에 기판이 장착된다. 1000sccm의 유속의 100% SiH₄가스와, N₂가스로 희석된 10sccm의 유속의 1% PH₃가스가 막 형성 가스로서 반응 파이프 안으로 유입된다. 그 다음, 기판은 약 1시간 40분 동안, 약 1Torr의 압력과 530℃의 온도 조건으로 CVD 저압 확산로 안에 유지된다. 이에 의해, 약 2×10²⁰(원자/cm³)의 인 농도를 가진 제1 비정질 실리콘막(32a)이 형성된다. 제1 비정질 실리콘막(32a)의 형성 단계는 제5도 및 제6도의 T₀내지 T₁의 기간 동안에 실시된다는 점에 유의해야 한다.

그 다음, 기판이 CVD 저압 확산로 내에 장착된 상태로 PH₃가스의 공급만이 중지된다. 그 다음, 기판은 20분 동안 유지된다. 이에 의해, 제1 비정질 실리콘막(32a)의 표면상에 50nm의 두께로 도핑되지 않은 제2 비정질 실리콘막(32b)이 형성된다. 따라서, 하부 전극용 비정질 실리콘층(22)은 제2 비정질 실리콘막(32b)과 제1 비정질 실리콘막(32a)으로 형성된다. 제2 비정질 실리콘막(32b)의 형성 단계는 도면들에서 T₁내지 T₂의 기간 동안에 실시된다는 점에 유의해야 한다.

그 다음, 기판이 CVD 저압 확산로 내에 장착된 상태로 CVD 저압 확산로 내의 압력이 감소되어 진공 압력에 도달하며 온도는 약 500℃까지 증가한다. 이 단계는 도면들에서 T₂내지 T₃의 시간 동안에 실시된다.

온도를 상승시킨 후, 20분 동안 약 20sccm의 유속으로 SiH₄가스가 유입되어 HSG의 결정 핵을 형성한다. 이러한 핵 형성 단계는 도면들에서 T₃내지 T₄의 시간 동안에 실시된다.

그 다음, 저압 확산로에서 560℃의 온도 조건하에 기판은 도달된 진공 압력으로 20분 동안 유지된다. 이에 의해, 핵이 성장한다. 그 다음, 기판은 저압 확산로로부터 제거된다. 이러한 어닐링 단계는 도면에서 T₄내지 T₅의 시간 동안 실시된다. 따라서, 약 2×10²⁰(원자/cm³)의 높은 불순물 농도를 가진 비정질 실리콘층(22)의 표면상에 HSG가 형성될 수 있다.

따라서, 도시된 실시예에서는 핵이 형성되는 하부 전극용 비정질 실리콘층(22)의 표떤, 즉 제2 비정질 실리콘막(32b)이 도핑되지 않은 것이기 때문에, HSG의 성장이 방지되어 형성 밀도가 낮아지고 평균 그레인 크기가 작아지는 것이 방지된다. 따라서, 제1 비정질 실리콘막(32a)의 결정화 속도에 비해, HSG의 형성 온도를 높고 길게 설정할 필요가 없으며, 제2 비정질 실리콘막(32b)의 표면에 양호한 형상의 HSG가 형성될 수 있다.

도시된 실시예에서는 HSG의 형성 직후, HSG가 형성되는 하부 전극용 실리콘층(22)(제2 비정질 실리콘막(32b))의 표면은 실질적으로 도핑되지 않은 상태가 된다. 그러나, 후속적인 실리콘 질화막 형성 단계 또는 상부 전극을 활성화하기 위한 열처리 단계에서, 제1 비정질 실리콘막(32a) 안의 인은 제2 비정질 실리콘막(32b) 안으로 확산된다. 따라서, 용량 소자의 상부 전극(23)에 바이어스가 인가될 때도 공동층은 확산되지 않는다.

또한, 도시된 실시예에서 도핑되지 않은 제2 비정질 실리콘막(32b)이 형성되는 동안, 낮은 불순물 농도(1×10¹⁸(원자/cm³)보다 낮거나 동일한 농도)를 가진 비정질 실리콘막(32b)을 형성함으로써 유사한 효과를 얻을 수 있다.

또한, 제1 비정질 실리콘막(32a)의 기저층으로서 실리콘 산화막이 존재하는 경우, 제1 및 제2 비정질 실리콘막(32a, 32b)의 형성 온도가 550℃를 초과하는 경우에는 기판 측부로부터 비정질 실리콘막의 국부적인 결정화가 발생한다. 따라서, HSG 형성 단계에서 제1 비정질 실리콘막(32a)의 인 농도가 제어되는 경우에도 완전히 양호한 형상의 HSG를 얻을 수 없는 가능성이 있다. 이러한 국부적인 결정화는 비정질 실리콘막 형성 온도가 낮은 경우에 더 어렵게 된다. 그러나, 막 형성 온도가 520℃보다 낮은 경우에는 막 형성 속도가 1.5(nm/분) 이하가 되며, 따라서 실용성이 없어진다 따라서, 제1 및 제2 비정질 실리콘막들(32a, 32b)의 형성 온도가 520 내지 550℃의 온도 범위에 있는 것이 바람직하다.

더우기, 도시된 실시예에서는, 본 발명에서 HSG의 핵을 형성하고 약 550℃의 온도에서 어닐링을 실시함으로써 560℃의 온도에서 HSG의 핵이 형성되는 동안, 비정질 실리콘막들의 결정화 속도는 낮아질 수 있다. 핵 형성 단계 및 어닐링 단계에서는 550℃ 내지 580℃의 온도 범위에서 양호한 형상의 HSG 핵이 형성될 수 있다. 그러나, 본 발명에서, 비정질 실리콘막들의 형성 온도, HSG의 핵 형성 온도 및 어닐링 온도는 상기 범위에 제한되지 않는다.

제7(a)도 내지 제7(f)도는 본 발명에 따른 반도체 용량 소자 제조 공정의 제2 실시예의 공정 단계들을 나타내는 단면도이다. 제7(a)도 내지 제7(f)도에 도시된 용량 소자에 있어서, 제4(a)도 내지 제4(c)도에 도시된 것들과 유사한 요소들은 동일한 참조 번호에 의해 식별될 것이며, 이들에 대한 상세한 설명은 본 발명의 명백한 이해를 돕기에 충분한 정도로 명세서를 유지하도록 생략될 것이다.

먼저, 제7(a)도에 도시된 바와 같이, n형 반도체 기판(20) 표면의 소정 영역을 선택적으로 산화함으로써 소자 분리 영역을 이루는 실리콘 산화막(21)이 250nm의 두께로 형성된다. n형 반도체 기판(20) 대신에 기판상에 n형 불순물 영역을 구비한 반도체 기판을 사용하는 것도 가능하다.

그 다음, 100% SiH₄가스가 1000sccm의 유속으로, 그리고 N₂가스로 회석된 1% PH₃가스가 50sccm의 유속으로 반응 파이프 안으로 막 형성 가스로서 유입된다. 그 다음, 기판은 CVD 저압 확산로 안에서 약 1Torr의 압력하에 약 530℃의 온도로 약 2시간 동안 유지된다. 열 CVD 방법에 의해, 약 2×10²⁰(원자/cm³)의 인 농도를 가진 제1 비정질 실리콘막(32a)이 300nm의 두께로 형성된다.

그 다음, CVD 저압 확산로 안에 기판이 장착된 상태로 PH₃가스의 공급만이 중지된다. 이에 의해, 제1 비정질 실리콘막(32a)의 상부에 도핑되지 않은 제2 비정질 실리콘막(32b)이 70nm의 두께로 형성된다. 따라서, 하부 전극용 비정질 실리콘층(22)은 제2 비정질 실리콘막(32b)과 제1 비정질 실리콘막(32a)으로 형성된다.

그 다음, 제7(b)도에 도시된 바와 같이, 비정질 실리콘층(22)은 사진 기술 및 드라이 에칭 기술을 사용하여 패터닝되어 패터닝된 비정질 실리콘층(22b)을 형성한다.

그 다음, 제7(c)도에 도시된 바와 같이, CVD 저압 확산로에서, 제2 비정질 실리콘막(32b)의 형성 조건과 유사한 조건하에, 도핑되지 않은 제3 비정질 실리콘막(24)이 패터닝된 비정질 실리콘층(22b) 및 실리콘 산화막(21)의 상부에 100nm의 두께로 형성된다.

그 다음, 제7(d)도에 도시된 바와 같이, 이방성 드라이 에칭에 의해, 약 120nm의 제3 비정질 실리콘막(24)이 에칭되는 조건으로 에칭이 실시된다. 이에 의해, 패터닝된 비정질 실리콘층(22b)의 측면상에만 제3 비정질 실리콘막(24)이 남게 되어 도핑되지 않은 비정질 실리콘으로 이루어진 측벽(24w)이 형성된다. 따라서, 패터닝된 비정질 실리콘층(22b)은 그 전표면 상부에 도핑되지 않은 비정질 실리콘막이 덮힌 구조를 가질 수 있다.

이후, 불산 용액을 사용하여, 패터닝된 비정질 실리콘층(22b)의 표면 및 측벽(24w)(도핑되지 않은 비정질 실리콘층의 표면)으로부터 실리콘 산화막 등과 같은 오염물을 제거한다. 이후, 기판은 저압 확산로에서 550℃의 온도, 0.5mTorr의 진공 압력 조건하에, SiH₄가스가 20sccm의 유속으로 유입되는 상태에서 20분 동안 유지된다. 이에 의해, 패터닝된 비정질 실리콘층(22b) 및 측벽(24w)의 표면들 상부에 실리콘 핵이 생성된다.

이후, 제7(e)도에 도시된 바와 같이, 기판은 저압 확산로에서 550℃의 온도 조건에서, 0.5mTorr의 압력하에 20분 동안 유지된다. 이에 의해, 핵이 성장하여 패터닝된 비정질 실리콘층(22b) 및 측벽(24w)의 표면들 상부에 HSG가 형성되어 하부전극(26)이 형성된다.

이후, 하부 전극(26)의 상부면과 측면상에는 열 CVD 방법으로 용량 절연층을 이루는 실리콘 질화층(도시되지 않음)이 약 7nm의 두께로 침적된다. 그 다음, 전표면 상부에, 폴리실리콘으로 이루어진 상부 전극(23)이 약 150nm의 두께로 침적된다. 그 다음, 전기적으로 활성화시키기 위하여, POCl₃를 포함하는 가스 분위기에서 열처리가 실시된다. 이에 의해, 적층형 반도체 용량 소자가 형성된다.

제1 실시예와 유사하게 제2 실시예에서도, 하부 전극을 이루는 비정질 실리콘막의 불순물 농도가 증가할 때에도, HSG의 형성에 실패하는 일이 없게 된다. 또한, 제1 실시예와 비교할 때, 제2 실시예는 다소 많은 수의 공정 단계들을 갖는 반면에, 하부 전극(26)의 측면상에도 HSG가 존재하기 때문에 축적 전하량이 증가할 수 있다.

이후, 종래 기술에 의한 반도체 용량 소자의 형성 실험들의 결과들과 비교하여, 도시된 실시예들에 따른 반도체 용량 소자의 형성 실험들의 결과들에 대한 논의가 구체적으로 주어질 것이다.

먼저, 소정의 기판 표면상에 2×10²⁰(원자/cm³)의 인 농도를 가진 비정질 실리콘막이 약 300nm의 두께로 형성되었다. 그 다음, 종래의 핵 형성 방법에 의해 비정질 실리콘막의 표면 상부에 HSG가 형성되었다. 구체적으로는, 비정질 실리콘막이 형성된 기판은 600℃의 온도에서 열처리되었으며, 소량의 SiH₄가스를 유입하면서 기판을 0.5mTorr의 진공 압력하에 5분 동안 유지하여 HSG의 핵을 형성하였다. 그 다음, 동일 온도, 동일 압력하에서 소량의 순수 N₂가스를 유입하면서 10분 동안 기판을 열처리하였다. 따라서, 핵이 성장하여 HSG가 형성되었다. HSG의 형성 조건은 도핑되지 않은 비정질 실리콘막의 표면상에 양호한 형상의 HSG가 형성되는 조건이다.

한편, 동일한 HSG 성 조건하에서, 도핑되지 않은 비정질 실리콘막의 표면상에 HSG가 형성되었다.

그 다음, HSG가 형성된, 도핑되지 않은 비정질 실리콘막의 표면 및 HSG가 형성된, 인이 도핑된 비정질 실리콘막의 표면을 비교하기 위하여 SEM 사진에 의해 관측되었다. 결과적으로, 도핑되지 않은 비정질 실리콘막의 표면상에는 균일하고 양호한 형상의 HSG가 형성되었다. 한편, 인이 도핑된 비정질 실리콘막의 표면상에는 HSG의 형성 밀도가 낮았으며, HSG의 평균 그레인 크기가 작았다.

그 다음, HSG 핵 형성 시간 및 어닐링 시간을 2배가 되도록 설정하여 인이 도핑된 비정질 실리콘막의 상부에 HSG를 형성하는 경우에 대해서도 SEM 사진 관측이 실시되었다. 결과적으로, HSG의 형성 밀도 및 HSG의 평균 그레인 크기는 도핑되지 않은 비정질 실리콘막의 상부에 형성된 HSG의 그것들과 비교할 만하게 되었으나, HSG가 형성되지 않은 부분이 국부적으로 존재하였다.

따라서, 고농도의 불순물을 포함하는 비정질 실리콘막의 표면상에 HSG가 형성되는 경우에, 하기의 원인들이 HSG의 형성 실패 원인으로서 고려된다. 즉, 실리콘막 내의 인과 같은 불순물은 비정질 실리콘막의 표면상에 핵이 형성되는 것을 방해하며 실리콘 분자의 표면 이동을 차단한다. 따라서, 인이 도핑된 비정질 실리콘막의 표면상에서의 HSG의 핵 형성 속도 및 실리콘 분자의 표면 이동 속도는 도핑되지 않은 비정질 실리콘막의 표면상에서의 속도들과 비교할 때 더 낮게 된다. 따라서, HSG의 형성 밀도는 낮아지며 HSG의 평균 그레인 크기는 작게 된다.

한편, HSG 핵 형성 시간 및 어닐링 시간이 더 길어지거나 더 높은 온도가 사용되는 경우에는, HSG의 형성 전에 기판 측부로부터 인이 도핑된 비정질 실리콘막이 결정화되어 HSG의 핵 형성 또는 실리콘 분자의 표면 이동이 중지된다. 따라서, HSG가 형성되지 않은 부분이 존재하게 된다.

또한, 인이 도핑된 비정질 실리콘막 및 도핑되지 않은 비정질 실리콘막의 상부에 종래의 어닐링 방법에 의해 HSG가 형성된 경우에는, 핵 형성 방법의 경우와 유사한 결과가 얻어진다. 즉, 높은 인 농도를 가진 비정질 실리콘막의 표면상에 HSG가 형성된 경우에는, HSG의 형성 밀도가 낮게 되며 HSG의 평균 그레인 크기가 작게 된다.

그 다음, 본 발명에 따른 제조 공정의 제1 및 제2 실시예들에 의해 반도체 용량 소자들이 형성되었으며, 이들과 관련하여 종래의 어닐링 방법 및 핵 형성 방법에 의해서도 반도체 용량 소자들이 형성되었고, 용량 증가가 측정되었다.

제8도는 수직축에는 용량 증가율을 표시하고 수평축에는 조건을 표시하여 여러 조건에서의 용량 증가율의 비교를 나타낸 도면이다. 비정질 실리콘막의 표면에 HSG가 형성되지 않은 경우에 용량 증가율을 1로 가정하였으며, HSG의 형성에 의해 증가된 용량비가 얻어졌다.

제8도에서, 조건 A는 종래의 어닐링 방법에 의한 반도체 용량 소자의 제조로 부터 도출된 결과를 나타내며, 조건 B는 본 발명의 제1 실시예에 의한 반도체 용량 소자의 제조 결과를 나타낸다. 한편, 조건 C는 종래의 핵 형성 방법에 의한 반도체 용량 소자의 제조의 결과를 나타내며, 조건 D는 본 발명의 제2 실시예에 의한 반도체 용량 소자의 제조 결과를 나타낸다.

조건 A는 2×10²⁰(원자/cm³)의 농도로 인을 포함하는 비정질 실리콘막을 사용하며, 조건 B 및 D는 2×10²⁰(원자/cm³)의 불순물 농도를 가진 인이 도핑된 실리콘막과 도핑되지 않은 비정질 실리콘막을 사용한다는 점에 주목해야 한다. 또한, 제2(a)도 내지 제2(c)도 및 제7(a)도 내지 제7(f)도에 도시된 방법으로 비정질 실리콘막을 처리하여 하부 전극을 형성한 후에, 조건 C 및 D로 HSG가 형성되었다.

제8도에 도시된 바와 같이, 종래 기술에 의해 반도체 용량 소자가 형성되는 경우, 도시된 실시예와 비교할 때, 고농도로 인을 포함하는 비정질 실라콘막만이 형성되었기 때문에, 균일하고 양호한 형상의 HSG가 형성될 수 없으므로 만족스럽게 용량을 증가시키기가 어렴게 된다.

본 발명은 예시적인 실시예와 관련하여 도시되고 설명되었지만, 당해 분야의 전문가들에 의해 본 발명의 사상 및 영역을 벗어남이 없이 다양한 변화, 생략 및 부가 등이 이루어질 수 있다는 것을 이해하여야 한다. 따라서, 본 발명은 상기한 특정 실시예에 제한되는 것으로 해석되지 말아야 하며, 첨부된 청구 범위의 영역 안에서 가능한 모든 실시예들이 포함될 수 있는 것으로 이해되어야 한다.

Claims (22)

1. 적층형 반도체 용량 소자 제조 공정에 있어서, 반도체 기판의 표면 상에 선택적으로 절연층을 형성하여 소자 영역을 정의하는 단계; 상기 소자 영역 상에 1×10²⁰(원자/cm³) 이상의 불순물 농도를 가진 제1 비정질 실리콘막을 형성하는 단계; 상기 제1 비정질 실리콘막 상부에, 도핑되지 않거나 1×10¹⁸(원자/cm³) 이하로 불순물 농도가 제한된 제2 비정질 실리콘막을 형성하여, 상기 제2 비정질 실리콘막 및 상기 제1 비정질 실리콘막으로 구성된 하부 전극용 비정질 실리콘충을 형성하는 단계; 및 열처리에 의해, 상기 하부 전극용 비정질 실리콘층의 표면 상에 요철을 형성하는 단계를 포함하는 적층형 반도체 용량 소자 제조 공정.
2. 제1항에 있어서, 상기 요철 형성 단계 후에 상기 하부 전극용 비정질 실리콘층을 패터닝하여 하부 전극을 형성하는 단계; 상기 하부 전극의 표면상에 용량 절연층을 형성하는 단계; 및 상기 용량 절연층의 표면 상부에 상부 전극을 형성하는 단계를 더 포함하는 적층형 반도체 용량 소자 제조 공정.
3. 제1항에 있어서, 상기 제1 비정질 실리콘막은 불순물로서 인을 포함하는 적층형 반도체 용량 소자 제조 공정.
4. 제1항에 있어서, 상기 제1 비정질 실리콘막 형성 단계는 실란(silane) 형태의 가스 및 불순물을 포함하는 가스 분위기에서의 반응에 의해 상기 제1 비정질 실리콘막을 침적하는 단계를 포함하며, 상기 제2 비정질 실리콘막 형성 단계는 상기 실란 형태의 가스만을 포함하는 가스 분위기에서의 반응에 의해 상기 제2 비정질 실리콘막을 침적하는 단계를 포함하는 적층형 반도체 용량 소자 제조 공정.
5. 제1항에 있어서, 상기 제1 및 제2 비정질 실리콘막은 520℃ 내지 550℃의 온도 범위에서 형성되는 적층형 반도체 용량 소자 제조 공정.
6. 제1항에 있어서, 상기 요철 형성 단계는 550℃ 내지 580℃의 온도 범위에서 상기 하부 전극용 비정질 실리콘층에 대한 열처리를 실시하는 단계를 구비하는 적층형 반도체 용량 소자 제조 공정.
7. 제1항에 있어서, 상기 요철 형성 단계는 실란 형태의 가스 분위기하에 550℃ 내지 580℃의 온도 범위에서 상기 하부 전극용 비정질 실리콘막에 대한 열처리 공정을 실시하는 단계; 및 상기 반도체 기판을 상기 열처리 공정에서와 동일한 온도 및 압력하에 유지하는 단계를 구비하는 적층형 반도체 용량 소자 제조 공정.
8. 제1항에 있어서, 상기 반도체 기판은 n형 반도체층으로 이루어진 적층형 반도체 용량 소자 제조 공정.
9. 제1항에 있어서, 상기 반도체 기판은 그 상부에 n형 반도체 영역을 구비하는 적층형 반도체 용량 소자 제조 공정.
10. 적층형 반도체 용량 소자 제조 공정에 있어서, 반도체 기판의 표면 상에 선택적으로 절연층을 형성하여 소자 영역을 정의하는 단계; 상기 소자 영역 상에 1×10²⁰(원자/cm³) 이상의 불순물 농도를 가진 제1 비정질 실리콘막을 형성하는 단계; 상기 제1 비정질 실리콘막 상부에, 도핑되지 않거나 1×10¹⁸(원자/cm³) 이하로 불순물 농도가 제한된 제2 비정질 실리콘막을 형성하여, 상기 제2 비정질 실리콘막 및 상기 제1 비정질 실리콘막으로 구성된 하부 전극용 비정질 실리콘층을 형성하는 단계; 상기 하부 전극용 비정질 실리콘층을 패터닝하여, 패터닝된 비정질 실리콘층을 형성하는 단계; 상기 패터닝된 비정질 실리콘층의 상부에, 도핑되지 않거나 1×10¹⁸(원자/cm³) 이하로 불순물 농도가 제한된 비정질 실리콘으로 이루어진 측벽을 형성하는 단계; 및 열처리에 의해, 상기 패터닝된 비정질 실리콘층 및 상기 측벽 상부에 요철을 형성하여, 상기 요철이 형성된 상기 패터닝된 비정질 실리콘층 및 상기 측벽을 구비한 하부 전극을 형성하는 단계를 포함하는 적층형 반도체 용량 소자 제조 공정.
11. 제10항에 있어서, 상기 제1 비정질 실리콘막은 불순물로서 인을 포함하는 적층형 반도체 용량 소자 제조 공정.
12. 제10항에 있어서, 상기 제1 비정질 실리콘막 형성 단계는 실란(silane) 형태의 가스 및 불순물을 포함하는 가스 분위기에서의 반응에 의해 상기 제1 비정질 실리콘막을 침적하는 단계를 포함하고, 상기 제2 비정질 실리콘막 형성 단계는 상기 실린 형태의 가스만을 포함하는 가스 분위기에서의 반응에 의해 상기 제2 비정질 실리콘막을 침적하는 단계를 포함 하며, 상기 측벽 형성 단계는 상기 패터닝된 비정질 실리콘층의 상부면 및 측면 상부에 제3 비정질 실리콘막을 형성하는 단계 및 이방성 에칭을 실시하여 상기 패터닝된 비정질 실리콘층의 측면상에 만 상기 제3 비정질 실리콘막을 남기는 단계를 포함하는 적층형 반도체 용량 소자 제조 공정.
13. 제10항에 있어서, 상기 제1 내지 제3 비정질 실리콘막은 520℃ 내지 550℃의 범위의 형성 온도에서 형성되는 적층형 반도체 용량 소자 제조 공정.
14. 제10항에 있어서, 상기 요철 형성 단계는 550℃ 내지 580℃의 온도 범위에서 상기 패터닝된 비정질 실리콘층 및 상기 측벽에 대한 열처리를 실시하는 단계를 구비하는 적층형 반도체 용량 소자 제조 공정.
15. 제10항에 있어서, 상기 요철 형성 단계는 실란 형태의 가스 분위기하에 550℃ 내지 580℃의 온도 범위에서 상기 패터닝된 비정질 실리콘층 및 상기 측벽에 대한 열처리 공정을 실시하는 단계; 및 상기 반도체 기판을 상기 열처리 공정에서와 동일한 온도 및 압력하에 유지하는 단계를 포함하는 적층형 반도체 용량 소자 제조 공정.
16. 제10항에 있어서, 상기 반도체 기판은 n형 반도체층으로 이루어진 적층형 반도체 용량 소자 제조 공정.
17. 제10항에 있어서, 상기 반도체 기판은 그 상부에 n형 반도체 영역을 구비하는 적층형 반도체 용량 소자 제조 공정.
18. 제10항에 있어서, 상기 하부 전극의 표면 상부에 용량 절연층을 형성하는 단계; 및 상기 용량 절연층의 표면 상부에 상부 전극을 형성하는 단계를 더 포함하는 적층형 반도체 용량 소자 제조 공정.
19. 적층형 반도체 용량 소자 제조 공정에 있어서, 상기 적층형 반도체 용량 소자의 하부 전극을 형성하는 단계를 포함하되, 상기 하부 전극 형성 단계는 불순물 농도가 1×10²⁰(원자/cm³) 이상인 제1의 도핑된 비정질 실리콘막을 형성하는 단계; 불순물 농도가 1×10¹⁸(원자/cm³) 이하인 제2의 도핑된 비정질 실리콘막을 상기 제1 도핑된 비정질 실리콘막 상에 형성하는 단계; 및 상기 제1 도핑된 비정질 실리콘막 및 상기 제2 도핑된 비정질 실리콘막을 열처리하여 상기 하부 전극의 표면 상에 반구형 그레인(HSG)의 결정 핵을 형성하는 단계를 포함하는 적층형 반도체 용량 소자 재조 공정.
20. 제19항에 있어서, 상기 하부 전극의 표면 상에 HSG의 결정 핵을 형성하기 위한 상기 열처리 단계는 대략 550℃ 내지 580℃의 온도 범위에서 실시되는 적층형 반도체 용량 소자 제조 공정.
21. 제20항에 있어서, 상기 하부 전극의 표면 상에 요철을 형성하기 위한 상기 열처리 단계는 실란형태의 가스 분위기에서 더 실시되어 상기 HSG의 결정 핵을 형성하며, 상기 열처리 단계에서와 동일한 온도 및 압력하에서 상기 반도체 기판을 유지함으로써 상기 결정 핵을 성장시키는 단계를 더 포함하는 적층형 반도체 용량 소자 제조 공정.
22. 제19항에 있어서, 상기 하부 전극 형성 단계는 상기 하부 전극의 표면 상에 요철을 형성하기 위한 열처리 단계에 앞서 상기 제1 도핑된 비정질 실리콘막 및 상기 제2 도핑된 비정질 실리콘막을 패터닝하는 단계;및 상기 패터닝된 제1 도핑된 비정질 실리콘막 및 상기 패터닝된 제2 도핑된 비정질 실리콘막의 측표면 상에 불순물 농도가 1×10¹⁸(원자/cm³) 이하인 비정질 실리콘으로 이루어진 측벽을 형성하는 단계를 더 포함하는 적층형 반도체 용량 소자 제조 공정.

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