Nothing Special   »   [go: up one dir, main page]

KR100257770B1 - Method for forming fine conduction film of semiconductor device - Google Patents

Method for forming fine conduction film of semiconductor device Download PDF

Info

Publication number
KR100257770B1
KR100257770B1 KR1019970072823A KR19970072823A KR100257770B1 KR 100257770 B1 KR100257770 B1 KR 100257770B1 KR 1019970072823 A KR1019970072823 A KR 1019970072823A KR 19970072823 A KR19970072823 A KR 19970072823A KR 100257770 B1 KR100257770 B1 KR 100257770B1
Authority
KR
South Korea
Prior art keywords
film
pattern
sacrificial
conductive
conductive layer
Prior art date
Application number
KR1019970072823A
Other languages
Korean (ko)
Other versions
KR19990053222A (en
Inventor
김기현
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970072823A priority Critical patent/KR100257770B1/en
Publication of KR19990053222A publication Critical patent/KR19990053222A/en
Application granted granted Critical
Publication of KR100257770B1 publication Critical patent/KR100257770B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE: A method for forming a fine conductive layer pattern of a semiconductor device is provided to improve the reliability of a semiconductor device by forming easily a fine conductive layer pattern. CONSTITUTION: The first conductive layer(12) and a sacrificial layer are formed on a substrate(11). The sacrificial layer is etched selectively to expose the first area of the first conductive layer(12) and a sacrificial layer pattern is formed thereby. An insulating layer spacer is formed at a side face of the sacrificial layer pattern. The second area of the first conductive layer(12) is exposed by removing the sacrificial layer pattern. The second conductive layer(15) is formed selectively on the first area and the second area of the first conductive layer(12). The insulating layer spacer is removed and the first conductive layer(12) is etched selectively by using the second conductive layer(15) as an etching mask pattern.

Description

반도체 소자의 미세한 전도막 패턴 형성 방법Fine conductive film pattern formation method of semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 전기적 연결을 위하여 미세한 전도막 패턴을 갖는 반도체 소자 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a fine conductive film pattern for the electrical connection of the device.

우선, 일반적인 반도체 소자의 패턴 형성은, 리소그라피 공정으로 이루어지는데, 이러한 리소그라피(lithography)공정은 포토마스크를 사용한 일련의 포토리소그라피 공정을 거쳐 형성되는 식각마스크 패턴을 사용하여 식각공정을 진행함으로써 이루어진다. 전술한 일련의 포토리소그라피 공정은 HMDS도포, 포토레지스트막의 회전 도포, 소프트 베이크 공정, 노광, 노광후 베이크 공정, 현상의 공정 단계를 포함한다. 그리고, 식각공정은, 식각후의 프로파일에 따라 등방성 프로파일을 얻을 수 있는 등방성(等方性)식각과 비등방성 프로파일을 얻을 수 있는 비등방성(比等方性)식각으로 나누어진다. 등방성 식각이라 함은 거의 화학적 반응을 이용하는 기술로써, 식각반응이 모든 방향으로 동일하게 진행되는 것을 말한다. 이에 반해서, 비등방성 식각은 어떤 특정 방향으로만 식각반응이 일어나는 경우로써, 이때에는 등방성 식각과는 달리 물리적 반응과 화학적 반응이 동시에 일어나게 된다. 여기서 등방성 프로파일을 얻기 위하여 등방성 특성을 나타내는 습식식각이 사용되고, 비등방성 프로파일을 얻기 위하여 비등방성 특성을 나타내는 건식식각이 사용된다.First, a pattern of a general semiconductor device is formed by a lithography process. The lithography process is performed by performing an etching process using an etching mask pattern formed through a series of photolithography processes using a photomask. The above-described series of photolithography processes include HMDS coating, spin coating of the photoresist film, soft bake process, exposure, post-exposure bake process, and development process steps. The etching process is divided into anisotropic etching to obtain an isotropic profile and anisotropic etching to obtain an anisotropic profile according to the profile after etching. Isotropic etching is a technique that uses almost chemical reactions, and it means that the etching reaction proceeds the same in all directions. On the contrary, anisotropic etching is a case where the etching reaction occurs only in a specific direction. At this time, unlike the isotropic etching, the physical reaction and the chemical reaction occur simultaneously. Here, wet etching showing anisotropic properties is used to obtain an isotropic profile, and dry etching showing anisotropic properties is used to obtain anisotropic profile.

잘 알려진 바와 같이, 소자가 고집적화되어 감에 따라 적층형 구조의 소자 형성 방법이 성행하고 있으며, 이에 따른 여러 가지 문제점이 대두되고 있다. 일예로 소자가 고집적화됨에 따라 소자 제조를 위한 최소 선폭이 급격히 작아지고 있고 식각패턴 불량이 유발된다. 그리고, 노광 장비의 한계로 인하여 최소 선폭을 얻기 위한 리소그라피 공정 진행시, 초점심도 불량 및 노광 불량 등의 문제점이 나타난다.As is well known, as the device is highly integrated, a method of forming a device having a stacked structure is prevalent, and various problems have arisen. For example, as the device is highly integrated, the minimum line width for device fabrication is rapidly decreasing and an etching pattern defect is caused. In addition, due to the limitation of the exposure equipment, problems such as poor depth of focus and poor exposure appear during the lithography process to obtain the minimum line width.

따라서 이러한 문제점을 극복할 수 있는 미세한 전도막 패턴을 갖는 반도체 소자 제조 방법의 개발이 필요하게 되었다.Therefore, it is necessary to develop a semiconductor device manufacturing method having a fine conductive film pattern that can overcome this problem.

전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 소자의 고집적화에 따른 미세한 전도막 패턴을 갖는 반도체 소자 제조 방법을 제공함을 그 목적으로 한다.An object of the present invention is to provide a method for manufacturing a semiconductor device having a fine conductive film pattern according to the high integration of the device to solve the problems as described above.

도1a 내지 도1d는 본 발명의 일실시예에 따른 미세한 전도막 패턴 형성 방법을 나타내는 공정 단면도.1A to 1D are cross-sectional views illustrating a method of forming a fine conductive film pattern according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 간단한 설명* Brief description of the main parts of the drawing

11 : 실리콘 기판11: silicon substrate

12 : Ti/TiN12: Ti / TiN

13 : 폴리실리콘막13: polysilicon film

14 : 산화막 및 산화막 스페이서14: oxide film and oxide spacer

15 : 상부 전도막15: upper conductive film

상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은, 기판 상부로 제1전도막과 희생막을 차례로 형성하는 제1단계; 상기 제1전도막의 제1영역이 노출되도록 상기 희생막을 선택식각하여 상기 희생막 패턴을 형성하는 제2단계; 상기 희생막 패턴 측면에 절연막 스페이서를 형성하는 제3단계; 상기 희생막 패턴을 제거하여 상기 제1전도막의 제2영역을 노출시키는 제4단계; 상기 노출된 제1전도막의 제1 및 제2영역에 선택적으로 제2전도막을 형성하는 제5단계; 및 상기 절연막 스페이서를 제거하고, 상기 제2전도막을 식각마스크 패턴으로 사용하여 상기 제1전도막을 선택식각하는 제6단계를 포함하여 이루어진다.In order to achieve the above object, the semiconductor device manufacturing method of the present invention includes a first step of sequentially forming a first conductive film and a sacrificial film on the substrate; Forming a sacrificial layer pattern by selectively etching the sacrificial layer to expose the first region of the first conductive layer; Forming an insulating film spacer on a side of the sacrificial film pattern; A fourth step of exposing the second region of the first conductive layer by removing the sacrificial layer pattern; A fifth step of selectively forming a second conductive film in the first and second regions of the exposed first conductive film; And removing the insulating film spacer and selectively etching the first conductive film using the second conductive film as an etching mask pattern.

본 발명은, 전도성을 지니고 금속막 증착공정의 대상이 될 수 있는 물질을 실리콘 기판 상부에 하부 전도층으로 증착한 후, 폴리실리콘막을 증착하여 통상적인 노광 및 식각공정을 실시하여 폴리실리콘막 패턴을 형성한다. 형성된 폴리실리콘막 패턴 위에 절연막을 소정이 두께로 증착하고, 이를 전면식각하여 상기 폴리실리콘막 패턴 측면에 절연막 스페이서를 만든다. 그리고, 폴리실리콘막 패턴을 제거하여 노출되는 하부 전도층을 이용하여 전도막을 선택적으로 형성함으로써, 즉, 미세 패턴을 위한 리소그라피 공정을 진행하지 않고, 선택적으로 전도막을 형성함으로써, 미세한 전도막 패턴 형성 방법을 제공한다.According to the present invention, a polysilicon film pattern is formed by conducting a conventional exposure and etching process by depositing a conductive material on the silicon substrate as a lower conductive layer on a silicon substrate and then depositing a polysilicon film. Form. An insulating film is deposited to a predetermined thickness on the formed polysilicon film pattern, and the entire surface is etched to form an insulating film spacer on the side of the polysilicon film pattern. Then, the conductive film is selectively formed using the lower conductive layer exposed by removing the polysilicon film pattern, that is, by forming a conductive film selectively without performing a lithography process for a fine pattern, thereby forming a fine conductive film pattern. To provide.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도1a 내지 도1d는 본 발명의 일실시예에 따른 미세한 전도막 패턴 형성 방법을 나타내는 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a fine conductive film pattern according to an embodiment of the present invention.

먼저, 도1a에 도시된 바와 같이, 실리콘 기판(11) 상부에 하부 전도막으로 Ti/TiN막(12)을 형성한다. 그리고, 폴리실리콘막(13)을 형성하고, 리소그라피 공정을 실시하여 제1크기로 오픈되는 폴리실리콘막(13) 패턴을 형성하여 제1크기로 Ti/TiN막(12)을 노출시킨다. 여기서 폴리실리콘막(13) 패턴의 선폭은 상기 제1크기 보다 상대적으로 작은 제2크기를 갖도록 한다. 그리고 이러한 폴리실리콘막(13) 패턴과 식각 선택비를 갖는 산화막(14)을 전체 구조 상부에 형성한다. 경우에 따라 하부 전도막을 Ti막, TiN막으로 형성할 수도 있다.First, as shown in FIG. 1A, a Ti / TiN film 12 is formed on the silicon substrate 11 as a lower conductive film. Then, a polysilicon film 13 is formed, and a lithography process is performed to form a polysilicon film 13 pattern that opens to a first size to expose the Ti / TiN film 12 at a first size. The line width of the polysilicon layer 13 pattern may have a second size relatively smaller than the first size. An oxide film 14 having the polysilicon film 13 pattern and an etching selectivity is formed on the entire structure. In some cases, the lower conductive film may be formed of a Ti film or a TiN film.

다음으로, 도1b에 도시된 바와 같이, 상기 산화막(14)을 전면식각하여 폴리실리콘막(13)패턴의 측면에 산화막 스페이서(14)를 형성하여 제1크기로 노출되는 Ti/TiN막(12)을 제3크기로 노출시킨다.Next, as shown in FIG. 1B, the oxide film 14 is etched entirely to form an oxide spacer 14 on the side surface of the polysilicon film 13 pattern, thereby exposing the Ti / TiN film 12 exposed to the first size. ) To the third size.

다음으로, 도1c에 도시된 바와 같이, 폴리실리콘막(13) 패턴을 제거하는데, 측면의 산화막 스페이서(14)는 폴리실리콘막(13)과 선택식각비를 가지므로 어느 정도 식각되더라도 상당 부분 잔류되어 있어야 한다. 전술한 공정 진행 후에, 제2크기 및 제3크기로 노출되는 Ti/TiN막(12)상부에 선택적으로 상부 전도막(15)을 형성한다. 여기서 형성되는 상부 전도막(15)의 높이는 산화막 스페이서(14)보다 높지 않아야 함에 유의한다. 또한, 제2크기는 전술한 리소그라피 공정시 결정되는 것에 반하여 제3크기는 산화막 스페이서(14)를 형성하는 과정에서 식각 조건에 따라 변할 수 있음에 유의한다. 참고로, 본 발명에서는 제2크기 : 제3크기가 1 : 1의 비를 갖도록 형성한다.Next, as shown in FIG. 1C, the polysilicon film 13 pattern is removed, and since the oxide spacer 14 on the side has a selective etching ratio with the polysilicon film 13, a considerable portion remains even if etched to some extent. Should be. After the above process, the upper conductive film 15 is selectively formed on the Ti / TiN film 12 exposed to the second size and the third size. Note that the height of the upper conductive film 15 formed here should not be higher than the oxide spacer 14. In addition, while the second size is determined in the above-described lithography process, it is noted that the third size may vary depending on the etching conditions in the process of forming the oxide spacer 14. For reference, in the present invention, the second size: the third size is formed to have a ratio of 1: 1.

다음으로, 도1d에 도시된 바와 같이, 산화막 스페이서(14)를 제거한 후, 상부 전도막(15)을 식각마스크로 하여 노출되는 Ti/TiN막(12)을 식각하여 실리콘 기판(11)을 노출시킨다. 이러한 Ti/TiN막(12)의 식각공정은 염소계 가스를 사용하여 이루어진다.Next, as shown in FIG. 1D, after the oxide spacer 14 is removed, the silicon substrate 11 is exposed by etching the exposed Ti / TiN film 12 using the upper conductive film 15 as an etch mask. Let's do it. The etching process of the Ti / TiN film 12 is performed using chlorine-based gas.

전술한 바와 같이, 제1전도막 상부에 제1임계선폭을 갖는 희생막 패턴을 형성한 후, 희생막 패턴 측면에 스페이서를 형성하는데, 스페이서는 희생막 패턴과 다른 식각비를 갖는다. 그리고, 희생막 패턴을 제거하여 노출되는 제1전도막 상부에 제2전도막을 선택적으로 형성함으로서, 종래 노광 장비의 한계로 재현하기 어려운 미세한 전도막 패턴을 쉽게 얻을 수 있어 결과적으로 소자의 수율 및 신뢰성을 향상시킨다. 즉, 제1임계선폭을 재현할 수 있는 리소그라피 공정 기술을 사용하여도, 상기 제1임계선폭으로 노출되는 하부층 상부에 다른 전도막을 형성할 수 있다.As described above, after forming a sacrificial layer pattern having a first critical line width on the first conductive layer, a spacer is formed on the side of the sacrificial layer pattern, and the spacer has an etching ratio different from that of the sacrificial layer pattern. By selectively forming the second conductive film on the exposed first conductive film by removing the sacrificial film pattern, it is possible to easily obtain a fine conductive film pattern that is difficult to reproduce due to the limitations of conventional exposure equipment, resulting in yield and reliability of the device. To improve. That is, even using a lithography process technology capable of reproducing the first critical line width, another conductive film may be formed on the lower layer exposed to the first critical line width.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

상기와 같이 이루어지는 본 발명은, 반도체 소자의 금속 패턴 공정시, 제1전도막 상부에 제1임계선폭을 갖는 희생막 패턴을 형성한 후, 희생막 패턴 측면으로 희생막 패턴과 식각 선택비를 갖는 스페이서를 형성하고, 희생막 패턴을 제거하여 노출되는 제1전도막 상부에 제2전도막을 선택적으로 형성함으로서, 종래 노광 장비의 한계로 재현하기 어려운 미세한 전도막 패턴을 쉽게 얻을 수 있어 결과적으로 소자의 수율 및 신뢰성을 향상시킨다.According to the present invention, the sacrificial film pattern having the first critical line width is formed on the first conductive film during the metal pattern process of the semiconductor device, and the sacrificial film pattern has an etch selectivity on the sacrificial film pattern side. By forming a spacer and selectively forming a second conductive film on the exposed first conductive film by removing the sacrificial film pattern, it is possible to easily obtain a fine conductive film pattern that is difficult to reproduce due to the limitations of conventional exposure equipment. Improve yield and reliability.

Claims (7)

기판 상부로 제1전도막과 희생막을 차례로 형성하는 제1단계;A first step of sequentially forming a first conductive film and a sacrificial film on the substrate; 상기 제1전도막의 제1영역이 노출되도록 상기 희생막을 선택식각하여 상기 희생막 패턴을 형성하는 제2단계;Forming a sacrificial layer pattern by selectively etching the sacrificial layer to expose the first region of the first conductive layer; 상기 희생막 패턴 측면에 절연막 스페이서를 형성하는 제3단계;Forming an insulating film spacer on a side of the sacrificial film pattern; 상기 희생막 패턴을 제거하여 상기 제1전도막의 제2영역을 노출시키는 제4단계;A fourth step of exposing the second region of the first conductive layer by removing the sacrificial layer pattern; 상기 노출된 제1전도막의 제1 및 제2영역에 선택적으로 제2전도막을 형성하는 제5단계; 및A fifth step of selectively forming a second conductive film in the first and second regions of the exposed first conductive film; And 상기 절연막 스페이서를 제거하고, 상기 제2전도막을 식각마스크 패턴으로 사용하여 상기 제1전도막을 선택식각하는 제6단계A sixth step of removing the insulating layer spacer and selectively etching the first conductive layer using the second conductive layer as an etch mask pattern 를 포함하여 이루어지는 반도체 소자 제조 방법.A semiconductor device manufacturing method comprising a. 제1항에 있어서,The method of claim 1, 상기 제2단계에서 상기 희생막 패턴에 의하여 노출되는 제1영역이 상기 제4단계에서 노출되는 제2영역보다 크게 형성되도록 하는 반도체 소자 제조 방법.And a first region exposed by the sacrificial layer pattern in the second step is larger than a second region exposed in the fourth step. 제1항에 있어서,The method of claim 1, 상기 제2전도막이 상기 제1전도막과 다른 식각비를 갖는 막인 반도체 소자 제조 방법.And the second conductive film is a film having an etching ratio different from that of the first conductive film. 제1항에 있어서,The method of claim 1, 상기 제4단계를 진행하는 동안에 상기 절연막 스페이서가 잔류하도록 하는 반도체 소자 제조 방법.And allowing the insulating film spacer to remain during the fourth step. 제3항에 있어서,The method of claim 3, 상기 제1전도막은The first conductive film is Ti막, TiN막, Ti/TiN막중 적어도 어느 하나를 포함하여 이루어지는 반도체 소자 제조 방법.A semiconductor device manufacturing method comprising at least one of a Ti film, a TiN film, and a Ti / TiN film. 제1항에 있어서,The method of claim 1, 상기 희생막이 폴리실리콘막인 반도체 소자 제조 방법.And the sacrificial film is a polysilicon film. 제1항 또는 제4항에 있어서,The method according to claim 1 or 4, 상기 절연막 스페이서는 산화막인 반도체 소자 제조 방법.The insulating film spacer is an oxide film manufacturing method.
KR1019970072823A 1997-12-23 1997-12-23 Method for forming fine conduction film of semiconductor device KR100257770B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970072823A KR100257770B1 (en) 1997-12-23 1997-12-23 Method for forming fine conduction film of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970072823A KR100257770B1 (en) 1997-12-23 1997-12-23 Method for forming fine conduction film of semiconductor device

Publications (2)

Publication Number Publication Date
KR19990053222A KR19990053222A (en) 1999-07-15
KR100257770B1 true KR100257770B1 (en) 2000-06-01

Family

ID=19528398

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970072823A KR100257770B1 (en) 1997-12-23 1997-12-23 Method for forming fine conduction film of semiconductor device

Country Status (1)

Country Link
KR (1) KR100257770B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784062B1 (en) 2006-01-20 2007-12-10 주식회사 하이닉스반도체 Method for forming micro pattern in semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100784062B1 (en) 2006-01-20 2007-12-10 주식회사 하이닉스반도체 Method for forming micro pattern in semiconductor device

Also Published As

Publication number Publication date
KR19990053222A (en) 1999-07-15

Similar Documents

Publication Publication Date Title
KR20000010559A (en) An image reversal technique for forming small structures in integrated circuits
US5922516A (en) Bi-layer silylation process
CN101335184B (en) Method for forming fine pattern in semiconductor device
KR100796509B1 (en) Method of manufacturing semiconductor device
US5902133A (en) Method of forming a narrow polysilicon gate with i-line lithography
US6214737B1 (en) Simplified sidewall formation for sidewall patterning of sub 100 nm structures
KR100257770B1 (en) Method for forming fine conduction film of semiconductor device
KR20090070458A (en) Method of forming contact hole in semiconductor device
US6537866B1 (en) Method of forming narrow insulating spacers for use in reducing minimum component size
KR100989481B1 (en) A method for forming a metal line of semiconductor device
KR100390912B1 (en) Method for forming contact hole of semiconductor device
KR100256809B1 (en) Method for forming contact hole in semiconductor device
KR100382548B1 (en) Method for Fabricating of Semiconductor Device
KR0124638B1 (en) Manufacturing method of multilayer lining for semiconductor device
JPS63258020A (en) Formation of element isolation pattern
KR100281269B1 (en) Gate electrode formation method of semiconductor device
KR0140729B1 (en) A method form of fine contact
KR100275934B1 (en) A method for forming fine concuctive line of semiconductor device
KR20010060984A (en) Manufacturing method for contact hole in semiconductor device
KR0137979B1 (en) Fine contact forming method of semiconductor device
JPH0481323B2 (en)
KR100515372B1 (en) Method for forming fine pattern of semiconductor device
KR0166488B1 (en) Fine contact forming method in the semiconductor device
KR0165417B1 (en) Fine ptterning method of semiconductor device
KR100338107B1 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee