KR100224138B1 - Output buffer circuit - Google Patents
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Abstract
고속으로 스위칭 노이즈의 발생이 작고, 소자수가 적은 출력 버퍼 회로를 제공하는 것이다.It is possible to provide an output buffer circuit with a low generation of switching noise at a high speed and a low number of elements.
출력 최종단을 PMOS 출력 트랜지스터(P10) 및 NMOS 출력트랜지스터(N10)에 의해 구성하고, 이것들의 출력 트랜지스터의 게이트간에 출력단자의 전위에 의해서 직접 제어되는 스위치 수단(S)을 설치하였다. 이 스위치 수단(S)은 직렬 접속된 복수의 NMOS 트랜지스터(N13,N14)와 직렬 접속된 복수의 PMOS 트랜지스터(P13,P14)가 병렬접속되고, 또 직렬 접속된 복수의 NMOS 트랜지스터(N13,N14)중 적어도 하나의 트랜지스터의 게이트와 직렬 접속된 복수의 PMOS 트랜지스터(P13,P14)중 적어도 하나의 트랜지스터의 게이트가 출력단자에 접속되어 있다.The output final stage was constituted by the PMOS output transistor P10 and the NMOS output transistor N10, and a switch means S directly controlled by the potential of the output terminal was provided between the gates of these output transistors. The switch means S includes a plurality of NMOS transistors N13 and N14 connected in series and a plurality of PMOS transistors P13 and P14 connected in series, and a plurality of NMOS transistors N13 and N14 connected in series. The gates of at least one of the plurality of PMOS transistors P13 and P14 connected in series with the gates of at least one of the transistors are connected to the output terminal.
Description
제1도는 본 발명에 의한 출력 버퍼 회로의 실시예를 나타낸 회로도.1 is a circuit diagram showing an embodiment of an output buffer circuit according to the present invention.
제2도는 제1도에 표시된 실시예에 있어서의 「출력 상태」의 각 노드의 전압파형의 일례를 나타낸 파형도.FIG. 2 is a waveform diagram showing an example of voltage waveforms of respective nodes in an "output state" in the embodiment shown in FIG.
제3도는 출력 버퍼 회로의 출력이 같게 H레벨로부터 L레벨로 천이 되었을때에 접지선에 발생하는 노이즈 전압의 피이크치를 나타낸 그래프.3 is a graph showing the peak value of the noise voltage generated at the ground line when the output of the output buffer circuit is equally shifted from the H level to the L level.
제4도는 본발명에 의한 출력 버퍼 회로의 다른 실시예를 나타낸 회로도.4 is a circuit diagram showing another embodiment of an output buffer circuit according to the present invention.
제5도는 종래기술에 있어서의 출력 버퍼 회로의 회로도.5 is a circuit diagram of an output buffer circuit in the prior art.
제6도는 트랜지스터와 접지전압간의 기생 인덕턴스를 설명하기 위한 설명도.6 is an explanatory diagram for explaining the parasitic inductance between the transistor and the ground voltage.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
C : 제어 신호 단자 D : 입력단자C: Control signal terminal D: Input terminal
n11∼n12, n61, n62 : 노드 N10∼N14, N60∼N62 : NMOS 트랜지스터n11 to n12, n61, n62: nodes N10 to N14, N60 to N62: NMOS transistors
OUT : 출력단자 P10∼P14, P61∼P62 : PMOS 트랜지스터OUT: Output terminals P10 to P14, P61 to P62: PMOS transistors
본 발명은 출력 버퍼 회로, 특히 예를 들면 스위칭ㆍ노이즈의 작은 출력 버퍼 회로에 관한 것이다.The present invention relates to an output buffer circuit, in particular to a small output buffer circuit of switching noise.
종래의 이런 종류의 출력 버퍼 회로로서는 예를들면 일본국 특개소 61-216518호에 개시된 것이 있다. 제5도에 도시된 바와같이 이 회로는 출력 최종단에 있어서의 출력단자 (OUT)에 접속된 PMOS 출력트랜지스터(58)의 게이트단자(a51)와, 출력단자(OUT)에 접속된 NMOS 출력트랜지스터(57)의 게이트단자(a52)와의 사이에 PMOS 출력트랜지스터(51) 및 NMOS 출력트랜지스터 (54)로 이루어진 트랜스퍼ㆍ게이트(TG)를 설치하여 이 트랜스퍼·게이트(TG)를 제어신호(C)에 의해서 온·오프로 제어하는 것이다. 트랜스퍼·게이트(TG)가 오프이면 출력단자(out )는 「하이임피던스 상태」로 된다. 또 트랜스퍼·게이트(TG)가 온이면, 출력단자(out )에는 출력신호용의 입력단자(D)와 같은 논리레벨이 발생하여 출력버퍼 회로는 「출력 상태」로 된다. 또한 논리기능에 관한 각 트랜지스터의 보다 상세한 설명은 상기 공보에 상세히 설명되어 있으므로 생략하고, 본 발명에 직접관계가 있는 스위칭·노이즈의 크기의 저감효과에 관하여 특별히 설명한다.Conventional output buffer circuits of this kind are disclosed in, for example, Japanese Patent Laid-Open No. 61-216518. As shown in Fig. 5, the circuit includes a gate terminal a51 of the PMOS output transistor 58 connected to the output terminal OUT at the output terminal, and an NMOS output transistor connected to the output terminal OUT. A transfer gate TG composed of a PMOS output transistor 51 and an NMOS output transistor 54 is provided between the gate terminal a52 of 57 to transfer the transfer gate TG to the control signal C. To control on and off by If the transfer gate TG is off, the output terminal out becomes a "high impedance state". When the transfer gate TG is turned on, the output terminal out has the same logic level as the input terminal D for the output signal, and the output buffer circuit is brought into an "output state". In addition, since the detailed description of each transistor regarding a logic function is described in detail in the said publication, it abbreviate | omits and especially demonstrates the effect of reducing the magnitude | size of the switching noise which is directly related to this invention.
지금 출력버퍼회로가 「출력 상태」에 있으며, 출력신호용의 입력단자(D)가 H 레벨에 있다고 한다. 이때, 단자 (a51) 및 단자 (a52)는 함께 L레벨로 되어 있으며, 출력단자(out)는 H레벨로 되어 있다. 여기서 입력단자(D)가 H레벨로부터 L레벨로 천이하면 단자(a51)와 단자(a52)가 L레벨로부터 H레벨로 변화하고, PMOS 출력트랜지스터(58)가 오프하고, NMOS 출력트랜지스터(57)가 온하여 출력단자(out )는 H레벨로부터 L레벨로 변화되어간다. 이때, 출력최종단의 PMOS 출력트랜지스터(58)와 NMOS 출력트랜지스터(57)의 게이트 전극과의 사이에 트랜스퍼·게이트 (TG)가 설치되어 있으므로 이 트랜스퍼PMOS게이트(TG)의 온저항과 기생용량에 의해서 단자(a51)의 레벨이 상승하고나서, 단자 (a52)의 레벨이 상승할때까지에 일정한 지연이 발생한다. 상승하고나서, 단자(a52)의 레벨이 상승할때까지에 일정한 지연이 발생한다. 따라서 PMOS 출력 트랜지스터(58)가 먼저 오프한 후에, NMOS 출력트랜지스터(57)가 온하게되어 최종단의 2개의 출력 트랜지스터(57,58)가 동시에 온상태로 되지 않으므로 불필요한 관통전류를 없애서 스위칭·노이즈의 저감을 도모할 수가 있다.The output buffer circuit is now in the "output state" and the input terminal D for the output signal is at the H level. At this time, the terminal a51 and the terminal a52 are at the L level, and the output terminal out is at the H level. When the input terminal D transitions from the H level to the L level, the terminal a51 and the terminal a52 change from the L level to the H level, the PMOS output transistor 58 is turned off, and the NMOS output transistor 57 On, the output terminal out changes from the H level to the L level. At this time, since the transfer gate TG is provided between the PMOS output transistor 58 and the gate electrode of the NMOS output transistor 57 at the output end, the on resistance and parasitic capacitance of the transfer PMOS gate TG are adjusted. As a result, a constant delay occurs until the level of the terminal a51 rises and then the level of the terminal a52 rises. After the rise, a constant delay occurs until the level of the terminal a52 rises. Therefore, after the PMOS output transistor 58 is first turned off, the NMOS output transistor 57 is turned on so that the two output transistors 57 and 58 in the final stage are not turned on at the same time, thereby eliminating unnecessary through currents, thereby switching and noise. Can be reduced.
그러나 상기 종래기술의 회로구성에서는 다음과 같은 문제가 존재한다.However, the following problems exist in the circuit configuration of the prior art.
먼저 실제의 집적회로에서는 제6도에 도시한 바와 같이 출력 트랜지스터, 예를들면 NMOS출력 트랜지스터(N50)의 소오스와 접지전위(GND)와의 사이에 기생 인덕턴스(LG)가 존재하고 있다. 이 때문에 출력버퍼회로의 전류 구동 능력을 크게하기 위하여 최종단의 출력 트랜지스터의 디멘션(게이트폭/게이트 길이가 결정되는 값)을 크게하면 출력단자(out )가 H레벨로부터 L레벨로 변화할때, 출력단자(out )에 접속된 부하용량(CL)으로부터 접지전위(GND)에 순간적으로 큰 피이크전류(ID)가 흐르고, 기생 인덕턴스(LG)에 큰 노이즈전압(VGN)이 발생한다. 이와 같이 관통전류를 방지하여도 아직 큰 스위칭·노이즈가 발생한다. 물론 제5도에 도시한 종래의 회로에 있어서도 트랜스퍼·게이트(TG)를 구성하는 각 트랜지스터의 디멘션을 작게하면 출력 트랜지스터의 게이트 전위의 천이시간이 길어지므로, 노이즈 전압(VGN)을 어느정도 작게 할 수가 있다. 그러나, 이러한 방법으로는 부하용량(CL)이 현저하게 클때 출력단자(out )의 전하가 충분히 적어지기전에 게이트 전위가 천이되어버려 결국 노이즈 전압을 충분히 작게 하지는 못하였다.First, in an actual integrated circuit, as shown in FIG. 6, parasitic inductance L G exists between the source of the output transistor, for example, the NMOS output transistor N50, and the ground potential GND. Therefore, in order to increase the current driving capability of the output buffer circuit, when the dimension of the output transistor of the final stage (the value of the gate width / gate length is determined) is increased, when the output terminal out changes from the H level to the L level, A large peak current I D flows instantaneously from the load capacitance C L connected to the output terminal out to the ground potential GND, and a large noise voltage V GN is generated at the parasitic inductance L G. . Even if the through current is prevented in this way, large switching noise still occurs. Of course, even in the conventional circuit shown in FIG. 5, if the dimension of each transistor constituting the transfer gate TG is reduced, the transition time of the gate potential of the output transistor becomes longer, so that the noise voltage V GN can be reduced to some extent. There is a number. However, with this method, when the load capacitance C L is remarkably large, the gate potential shifts before the charge of the output terminal out becomes sufficiently low, and thus the noise voltage is not sufficiently reduced.
한편 노이즈저감의 다른 종래기술로서 예를들면 특개소 61-244124등에 의해서 개시된 방법이 있다. 이 출력 버퍼 회로는 출력 버퍼의 최종단을 적어도 한편의 전원 전위(예를들면 접지전위 GND)와 출력단자의 사이에 병렬 접속한 복수쌍의 출력 트랜지스터로 구성되어 있다. 이 방법에 있어서는 예를들면 출력단자가 H레벨로부터 L레벨로 천이할때 먼저 제1의 NMOS 출력 트랜지스터를 온하고, 일정시간 경과하여 출력단자의 전위가 저하한 후, 제2의 NMOS 출력 트랜지스터를 온으로 한다. 이 결과, 최대의 노이즈원인 방전개시 직후의 피이크 전류를 작게할 수 있고 더우기 출력버퍼 회로 전체의 전류구동 능력을 떨어뜨릴 필요는 없다. 그러나 이와같이 출력 최종단을 병렬 접속한 복수쌍의 출력 트랜지스터로 구성된 종래기술의 회로에서는 각 출력 트랜지스터의 온. 오프의 시차 제어를 위한 회로가 복잡하고 소자수가 많다고 하는 문제가 있다. 예를들면 이 문헌의 회로에 있어서는 24개의 MOS 트랜지스터를 필요로 한다. 또 게이트 어레이와 같이 다수이 입출력 회로이 탑재가 요구되는 분야에 있어서는, 출력 버퍼 회로가 폭이 좁고, 세로 긴 영역으로 형성하는 것이 바람직하다. 그러나 이 종래기술에서는 출력단자에 직접 드레인이 접속되고 래치업 대책등을 위하여 큰 면적을 요하는 출력 트랜지스터쌍이 다수 존재하기 때문에 패턴· 레이아우트 위도 불리하였다.On the other hand, there is a method disclosed by, for example, Japanese Patent Laid-Open No. 61-244124 as another conventional technique of noise reduction. This output buffer circuit is composed of a plurality of pairs of output transistors in which the final end of the output buffer is connected in parallel between at least one power supply potential (for example, ground potential GND) and the output terminal. In this method, for example, when the output terminal transitions from the H level to the L level, the first NMOS output transistor is first turned on, and after a certain time, the potential of the output terminal is decreased, and then the second NMOS output transistor is turned on. It is done. As a result, the peak current immediately after the discharge start, which is the largest noise source, can be reduced, and furthermore, it is not necessary to reduce the current driving capability of the entire output buffer circuit. However, in the prior art circuit composed of a plurality of pairs of output transistors in which the output final stages are connected in parallel, each output transistor is turned on. There is a problem that the circuit for off parallax control is off and the number of elements is large. For example, the circuit of this document requires 24 MOS transistors. Moreover, in the field where many input / output circuits are required to be mounted such as a gate array, it is preferable that the output buffer circuit be formed in a narrow and long region. However, in this prior art, since the drain is directly connected to the output terminal and there are many output transistor pairs that require a large area for the countermeasure of latch-up, the pattern-layout is also disadvantageous.
이와 같이 한쌍의 출력 트랜지스터의 게이트 사이에 트랜스퍼·게이트를 설치한 종래기술의 회로에서에는 부하용량이 클때 충분한 노이즈의 저감이 달성될 수 없다는 결점이 있었다. 또 최종단을 복수쌍의 출력트랜지스터로 구성하는 종래기술에 있어서는 소자수가 많아져서 패턴·레이아우트상 불리하다는 결점이 있었다.As described above, the conventional circuit in which a transfer gate is provided between gates of a pair of output transistors has a drawback that sufficient noise reduction cannot be achieved when the load capacity is large. In addition, in the prior art in which the final stage is composed of a plurality of pairs of output transistors, there is a drawback in that the number of elements increases and the pattern layout is disadvantageous.
본 발명은 이와 같은 종래기술의 결점을 해소하고 고속으로 스위칭· 노이즈의 발생이 작고 소자수가 적은 출력 버퍼 회로를 제공하는 것을 목적으로 한다.It is an object of the present invention to solve such drawbacks of the prior art and to provide an output buffer circuit with a small number of elements and a low generation of switching noise at high speed.
본 발명은 상술한 과제를 해결하기 위하여 반도체 소자에 의해 구성되는 출력 버퍼 회로는 제1의 반도체 소자 및 제2의 반도체 소자에 의해 구성되는 출력 최종단과, 제1의 반도체소자 및 제2의 반도체소자의 게이트단자간에 배설되는 동시에 이 버퍼회로의 출력단자에 접속되는 스위치 수단을 갖는다. 또 이 스위치 수단은 제1의 반도체소자의 게이트단자로부터 제2의 반도체소자의 게이트단자에 이르는 제1경로 사이에 설치된 제3의 반도체소자와 제1의 반도체소자의 게이트단자로부터 제2의 반도체소자의 게이트단자에 이르는 제2경로 사이에 설치된 제4의 반도체소자를 포함하고 제3의 반도체소자 및 제4의 반도체소자의 게이트단자가 이 회로의 출력단자에 접속되어 있다.SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention provides an output buffer circuit including a first semiconductor device and a second semiconductor device, including an output end terminal, a first semiconductor device, and a second semiconductor device. It is provided between the gate terminals of and has switch means connected to the output terminal of this buffer circuit. In addition, the switch means includes a third semiconductor device provided between the first path from the gate terminal of the first semiconductor device to the gate terminal of the second semiconductor device and the second semiconductor device from the gate terminal of the first semiconductor device. A fourth semiconductor element is provided between the second paths leading to the gate terminal of and a gate terminal of the third semiconductor element and the fourth semiconductor element is connected to the output terminal of the circuit.
본 발명에 의하면, 입력단자에 입력된 신호가 변화한 경우 출력단자의 전위변화에 의해 스위치수단의 소정의 반도체소자가 도통함으로써 제1의 반도체소자와 제2의 반도체소자가 동일한 타이밍으로 도통하는 일이 없도록 제어된다.According to the present invention, when a signal input to an input terminal changes, a predetermined semiconductor element of the switch means conducts due to a potential change of the output terminal so that the first semiconductor element and the second semiconductor element conduct at the same timing. It is controlled so that there is no.
다음에 첨부도면을 참조하여 본 발명에 의한 출력 버퍼 회로의 실시예를 상세히 설명한다.Next, embodiments of the output buffer circuit according to the present invention will be described in detail with reference to the accompanying drawings.
제1도에는 본 발명의 출력 버퍼 회로의 1 실시예를 나타낸 회로도가 표시되어 있다. 동도면에 있어서 단자(OUT)는 출력 버퍼 회로의 출력단자, 단자(C)는 출력 버퍼 회로를 「하이임피던스」이거나 「출력상태」중 어느 하나로 제어하기 위한 제어신호단자, 단자(D)는 출력 버퍼가 「출력상태」에 있을때에 출력단자 (OUT)의 논리레벨을 결정하기 위한 출력신호용의 입력단자이다. 또 단자(Vccl)는 집적회로 내부의 전원 전압(Vccl)에 접속되는 전원단자, 단자(GND1)는 집적회로 내부의 접지 전위에 접속되는 접지단자이다.1 is a circuit diagram showing one embodiment of the output buffer circuit of the present invention. In the drawing, terminal OUT is an output terminal of an output buffer circuit, terminal C is a control signal terminal for controlling the output buffer circuit to be either "high impedance" or "output state", and terminal D is output. This is an input terminal for the output signal for determining the logic level of the output terminal OUT when the buffer is in the "output state". The terminal Vccl is a power supply terminal connected to the power supply voltage Vccl in the integrated circuit, and the terminal GND1 is a ground terminal connected to a ground potential in the integrated circuit.
본 실시예에 있어서의 출력 버퍼 회로는 출력 단자(OUT)를 직접 구동하는 최종단(F)과 출력단자(OUT)에 출력되는 신호의 제어를 행하는 제어회로(K)를 갖는다. 제어회로(K)는 PMOS 트랜지스터(P11,P12), NMOS 트랜지스터(N11,N12) 및 인버터(INV11)에 의해 구성되고 있다. 제어회로(K)에 있어서, 먼저 제어신호단자(C)가 인버터(INV11)의 입력에 접속되고, INV11의 출력이 노드(n10)에 접속되어 있다. 다음에 PMOS 트랜지스터(P11)의 소오스가 전원단자(Vccl)에 게이트가 입력단자(D)에, 드레인이 노드(n11)에 각각 접속되어 있다. 또 PMOS 트랜지스터(P12)의 소오스가 Vccl에, 게이트가 제어 신호 단자(C)에, 드레인이 노드(n11)에 각가 접속되어 있다. 또 NMOS 트랜지스터(N11)의 소오스가 (GND1)에, 게이트가 입력단자(D)에 드레인이 노드(n12)에 각각 접속되어 있다. 또 NMOS 트랜지스터(N12)의 소오스가 단자(GND1)에, 게이트가 노드(n10)에, 드레인이 노드(n12)에 각각 접속되어 있다.The output buffer circuit in this embodiment has a final terminal F for directly driving the output terminal OUT and a control circuit K for controlling the signal output to the output terminal OUT. The control circuit K is composed of PMOS transistors P11 and P12, NMOS transistors N11 and N12, and an inverter INV11. In the control circuit K, first, the control signal terminal C is connected to the input of the inverter INV11, and the output of INV11 is connected to the node n10. The source of the PMOS transistor P11 is connected to the power supply terminal Vccl, the gate to the input terminal D, and the drain to the node n11, respectively. The source of the PMOS transistor P12 is connected to Vccl, the gate to the control signal terminal C, and the drain to the node n11. The source of the NMOS transistor N11 is connected to GND1, the gate is connected to the input terminal D, and the drain is connected to the node n12, respectively. The source of the NMOS transistor N12 is connected to the terminal GND1, the gate is connected to the node n10, and the drain is connected to the node n12, respectively.
또 노드(n11)와 노드(n12)의 사이에 스위치부(S)가 설치되어 있다. 스위치부(S)는 제어신호단자(C)로부터 입력한 제어신호(C)에 의해 온·오프 제어되는 스위치이며 이 스위치부(S)가 오프일때에는 출력단자(OUT)가 하이임피던스 상태로 된다. 스위치부(S)는 PMOS 트랜지스터(P13,P14), NMOS 트랜지스터(N13,N14)로 구성되어 있다. 스위치부(S)에 있어서, NMOS 트랜지스터(N13)의 소오스가 노드(n12)에, 게이트가 제어신호단자(C)에, 드레인이 NMOS 트랜지스터(N14)의 소오스에 각각 접속되어 있다. 또 NMOS 트랜지스터(N14)의 게이트가 출력단자(OUT)에 드레인이 노드(n11)에 각각 접속된다. 또 PMOS 트랜지스터(P13)의 소오스가 노드(n11)에, 게이트가 노드(n10)에, 드레인이 PMOS 트랜지스터(P14)의 소오스에 각각 접속되어 있다. 또 PMOS 트랜지스터(P14)의 게이트가 출력단자(OUT)에 드레인이 노드(n12)에 각각 접속되어 있다. 이와 같이 스위치부(S)는 출력단자(OUT)의 전위에 의해서 직접 제어되는 MOS 트랜지스터, PMOS 트랜지스터(P14)와 NMOS 트랜지스터(N14)를 갖는다. 또 출력버퍼 회로가 대용량의 부하를 구동하는 경우라도 스위치부(S)에 의해 부하의 충·방전이 충분히 진행할때까지 최종단(F)의 출력트랜지스터의 전류구동 능력을 작게 억제할 수가 있다.Moreover, the switch part S is provided between the node n11 and the node n12. The switch section S is a switch controlled on and off by the control signal C inputted from the control signal terminal C. When the switch section S is turned off, the output terminal OUT is in a high impedance state. . The switch section S is composed of PMOS transistors P13 and P14 and NMOS transistors N13 and N14. In the switch section S, the source of the NMOS transistor N13 is connected to the node n12, the gate to the control signal terminal C, and the drain to the source of the NMOS transistor N14, respectively. The gate of the NMOS transistor N14 is connected to the output terminal OUT, and the drain thereof is connected to the node n11, respectively. The source of the PMOS transistor P13 is connected to the node n11, the gate is connected to the node n10, and the drain is connected to the source of the PMOS transistor P14. The gate of the PMOS transistor P14 is connected to the output terminal OUT, and the drain thereof is connected to the node n12, respectively. In this way, the switch section S has a MOS transistor, a PMOS transistor P14 and an NMOS transistor N14 that are directly controlled by the potential of the output terminal OUT. Moreover, even when the output buffer circuit drives a large load, it is possible to reduce the current driving capability of the output transistor of the final stage F until the load S fully charges and discharges.
최종단(F)은 PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N10)에 의해 구성되어 있다. 최종단(F)에 있어서는 PMOS 출력 트랜지스터(P10)의 소오스가 Vccl에, 게이트가 제어회로(K)의 노드(n11)에, 드레인이 출력단자(OUT)에 접속되어 있다. 또 NMOS 트랜지스터(N10)의 소오스가 GND1에 게이트가 제어회로(K)의 노드(n12)에, 드레인이 출력단자(OUT)에 각각 접속되어 있다.The final stage F is constituted by the PMOS transistor P10 and the NMOS transistor N10. In the final stage F, the source of the PMOS output transistor P10 is connected to Vccl, the gate is connected to the node n11 of the control circuit K, and the drain is connected to the output terminal OUT. A source of the NMOS transistor N10 is connected to GND1, a gate is connected to the node n12 of the control circuit K, and a drain is connected to the output terminal OUT, respectively.
다음에 제1도에 표시한 실시예의 동작을 설명한다. 먼저, 출력 버퍼 회로의 「하이임피던스 상태」에 관하여 설명한다. 제어신호(C)가 L레벨이면 노드(n10)가 H레벨로 되어 스위치부(S)의 NMOS 트랜지스터(N13) 및 PMOS 트랜지스터(P13)가 함께 오프로 된다. 따라서, 입력단자(D) 및 출력단자(OUT)의 논리레벨에도 불구하고, 스위치부(S)는 오프한다. 한편, NMOS 트랜지스터(N12) 및 PMOS 트랜지스터(P12)가 온하므로 노드(n11))는 H레벨로, 노드(n12)는 L레벨로 되고, PMOS출력 트랜지스터(P10)와 NMOS출력 트랜지스터(N10)는 어느것이나 오프로 된다. 이 결과 출력단자(OUT)는 하이임피던스 상태로 된다.Next, the operation of the embodiment shown in FIG. 1 will be described. First, the "high impedance state" of the output buffer circuit will be described. When the control signal C is at the L level, the node n10 is at the H level, and the NMOS transistor N13 and the PMOS transistor P13 of the switch unit S are turned off together. Therefore, despite the logic levels of the input terminal D and the output terminal OUT, the switch section S is turned off. On the other hand, since the NMOS transistor N12 and the PMOS transistor P12 are turned on, the node n11 is at the H level, the node n12 is at the L level, and the PMOS output transistor P10 and the NMOS output transistor N10 are connected to each other. Either is off. As a result, the output terminal OUT is in the high impedance state.
다음에 「출력 상태」에 있어서의 동작을 설명한다.Next, the operation in the "output state" will be described.
제2도는 본 실시예에 있어서의 출력 버퍼 회로의 「출력 상태」에 있어서의 각 노드의 전압파형의 일례가 표시되어 있다. 동도에 있어서, 전압(VOUT)은 출력단자(OUT)의 전압을, 전압(VTN)은 NMOS 트랜지스터의 역치전압을,전압(VTP)은 PMOS트랜지스터의 역치 전압을 각각 나타내고 있다.2 shows an example of voltage waveforms at each node in the "output state" of the output buffer circuit in this embodiment. In the figure, the voltage V OUT represents the voltage of the output terminal OUT, the voltage V TN represents the threshold voltage of the NMOS transistor, and the voltage V TP represents the threshold voltage of the PMOS transistor, respectively.
또한 제2도에서는 본 실시예와 제5도에 표시한 종래기술의 차가 명확히 되도록 제5도의 출력 버퍼 회로에 있어서의 출력단자(OUT) 및 내부접지 전위(GND1)의 전압파형이 파선으로 함께 표시되어 있다. 지금 제어신호단자(C)가 L레벨로부터 H레벨로 변화 하였다고 하면 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)가 오프로 되고 스위치부(S)의 PMOS 트랜지스터(P13)와 NMOS 트랜지스터(N13)가 온으로 된다. 한편 출력단자(OUT)의 초기상태는 제어신호단자(C)가 L레벨이었기 때문에 하이임피던스 상태이므로, 출력단자(OUT)의 전위가 외부의 부하용량(DL)의 초기상태에 의해서 정해진다. 즉, 출력단자(OUT)의 초기상태가 H레벨이면 NMOS 트랜지스터(N14)가, 또 L레벨이면 PMOS 트랜지스터(P14)가 온하므로 출력단자(OUT)의 전위에 관계없이 스위치부(S)는 도통상태로 된다. 이때 제2도에 표시한 바와 같이 입력단자(D)가 H 레벨이면 PMOS 트랜지스터(P11)는 오프이며, NMOS 트랜지스터(N11)는 온으로 되므로, 노드(n12)의 전위는 L레벨로 유지된다. 한편 스위치부(S)는 도통상태에 있으므로 노드(n11)의 전위는 강하하여 L레벨로 된다. 따라서 NMOS 출력트랜지스터(N10)는 오프 상태가 유지되는 한편, PMOS 출력 트랜지스터 (P10)는 온으로 되고, 출력단자(OUT)는 H레벨로 된다. 또한 제2도의 노드(11)의 전압파형에 있어서 전위의 강하하는 속도가 일시 늦어지고 있는 부분(q)이 있으나 이것에 관해서는 후술한다.Also, in FIG. 2, the voltage waveforms of the output terminal OUT and the internal ground potential GND1 in the output buffer circuit of FIG. 5 are indicated by broken lines so as to clarify the difference between the prior art shown in FIG. 5 and the present embodiment. It is. If the control signal terminal C is changed from the low level to the high level now, the PMOS transistor P12 and the NMOS transistor N12 are turned off, and the PMOS transistor P13 and the NMOS transistor N13 of the switch unit S are turned off. It is turned on. On the other hand, since the initial state of the output terminal OUT is a high impedance state because the control signal terminal C is at the L level, the potential of the output terminal OUT is determined by the initial state of the external load capacitance D L. That is, when the initial state of the output terminal OUT is at the H level, the NMOS transistor N14 is turned on and when the L level is at the L level, the PMOS transistor P14 is turned on, so that the switch portion S is turned on regardless of the potential of the output terminal OUT. It is in a state. At this time, as shown in FIG. 2, when the input terminal D is at the H level, the PMOS transistor P11 is turned off and the NMOS transistor N11 is turned on, so that the potential of the node n12 is maintained at the L level. On the other hand, since the switch section S is in a conducting state, the potential of the node n11 drops to reach the L level. Therefore, while the NMOS output transistor N10 is kept off, the PMOS output transistor P10 is turned on and the output terminal OUT is turned to H level. In addition, although there is a portion q of the voltage waveform of the node 11 in FIG.
다음에 출력단자(OUT)가 H레벨로부터 L레벨로 천이하는 경우에 관하여 설명한다. 「출력 상태」에 있어서는 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)는 항상 오프이다. 지금 시각(toa)에 있어서 입력단자(D)가 H레벨로부터 L레벨로 천이하면 NMOS 트랜지스터(N11)가 오프로, PMOS 트랜지스터(P11)가 온으로 된다. 이로인해, 시각(t1a)에서 노드(n11)가 L레벨로부터 H레벨로 변화하고, PMOS 출력트랜지스터(P10)가 오프로 된다. 한편, 스위치부(S)에 있어서는, NMOS 트랜지스터(N13) 및 PMOS 트랜지스터(P13)가 각각 온이 된다. 또 이 시점에서 출력단자(OUT)의 전압(VOUT)은 H레벨이므로 NMOS 트랜지스터(N14)는 온, PMOS 트랜지스터(P14)는 오프이다.Next, the case where the output terminal OUT transitions from the H level to the L level will be described. In the "output state", the PMOS transistor P12 and the NMOS transistor N12 are always off. When the input terminal D transitions from the H level to the L level at the time toa, the NMOS transistor N11 is turned off and the PMOS transistor P11 is turned on. This causes the node n11 to change from the L level to the H level at time t 1 a, and the PMOS output transistor P10 is turned off. On the other hand, in the switch section S, the NMOS transistor N13 and the PMOS transistor P13 are turned on respectively. At this point, since the voltage V OUT of the output terminal OUT is at the H level, the NMOS transistor N14 is on and the PMOS transistor P14 is off.
따라서 노드 n11로부터 n12에의 충전이 스위치부(S)에 있어서의 NMOS 출력 트랜지스터(N14 및 N13)를 통하여 수행되고 노드(n12)의 전위는 상승한다. 노드(n12)의 전위가 상승하면 스위치부(S)에 있어서의 NMOS 트랜지스터(N13 및 N14)의 소오스 전위가 상승하게 되고(즉 NMOS 트랜지스터(N13 및 N14)의 게이트·소오스 전압이 감소하게 되고) 스위치부(S)를 흐르는 전류는 감소한다. 이 결과, 도시한 바와 같이 시각(t2a)에 있어서 노드(n12)의 전위상승은 VOUT-VTN'(VTN'은 기판효과를 포함한 NMOS 트랜지스터의 역치 전압(VTN'VTN)부근에서 일시 정지한다. 이때 일반적으로 Vcc=5V에서는 수 1 에 표시한 값으로 된다.Therefore, charging from node n11 to n12 is performed through the NMOS output transistors N14 and N13 in the switch section S, and the potential of the node n12 rises. When the potential of the node n12 rises, the source potential of the NMOS transistors N13 and N14 in the switch unit S increases (that is, the gate and source voltages of the NMOS transistors N13 and N14 decrease). The current flowing through the switch section S decreases. As a result, as shown, the potential rise of the node n12 at time t 2 a is V OUT -V TN '(V TN ' is the threshold voltage of the NMOS transistor including the substrate effect (V TN 'V TN ). In this case, it pauses in the vicinity, and when Vcc = 5V, it becomes the value shown in number 1.
[수 1][1]
VCC-VTN'3VVTN(=0.8V)V CC -V TN '' 3VV TN (= 0.8V)
따라서, NMOS 출력 트랜지스터(N10)가 온하여 VOUT는 저하하기 시작한다. 또 시각(t3a)에 있어서 이 출력전압(VOUT)이 충분히 저하하여 VOUTVcc-VTP로 되면 스위치부(S)의 PMOS 트랜지스터(P14)가 온 되고, 노드(n11)로부터 노드(n12)에의 충전은 PMOS 트랜지스터(P13 와 P14)를 통하여 이루어지도록 한다. 이 결과 노드(n12)는 VCC까지 상승하여 NMOS 출력 트랜지스터(N10)가 충반한 전류구동능력을 갖도록 한다. 또한 출력전압(VOUT)이 VOUTVTN까지 내려가면 NMOS 트랜지스터(N14)는 오프로 되나 PMOS 트랜지스터(P13 및 P14)는 온이 되므로 스위치부(S)는 도통상태가 된다.Therefore, the NMOS output transistor N10 is turned on and V OUT starts to fall. At the time t 3 a, when the output voltage V OUT is sufficiently lowered to become V OUT V cc -V TP , the PMOS transistor P14 of the switch unit S is turned on, and the node n11 is connected to the node. Charging to n12 is made through the PMOS transistors P13 and P14. As a result, the node n12 rises to V CC so that the NMOS output transistor N10 has a sufficient current driving capability. When the output voltage V OUT drops to V OUT V TN , the NMOS transistor N14 is turned off, but the PMOS transistors P13 and P14 are turned on, so that the switch portion S is in a conductive state.
이와 같이 본 실시예에서는 출력의 방전개시 직후에 있어서의 NMOS 출력 트랜지스터(N10)의 게이트 전압이 작게 억제되므로 최대의 노이즈 원으로 되는 방전개시 직후의 피이크전류를 작게할 수 있다. 따라서 제2도에 표시한 바와 같이 내부 접지선(GND1)에 발생하는 노이즈 전압(VGN)을 종래의 1/2정도로 작게할 수 있다. 또 방전이 충분히 진행한 시점(t3a)에 있어서도, NMOS 출력 트랜지스터(N10)의 게이트에는 충분한 전압(VCC)이 가하여지므로 전류구동능력을 해치는 일은 없다. 또 이 시점에서는 출력단자의 전압이 작게되어 있으므로 NMOS 출력 트랜지스터(N10)의 능력이 크게되어도 노이즈 전압(VGN)으로의 영향은 작다.Thus, in this embodiment, since the gate voltage of the NMOS output transistor N10 immediately after the start of discharge of the output is suppressed small, the peak current immediately after the start of discharge, which is the largest source of noise, can be reduced. Therefore, as shown in FIG. 2, the noise voltage V GN generated in the internal ground line GND1 can be reduced to about 1/2 of the conventional one. Also at the time point t 3 a at which the discharge has sufficiently proceeded, a sufficient voltage V CC is applied to the gate of the NMOS output transistor N10, so that the current drive capability is not impaired. At this point in time, since the voltage at the output terminal is small, the influence on the noise voltage V GN is small even if the capacity of the NMOS output transistor N10 is increased.
다음에 출력단자(OUT)가 L레벨로부터 H레벨로 천이하는 경우에 관하여 설명한다. 먼저 시각(T0b)에 있어서 입력단자(D)가 L레벨로부터 H레벨로 변화한다. 이 결과 PMOS 트랜지스터(P11)가 오프로, NMOS 트랜지스터(N11)가 온으로 된다. 이로인해 시각(T1b)에서 노드(n12)가 H레벨로부터 L레벨로 천이하고 NMOS 출력 트랜지스터(N10)가 오프로 된다.Next, the case where the output terminal OUT transitions from the L level to the H level will be described. First, at the time T 0 b, the input terminal D changes from the L level to the H level. As a result, the PMOS transistor P11 is turned off and the NMOS transistor N11 is turned on. This causes the node n12 to transition from the H level to the L level at the time T 1 b and the NMOS output transistor N10 is turned off.
한편 스위치부(S)에 있어서는 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N13)이 온이 된다. 또 이 시점에서 출력단자(OUT)의 출력전압(VOUT)이 L레벨이므로, PMOS 트랜지스터(P14)는 온이고, NMOS 출력 트랜지스터(N14)는 오프이다. 따라서 노드(n11)의 전하가 PMOS 트랜지스터(P13 및 P14)를 통하여 노드(n12)에 방전되어 노드(n11)의 전위는 강하한다. 노드(n11)의 전위가 강하하면 스위치부(S)에 있어서의 PMOS 트랜지스터(P13 및 P14)의 소오스 전위가 강하하게되고(즉, PMOS 트랜지스터(P13트랜지스터 및 P14)의 게이트·소오스 전압이 감소하게 되고), 스위치부(S)를 흐르는 전류는 감소한다. 이 결과 도시하는 바와 같이 시각(T2b)에 있어서 노드(n11)의 전위의 강하는 ｜VTP'｜(VTP'는 기판효과를 포함한 PMOS 트랜지스터의 역치 전압)부근에서 일시 정지한다(도면중의 q'부분). 이때, PMOS 출력 트렌지스터(P10)의 게이트전압은 수 2 에 나타낸 값으로 된다.On the other hand, in the switch section S, the PMOS transistor P13 and the NMOS transistor N13 are turned on. At this point, since the output voltage V OUT of the output terminal OUT is at the L level, the PMOS transistor P14 is on and the NMOS output transistor N14 is off. Accordingly, the charge of the node n11 is discharged to the node n12 through the PMOS transistors P13 and P14, so that the potential of the node n11 drops. When the potential of the node n11 drops, the source potentials of the PMOS transistors P13 and P14 in the switch section S drop (that is, the gate and source voltages of the PMOS transistors P13 transistors and P14 decrease). And the current flowing through the switch section S decreases. As a result, the drop in the potential of the node n11 at the time T 2 b pauses near | V TP '| (V TP ' is the threshold voltage of the PMOS transistor including the substrate effect). Q 'part). At this time, the gate voltage of the PMOS output transistor P10 becomes the value shown in the number 2.
[수 2][Number 2]
VOUT-｜VTP 3.5VV｜VTP｜VTP -8.0V)V OUT- ｜ V TP 3.5 VV | V TP | V TP -8.0V)
따라서, PMOS 출력 트렌지스터(N10)가 온하여 VOUT는 상승하기 시작한다. 또 시각(t3b)에 있어서 있어서 이 출력전압(VOUT)이 충분히 상승하여 VOUTVTN으로 되면 NMOS 트렌지스터(P14)가 온 하고, 노드(n11)로부터 노드(n12)에의 방전이 NMOS 트렌지스터(N14 및 N13)를 통하여 이루어지게 되고, 노드(n11)는 접지 전위(OV)까지 강하한다. 이 결과, PMOS 출력 트렌지스터(P10)는 충분한 전류구동 능력을 갖게 된다. 또한 출력전압(VOUT)이 VOUT(VCC-VTP)까지 상승하면 PMOS 트렌지스터(N14)는 오프로 되나, NMOS 트렌지스터(N13 및 N14)는 온되어 스위치부(S)는 도통상태가 된다.Therefore, the PMOS output transistor N10 is turned on and V OUT starts to rise. At time t 3 b, when the output voltage V OUT rises sufficiently to reach V OUT V TN , the NMOS transistor P14 is turned on, and the discharge from the node n11 to the node n12 is caused by the NMOS transistor. Through the N14 and N13, the node n11 drops to the ground potential OV. As a result, the PMOS output transistor P10 has a sufficient current driving capability. In addition, when the output voltage V OUT rises to V OUT (V CC -V TP ), the PMOS transistor N14 is turned off, but the NMOS transistors N13 and N14 are turned on so that the switch portion S is in a conductive state. .
이와 같이 본 실시예에있어서는 출력단자(OUT)의 L레벨로부터 H레벨에의 천이시에 있어서도 부하의 충전개시 직후의 PMOS 출력 트렌지스터(P10)의 게이트·소오스 전압을 작게 억제할 수 있기 때문에 최대의 노이즈 원인 충전개시 직후의 피이크 전류를 작게 억제할 수가 있어, 노이즈의 저감이 도모된다.As described above, in the present embodiment, even when the output terminal OUT transitions from the L level to the H level, the gate and source voltages of the PMOS output transistor P10 immediately after the start of charging of the load can be reduced. Noise cause The peak current immediately after the charging start can be reduced to a small degree, and the noise can be reduced.
또한 하이임피던스 상태로부터 「출력 상태」로의 천이의 설명에 있어서, 상술한 노드(n11)의 전압파형에 있어서의 q부분은 출력단자(OUT)의 L레벨로부터 H레벨로 천이할때에 노드(n11)의 전압파형이 일시 평탄하게 되는 q'부분과 마찬가지로 스위치부(S)의 작용에 의한 것이다. 즉, 「하이·임피던스 상태」로부터 「출력 상태」로 천이하는 경우에 있어서도 출력 트랜지스터의 게이트·소오스 전압이 일시점에서 작게 억제할 수 있으므로 노이즈의 발생은 작은것으로 할 수 있다.In the explanation of the transition from the high impedance state to the "output state", the q portion in the voltage waveform of the node n11 described above is the node n11 when the transition from the L level of the output terminal OUT to the H level. This is due to the action of the switch unit S, similar to the q 'portion where the voltage waveform of () is temporarily flat. In other words, even when the transition from the "high impedance state" to the "output state", the gate and source voltages of the output transistors can be suppressed small at the instant, so that the generation of noise can be made small.
제3도는 각 출력 버퍼 회로의 N개의 출력이 동시에 H레벨로부터 L레벨로 천이하였을때 접적회로 내부의 접지선(GND1)에 발생하는 노이즈전압(VGN)의 피이크치(VGP)를 나타내는 그래프이다. 그래프의 값은 회로시뮬레이션에 의해서 얻은 것으로서 상기한 집적회로 내부의 접지선(GND1)과 외부의 접지선(GND)과의 사이의 기생 인덕턴스(L)는 L=15nH로 하였다. 제3도에 있어서의 곡선(A)는 상술한 본 실시예의 출력 버퍼 회로, 곡선(B)는 특개소 61-216518에 개시된 종래기술의 출력 버퍼 회로, 곡선(C)는 특개소 61-244124에 의해서 개시된 종래기술의 출력 버퍼 회로를 각각 나타낸 것이다. 비교를 위하여 각 출력 버퍼 회로 모두 출력의 싱크전류(IOL) 24mA에 대하여 L레벨전압(VOL)을 0.4V 이하로 보증하는 것으로 하고, 또 각 제어트랜지스터의 디멘션을 일률적으로 하였다. 도시된 바와 같이 본 실시예에 있어서의 노이즈의 크기는 곡선(B)으로 표시되는 회로의 약1/2로 작고, 곡선(C)의 회로의 것과 거의 같은 정도이다. 상기한 바와 같이 곡선(C)의 회로는 트랜지스터수가 24개로 많은 것에 대하여 본 실시예의 회로는 제1도에서 알 수 있듯이 12개의 MOS 트랜지스터로 실현할 수 있다. 이와 같이 본 실시예에서는 적은 소자수로 노이즈 발생이 적은 출력 버퍼 회로가 얻어진다.3 is a graph showing the peak value V GP of the noise voltage V GN generated at the ground line GND1 inside the integrated circuit when N outputs of each output buffer circuit simultaneously transition from the H level to the L level. . The value of the graph was obtained by circuit simulation. The parasitic inductance L between the ground line GND1 and the external ground line GND inside the integrated circuit was L = 15nH. Curve A in FIG. 3 shows the output buffer circuit of this embodiment described above, curve B shows the output buffer circuit of the prior art disclosed in Japanese Patent Application Laid-Open No. 61-216518, and curve C shows the Japanese Patent Application Laid-Open 61-244124. The output buffer circuit of the prior art disclosed by each is shown. For comparison, as to ensure the L-level voltage (V OL) with respect to the sink current (I OL) of the output buffer circuits each output both 24mA less than 0.4V, and they were further uniformly the dimensions of each control transistor. As shown, the magnitude of noise in this embodiment is about 1/2 of the circuit shown by the curve B, which is about the same as that of the circuit of the curve C. As shown in FIG. As described above, the circuit of the curve C has 24 transistors, whereas the circuit of this embodiment can be realized with 12 MOS transistors as shown in FIG. As described above, in this embodiment, an output buffer circuit having a low number of elements and low noise generation is obtained.
또한 본 실시예에는 트라이스테이트, 출력 버퍼 회로에 한하지 않고, 토템폴형의 출력 버퍼 회로에 적용하여도 효과가 있다. 제4도는 본 발명에 있어서의 제2의 실시예로서 토템폴형 출력 버퍼 회로가 표시되어 있다. 제4도에 있어서 단자(D)는 입력단자, 단자(OUT)는 출력단자, GND1은 집적회로 내부의 접지선 VCC1은 집적회로 내부의 전원 전압선이다.In addition, the present embodiment is effective not only for the tristate and output buffer circuit but also for the totem pole type output buffer circuit. 4 shows a totem pole type output buffer circuit as a second embodiment in the present invention. In FIG. 4, the terminal D is an input terminal, the terminal OUT is an output terminal, and GND1 is a ground line V CC 1 is an internal power supply voltage line in the integrated circuit.
동 실시예에 있어서의 출력 버퍼 회로는 먼저 내부의 전원 전압선(VCC1)과 출력단자(OUT)와의 사이에 PMOS 출력 트렌지스터(P60)가, 출력단자(OUT)와 내부의 접지선(GND1)과의 사이에 NMOS 출력 트렌지스터(N60)가 설치되고, PMOS 출력 트렌지스터(P60)의 게이트가 노드(n61)에, NMOS 출력 트렌지스터(N60)의 게이트가 노드(n62)에 각각 접속되어 있다. 이 노드(n61)와 VCC1와의 사이에 PMOS 출력 트렌지스터(P61)가, 노드(n62)와 GND1의 사이에 NMOS 트렌지스터(N61)가 각각 접속되어 있다. 이것들의 PMOS 트렌지스터(P61) 및 NMOS 트렌지스터(N61)의 게이트가 함께 입력단자(D)에 접속되어 있다. 또 노드(n61)와 (n62)와의 사이에 스위치부(S)가 설치되어 있다. 스위치부(S)는 NMOS 트렌지스터(N62)와 PMOS 트렌지스터(P62)와의 병렬접속에 의해 구성되고, 이 NMOS 트렌지스터(N62)와 PMOS 트렌지스터(P62)의 게이트가 함께 출력단자(OUT)에 접속되어 있다.In the embodiment of the output buffer circuit, a PMOS output transistor P60 is formed between an internal power supply voltage line V CC 1 and an output terminal OUT, and an output terminal OUT and an internal ground line GND1. The NMOS output transistor N60 is provided in between, and the gate of the PMOS output transistor P60 is connected to the node n61 and the gate of the NMOS output transistor N60 is connected to the node n62, respectively. The PMOS output transistor P61 is connected between the node n61 and V CC 1, and the NMOS transistor N61 is connected between the node n62 and GND1, respectively. The gates of these PMOS transistors P61 and NMOS transistors N61 are connected to the input terminal D together. Moreover, the switch part S is provided between the node n61 and n62. The switch section S is constituted by a parallel connection between the NMOS transistor N62 and the PMOS transistor P62, and the gates of the NMOS transistor N62 and the PMOS transistor P62 are connected to the output terminal OUT together. .
다음에 동실시예의 동작을 설명한다. 지금 초기 상태로서 입력단자(D), 출력단자(OUT)가 함께 H레벨에 있고, 입력단자(D)가 H레벨로부터 L레벨로 변화하였다고 한다. 이 변화로 인해, PMOS 트렌지스터(P61)가 오프로부터 온으로, NMOS 트렌지스터(N61)가 온으로부터 오프로 각각 변하고, 노드(n61)가 L레벨로부터 H레벨로 변화한다. 한편 스위치부(S)에 관해서는 출력단자(OUT)의 전압(VOUT)이 당초 H레벨이므로 NMOS 트렌지스터(N62)가 온이며, PMOS 트렌지스터(P62)는 오프이다. 따라서 노드(n61)로부터 NMOS 트렌지스터(N62)를 통하여 노드(n62)에 전류가 흐르고 노드(n62)가 충전된다. 그리고, 노드(n62)의 전위가 상승하여 VOUT-VTN'(VTN'은 기판 효과를 포함한 NMOS 트렌지스터의 VT)에 까지 이르면 NMOS 트렌지스터(N62)가 오프하고, 노드(n62)에의 충전이 일시적으로 정지한다. 이 노드(n62)의 전위 상승에 의해서 NMOS 출력트렌지스터(N60)가 온하고, 출력단자(OUT)의 부하의 방전이 시작되나, 이상의 설명에서 알 수 있듯이 방전개시 직후에 노드(n62)의 전위의 상승이 제한되므로 NMOS 출력트랜지스터(N60)의 전류구동능력은 작게 억제된다. 다음에 출력단자(OUT)의 부하가, NMOS 출력트렌지스터(N60)를 통하여 방전되어서, VOUT가 내려가면 스위치부(S)의 PMOS 트렌지스터(P62)가 온한다. 이 결과, 노드(n62)는 VCC1의 전위에까지 충전되고 NMOS 출력트렌지스터(N60)는 충분한 전류구동 능력을 갖게 된다. 또 VOUT가 내려가면 스위치부(S)의 NMOS 트렌지스터(N62)는 오프로 된다.Next, the operation of the embodiment will be described. As the initial state, it is assumed that the input terminal D and the output terminal OUT are together at the H level, and the input terminal D has changed from the H level to the L level. Due to this change, the PMOS transistor P61 changes from off to on, the NMOS transistor N61 changes from on to off, and the node n61 changes from L level to H level. On the other hand, with respect to the switch section S, since the voltage V OUT of the output terminal OUT is initially at the H level, the NMOS transistor N62 is on, and the PMOS transistor P62 is off. Therefore, a current flows from the node n61 through the NMOS transistor N62 to the node n62 and the node n62 is charged. Then, when the potential of the node n62 rises to reach V OUT -V TN '(V TN ' is V T of the NMOS transistor including the substrate effect), the NMOS transistor N62 is turned off to charge the node n62. This stops temporarily. The NMOS output transistor N60 is turned on by the potential rise of the node n62, and the discharge of the load of the output terminal OUT starts, but as can be seen from the above description, the potential of the node n62 immediately after the discharge starts. Since the rise is limited, the current driving capability of the NMOS output transistor N60 is suppressed small. Next, the load of the output terminal OUT is discharged through the NMOS output transistor N60, and when V OUT goes down, the PMOS transistor P62 of the switch section S turns on. As a result, the node n62 is charged up to the potential of V CC 1 and the NMOS output transistor N60 has sufficient current driving capability. When V OUT goes down, the NMOS transistor N62 of the switch section S is turned off.
이와 같이 출력단자(OUT)가 H레벨로부터 L레벨로 변화할 경우, 먼저 PMOS 출력트렌지스터가 오프한 후, 일정시간의 경과후에 NMOS 출력 트렌지스터가 온하므로 불필요한 관통전류를 방지할 수 있다. 또 출력의 방전 개시 직후에 있어서, 일시점에 NMOS 출력 트렌지스터의 전류구동능력을 작게 억제할 수 있으므로 효과적으로 스위칭·노이즈의 저감이 도모된다. 또 출력단자(OUT)가 L레벨로부터 H레벨로 천이 하는 경우에 있어서도 이상의 설명에 있어서 각 트랜지스터의 극성을 반대의 것으로 하고 또 전원 전압(VCC1)과 접지전위(GND1) 및 H레벨과 L레벨을 각각 바꾸어 넣어서 대체하여 읽으면 동일한 효과가 있음이 명백하다.As described above, when the output terminal OUT changes from the H level to the L level, the PMOS output transistor is first turned off, and after a certain time, the NMOS output transistor is turned on so that unnecessary through current can be prevented. In addition, since the current driving capability of the NMOS output transistor can be reduced to a small point immediately after the start of discharge of the output, the switching noise can be effectively reduced. Also in the case where the output terminal OUT transitions from the L level to the H level, in the above description, the polarities of the transistors are reversed, and the power supply voltage V CC 1, the ground potential GND1, and the H level and L It is obvious that the same effect will be obtained by changing the levels and reading them.
또한 이것들의 실시예에서는 본 발명에 의한 출력 버퍼 회로를 PMOS 트렌지스터 및 NMOS 트렌지스터에 의해 구성하였으나, 본 발명은 특별히 이것으로 한정되는 것은 아니고, 다른 반도체 소자에 의해 구성하여도 좋다.In these embodiments, the output buffer circuit according to the present invention is constituted by a PMOS transistor and an NMOS transistor, but the present invention is not particularly limited thereto, and may be constituted by other semiconductor elements.
이와 같이 본 발명의 출력 버퍼 회로에 의하면 PMOS 출력 트렌지스터와 NMOS 트렌지스터가 동일 타이밍으로 온하는 일이 없고, 불필요한 관통전류를 방지할 수 있고, 저소비 전력으로 스위칭·노이즈의 작은 출력 버퍼 회로가 얻어진다. 본 발명에 의하면 또 출력단자의 논리레벨이 천이할때 온하는 출력트랜지스터의 게이트 전압이 일시적으로 작게 억제할수 있으므로 천이가 시작되는 순간(출력 단자의 부하의 충·방전개시 직후)의 피이크 전류를 작게 억제할 수 있어, 스위칭·노이즈가 작은 출력 버퍼 회로가 얻어진다. 본 발명은 또 스위치부(S)가 출력트랜지스터의 게이트 전압의 변화를 완화하는 것과, 트라이스테이트 제어의 2가지 작용을 하는 것 때문에 종래와 동일한 기능의 것과 비교하여 소자수를 대폭적으로 적게할 수 있다. 또 본 발명에서는 출력 트랜지스터의 게이트 전압의 억제를 출력단자로 부터 직접 귀환하여 수행하고 있으므로 이 억제기간을 노이즈 저감을 위하여 필요한 최소시간으로 하는 것이 용이하고, 이런 종류의 것으로서는 비교적 고속의 동작이 얻어진다.As described above, according to the output buffer circuit of the present invention, the PMOS output transistor and the NMOS transistor are not turned on at the same timing, unnecessary through current can be prevented, and a small output buffer circuit with low switching power and noise is obtained. According to the present invention, the gate voltage of the output transistor, which is turned on when the logic level of the output terminal transitions, can be temporarily suppressed to be small, so that the peak current at the moment when the transition starts (immediately after the load of the output terminal starts charging and discharging) is reduced. It can suppress and the output buffer circuit with low switching noise is obtained. According to the present invention, the number of elements can be significantly reduced compared to the same function as the conventional one because the switch S mitigates the change in the gate voltage of the output transistor and performs two functions of tristate control. . In the present invention, since the suppression of the gate voltage of the output transistor is directly fed back from the output terminal, it is easy to set this suppression period to the minimum time required for noise reduction, and relatively high speed operation can be obtained with this kind. Lose.
Claims (5)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91-110396 | 1991-05-15 | ||
| JP3110396A JP3014164B2 (en) | 1991-05-15 | 1991-05-15 | Output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920022285A KR920022285A (en) | 1992-12-19 |
| KR100224138B1 true KR100224138B1 (en) | 1999-10-15 |
Family
ID=14534752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910024847A KR100224138B1 (en) | 1991-05-15 | 1991-12-28 | Output buffer circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5430335A (en) |
| EP (1) | EP0513663B1 (en) |
| JP (1) | JP3014164B2 (en) |
| KR (1) | KR100224138B1 (en) |
| DE (1) | DE69216142T2 (en) |
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-
1991
- 1991-05-15 JP JP3110396A patent/JP3014164B2/en not_active Expired - Fee Related
- 1991-12-28 KR KR1019910024847A patent/KR100224138B1/en not_active IP Right Cessation
-
1992
- 1992-05-07 EP EP92107713A patent/EP0513663B1/en not_active Expired - Lifetime
- 1992-05-07 DE DE69216142T patent/DE69216142T2/en not_active Expired - Fee Related
-
1993
- 1993-11-29 US US08/159,766 patent/US5430335A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04337923A (en) | 1992-11-25 |
| JP3014164B2 (en) | 2000-02-28 |
| EP0513663A1 (en) | 1992-11-19 |
| KR920022285A (en) | 1992-12-19 |
| DE69216142T2 (en) | 1997-07-31 |
| US5430335A (en) | 1995-07-04 |
| DE69216142D1 (en) | 1997-02-06 |
| EP0513663B1 (en) | 1996-12-27 |
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