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KR100215857B1 - Method for fabricating transistor - Google Patents

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KR100215857B1 KR1019970002245A KR19970002245A KR100215857B1 KR 100215857 B1 KR100215857 B1 KR 100215857B1 KR 1019970002245 A KR1019970002245 A KR 1019970002245A KR 19970002245 A KR19970002245 A KR 19970002245A KR 100215857 B1 KR100215857 B1 KR 100215857B1
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 저전압 회로에서 처리속도를 빠르게 하는데 적당한 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a transistor suitable for speeding up a processing speed in a low voltage circuit.

이와 같은 본 발명의 트랜지스터의 제조방법은 필드영역과 액티브영역으로 정의된 반도체 기판을 준비하는 공정과, 상기 필드영역에 필드 산화막을 형성하는 공정과, 상기 액티브영역의 소정부분에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 반도체 기판내에 LDD 영역을 형성하는 공정과, 상기 게이트 전극의 양측면에 제 1 질화막 측벽을 형성하는 공정과, 상기 게이트 전극 및 제 1 질화막 측벽의 전면에 절연막을 형성하는 공정과, 상기 게이트 전극의 양측면에 제 2 질화막 측벽을 형성하는 공정과, 상기 게이트 전극 양측의 반도체 기판내에 상기 LDD 영역과 연결되는 소오스/드레인 불순물 영역을 형성하는 공정과, 상기 절연막을 선택적으로 제거하는 공정과, 상기 소오스/드레인 불순물 영역의 표면상에 내화성 금속을 형성하는 공정을 포함하여 형성함을 특징으로 한다.Such a method of manufacturing a transistor of the present invention comprises the steps of preparing a semiconductor substrate defined by a field region and an active region, forming a field oxide film in the field region, and a gate insulating film and a gate electrode in a predetermined portion of the active region. Forming a LDD region in the semiconductor substrate on both sides of the gate electrode, forming a first nitride film sidewall on both sides of the gate electrode, and insulating film on the entire surface of the gate electrode and the first nitride film sidewall. Forming a second nitride film sidewall on both sides of the gate electrode, forming a source / drain impurity region connected to the LDD region in the semiconductor substrate on both sides of the gate electrode, and forming the insulating film. Selectively removing and refractory metal on the surface of the source / drain impurity region It characterized in that the form, including a step of forming.

Description

트랜지스터의 제조방법Manufacturing method of transistor

본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 저전압 회로에서 처리속도를 빠르게 하는데 적당한 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a transistor suitable for speeding up a processing speed in a low voltage circuit.

종래의 트랜지스터의 제조방법을 첨부된 도면을 참조하여 설명한다.A conventional method for manufacturing a transistor will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래의 트랜지스터의 제조방법을 나타낸 공정단면도로써 먼저, 도 1a에 도시한 바와같이 반도체 기판(11)상에 초기 산화막(12)을 형성하고, 상기 초기 산화막(12)상에 질화막(13)을 형성한다.1A to 1D are process cross-sectional views illustrating a conventional transistor manufacturing method. First, as shown in FIG. 1A, an initial oxide film 12 is formed on a semiconductor substrate 11, and then on the initial oxide film 12. The nitride film 13 is formed.

이어, 사진석판술 및 식각공정을 실시하여 상기 질화막(13)을 선택적으로 제거하여 필드영역과 액티브영역을 정의한다.Then, the photolithography and etching process are performed to selectively remove the nitride layer 13 to define a field region and an active region.

그리고 상기 질화막(13)을 마스크로 필드영역에 필드이온을 주입하고, 국부산화(LOCOS : LOCal Oxidation Of Silicon)공정을 실시하여 상기 필드영역에 필드 산화막(14)을 형성한다.Field ions are implanted into the field region using the nitride layer 13 as a mask, and a field oxide layer 14 is formed in the field region by performing a LOCOS (LOCal Oxidation Of Silicon) process.

도 1b에 도시한 바와같이 상기 질화막(13)과 초기 산화막(12)을 제거하고, 상기 활성영역에 문턱전압(Thershold Volotage) 조절을 위하여 이온주입을 실시한다.As shown in FIG. 1B, the nitride layer 13 and the initial oxide layer 12 are removed, and ion implantation is performed to adjust the threshold voltage in the active region.

이어, 상기 필드 산화막(14)을 포함한 전면에 게이트 절연막(15)과 다결정 폴리 실리콘층을 형성한 후, 사진석판술 및 식각공정을 실시하여 상기 다결정 폴리 실리콘과 게이트 절연막(15)을 선택적으로 제거하여 게이트 전극(16)을 형성한다.Subsequently, after the gate insulating film 15 and the polycrystalline polysilicon layer are formed on the entire surface including the field oxide film 14, the polycrystalline polysilicon and the gate insulating film 15 are selectively removed by performing photolithography and etching processes. The gate electrode 16 is formed.

그리고 상기 게이트 전극(16)을 마스크로 이용하여 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(16) 양측의 반도체 기판(11)내에 LDD(Lightly Doped Drain) 영역(17)을 형성한다.Lightly doped drain (LDD) regions 17 are formed in the semiconductor substrate 11 on both sides of the gate electrode 16 by implanting low concentration impurity ions onto the entire surface using the gate electrode 16 as a mask.

이어, 도 1c에 도시한 바와같이 상기 게이트 전극(16)을 포함한 전면에 절연막을 증착하고 에치백(Etch Back)공정을 실시하여 상기 게이트 전극(16)의 양측면에 절연막 측벽(18)을 형성한다.Subsequently, as illustrated in FIG. 1C, an insulating film is deposited on the entire surface including the gate electrode 16 and an etch back process is performed to form insulating film sidewalls 18 on both sides of the gate electrode 16. .

그리고 도 1d에 도시한 바와같이 상기 게이트 전극(16) 및 절연막 측벽(18)을 마스크로하여 고농도 불순물 이온주입을 실시하여 상기 게이트 전극(16)의 양측면에 LDD 구조를 갖는 소오스/드레인 불순물 영역(19)을 형성한다.As shown in FIG. 1D, a high concentration of impurity ions are implanted using the gate electrode 16 and the insulating film sidewall 18 as a mask, so that source / drain impurity regions having LDD structures on both sides of the gate electrode 16 ( 19).

그러나 이와같은 종래의 트랜지스터의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, such a conventional method of manufacturing a transistor has the following problems.

첫째, 저전압회로에서 트랜지스터의 소오스/드레인 저항에 의한 지연시간에 의해 트랜지스터의 동작속도가 늦어진다.First, in the low voltage circuit, the operation speed of the transistor is slowed down by the delay time caused by the source / drain resistance of the transistor.

둘째, 트랜지스터의 게이트 길이가 감소해짐에 따라 채널저항이 감소되기 때문에 소오스/드레인 저항에 의해 소자의 신뢰성이 떨어진다.Second, because the channel resistance decreases as the gate length of the transistor decreases, the device reliability decreases due to the source / drain resistance.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 저항을 감소시키어 저전압회로에서 속도를 빠르게하는 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a method for manufacturing a transistor which reduces the source / drain resistance to speed up in a low voltage circuit.

도 1a 내지 도 1d는 종래 트랜지스터의 제조방법을 나타낸 공정단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a conventional transistor.

도 2a 내지 도 2f는 본 발명에 의한 트랜지스터의 제조방법을 나타낸 공정단면도2A to 2F are cross-sectional views illustrating a method of manufacturing a transistor according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 초기 산화막21 semiconductor substrate 22 initial oxide film

23 : 질화막 24 : 필드 산화막23: nitride film 24: field oxide film

25 : 게이트 절연막 26 : 게이트 전극25 gate insulating film 26 gate electrode

27 : LDD 영역 28 : 제 1 질화막 측벽27: LDD region 28: first nitride film sidewall

29 : 산화막 30a : 제 2 질화막 측벽29 oxide film 30a second nitride film sidewall

31 : 소오스/드레인 불순물 영역 32 : 내화성 금속31 source / drain impurity region 32 refractory metal

상기와 같은 목적을 달성하기 위한 본 발명의 트랜지스터의 제조방법은 필드영역과 액티브영역으로 정의된 반도체 기판을 준비하는 공정과, 상기 필드영역에 필드 산화막을 형성하는 공정과, 상기 액티브영역의 소정부분에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 상기 게이트 전극 양측의 반도체 기판내에 LDD 영역을 형성하는 공정과, 상기 게이트 전극의 양측면에 제 1 질화막 측벽을 형성하는 공정과, 상기 게이트 전극 및 제 1 질화막 측벽의 전면에 절연막을 형성하는 공정과, 상기 게이트 전극의 양측면에 제 2 질화막 측벽을 형성하는 공정과, 상기 게이트 전극 양측의 반도체 기판내에 상기 LDD 영역과 연결되는 소오스/드레인 불순물 영역을 형성하는 공정과, 상기 절연막을 선택적으로 제거하는 공정과, 상기 소오스/드레인 불순물 영역의 표면상에 내화성 금속을 형성하는 공정을 포함하여 형성함을 특징으로 한다.A method of manufacturing a transistor of the present invention for achieving the above object comprises the steps of preparing a semiconductor substrate defined by a field region and an active region, forming a field oxide film in the field region, and a predetermined portion of the active region Forming a gate insulating film and a gate electrode on the substrate; forming an LDD region in the semiconductor substrate on both sides of the gate electrode; forming a first nitride film sidewall on both sides of the gate electrode; and forming the gate electrode and the first electrode. Forming an insulating film on the entire surface of the nitride film sidewall, forming a second nitride film sidewall on both sides of the gate electrode, and forming a source / drain impurity region connected to the LDD region in the semiconductor substrate on both sides of the gate electrode. Process, selectively removing the insulating film, and the source / drain impurity region It characterized in that the form, including a step of forming a refractory metal on the surface.

이하, 첨부된 도면을 참조하여 본 발명에 의한 트랜지스터의 제조방법을 상세히 설명한다.Hereinafter, a method of manufacturing a transistor according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 의한 트랜지스터의 제조방법을 나타낸 공정단면도로써 먼저, 도 2a에 도시한 바와같이 반도체 기판(21)상에 초기 산화막(22)을 형성하고, 상기 초기 산화막(22)상에 질화막(23)을 형성한다.2A to 2F are process cross-sectional views illustrating a method of manufacturing a transistor according to the present invention. First, as shown in FIG. 2A, an initial oxide film 22 is formed on a semiconductor substrate 21, and the initial oxide film 22 is formed. The nitride film 23 is formed on it.

이어, 사진석판술 및 식각공정을 실시하여 상기 질화막(23)을 선택적으로 제거하여 필드영역과 액티브영역을 정의한다.Then, the photolithography and etching process are performed to selectively remove the nitride layer 23 to define a field region and an active region.

그리고 상기 질화막(23)을 마스크로 필드영역에 필드이온을 주입하고, 국부산화(LOCOS : LOCal Oxidation Of Silicon)공정을 실시하여 상기 필드영역에 필드 산화막(24)을 형성한다.Field ions are implanted into the field region using the nitride layer 23 as a mask, and a field oxide layer 24 is formed in the field region by performing a LOCOS (LOCal Oxidation Of Silicon) process.

도 2b에 도시한 바와같이 상기 질화막(23)과 초기 산화막(22)을 제거하고, 상기 활성영역에 문턱전압(Thershold Volotage) 조절을 위하여 이온주입을 실시한다.As shown in FIG. 2B, the nitride layer 23 and the initial oxide layer 22 are removed, and ion implantation is performed in the active region to adjust the threshold voltage.

이어, 상기 필드 산화막(24)을 포함한 전면에 게이트 절연막(25)과 다결정 폴리 실리콘층을 형성한 후, 사진석판술 및 식각공정을 실시하여 상기 다결정 폴리 실리콘과 게이트 절연막(25)을 선택적으로 제거하여 게이트 전극(26)을 형성한다.Subsequently, after the gate insulating film 25 and the polycrystalline polysilicon layer are formed on the entire surface including the field oxide film 24, the polycrystalline polysilicon and the gate insulating film 25 are selectively removed by performing photolithography and etching processes. The gate electrode 26 is formed.

그리고 상기 게이트 전극(26)을 마스크로 이용하여 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(26) 양측의 반도체 기판(21)내에 LDD(Lightly Doped Drain) 영역(27)을 형성한다.Lightly doped drain (LDD) regions 27 are formed in the semiconductor substrate 21 on both sides of the gate electrode 26 by implanting low concentration impurity ions onto the entire surface using the gate electrode 26 as a mask.

도 2c에 도시한 바와같이 상기 게이트 전극(26)을 포함한 반도체 기판(21)의 전면에 식각 방지용 제 1 질화막을 100 ~ 200Å의 두께로 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(26)의 양측면에 제 1 질화막 측벽(28)을 형성한다.As illustrated in FIG. 2C, an etch-preventing first nitride film having a thickness of 100 to 200 μm is deposited on the entire surface of the semiconductor substrate 21 including the gate electrode 26, followed by an etch-back process. The first nitride film sidewalls 28 are formed on both sides of the substrate.

그리고 상기 게이트 전극(26) 및 제 1 질화막 측벽(28)을 포함한 반도체 기판(21)의 전면에 산화막(29) 및 제 2 질화막(30)을 차례로 형성한다.An oxide film 29 and a second nitride film 30 are sequentially formed on the entire surface of the semiconductor substrate 21 including the gate electrode 26 and the first nitride film sidewall 28.

이어, 도 2d에 도시한 바와같이 상기 제 2 질화막(30)을 에치백공정을 실시하여 상기 게이트 전극(26)의 양측에 제 2 질화막 측벽(30a)을 형성한다.Next, as shown in FIG. 2D, the second nitride film 30 is etched back to form second nitride film sidewalls 30a on both sides of the gate electrode 26.

그리고 상기 게이트 전극(26) 및 제 2 질화막 측벽(30a)을 마스크로하여 전면에 고농도 불순물 이온을 주입하여 상기 게이트 전극(26) 양측의 반도체 기판(21)내에 소오스/드레인 불순물 영역(31)을 형성한다.In addition, a high concentration of impurity ions are implanted into the entire surface by using the gate electrode 26 and the second nitride film sidewall 30a as a mask so that source / drain impurity regions 31 are formed in the semiconductor substrate 21 on both sides of the gate electrode 26. Form.

도 2e에 도시한 바와같이 상기 산화막(29)을 습식식각(Wet Etch)이나 건식식각(Dry Etch)으로 제거한다.As shown in FIG. 2E, the oxide layer 29 is removed by wet etching or dry etching.

이때 상기 산화막(29)을 제거할 때 상기 제 1 질화막 측벽(28)이 게이트 절연막(25)이 식각되는 것을 방지하는 보호막 역할을 하고, 상기 제 1 질화막 측벽(28)과 제 2 질화막 측벽(30a) 사이의 산화막(29)는 잔존하여 절연층 역할을 한다.In this case, when the oxide layer 29 is removed, the first nitride layer sidewall 28 serves as a protective layer to prevent the gate insulating layer 25 from being etched, and the first nitride layer sidewall 28 and the second nitride sidewall 30a are formed. The oxide film 29 between) remains to serve as an insulating layer.

도 2f에 도시한 바와같이 상기 게이트 전극(26)을 포함한 전면에 내화성 금속(32)을 형성한다.As shown in FIG. 2F, a refractory metal 32 is formed on the entire surface including the gate electrode 26.

여기서 상기 내화성 금속(32)은 Ti, TiN, CO 등에서 적어도 어느 하나를 사용한다.Here, the refractory metal 32 uses at least one of Ti, TiN, CO, and the like.

그리고 사진석판술 및 식각공정을 이용하여 상기 내화성 금속(32)을 상기 소오스/드레인 불순물 영역(31)의 표면상에만 남기고 선택적으로 제거한다.The refractory metal 32 is selectively removed, leaving only the surface of the source / drain impurity region 31 by using photolithography and etching.

이와같이 본 발명에 의한 트랜지스터의 제조방법에 있어서 다음과 같은 효과가 있다.As described above, the transistor manufacturing method according to the present invention has the following effects.

첫째, 트랜지스터의 동작시 소오스/드레인 영역상에 내화성 금속층을 형성하기 때문에 소오스/드레인의 저항을 감소시키므로써 저전압회로에서 속도를 빠르게 한다.First, because the refractory metal layer is formed on the source / drain regions during the operation of the transistor, the resistance of the source / drain is reduced, thereby speeding up in a low voltage circuit.

둘째, 고집적회로에서 소오스/드레인 불순물 영역의 깊이가 작아지는데 콘택홀 식각시 내화성 금속으로 인하여 소오스/드레인 불순물 영역을 보호한다.Second, the source / drain impurity region is reduced in the high density integrated circuit. The source / drain impurity region is protected due to the refractory metal during etching of the contact hole.

Claims (5)

필드영역과 액티브영역으로 정의된 반도체 기판을 준비하는 공정과,Preparing a semiconductor substrate defined by a field region and an active region; 상기 필드영역에 필드 산화막을 형성하는 공정과,Forming a field oxide film in the field region; 상기 액티브영역의 소정부분에 게이트 절연막 및 게이트 전극을 형성하는 공정과,Forming a gate insulating film and a gate electrode in a predetermined portion of the active region; 상기 게이트 전극 양측의 반도체 기판내에 LDD 영역을 형성하는 공정과,Forming an LDD region in the semiconductor substrate on both sides of the gate electrode; 상기 게이트 전극의 양측면에 제 1 질화막 측벽을 형성하는 공정과,Forming sidewalls of the first nitride film on both sides of the gate electrode; 상기 게이트 전극 및 제 1 질화막 측벽의 전면에 절연막을 형성하는 공정과,Forming an insulating film on the entire surface of the gate electrode and the first nitride film sidewall; 상기 게이트 전극의 양측면에 제 2 질화막 측벽을 형성하는 공정과,Forming sidewalls of the second nitride film on both side surfaces of the gate electrode; 상기 게이트 전극 양측의 반도체 기판내에 상기 LDD 영역과 연결되는 소오스/드레인 불순물 영역을 형성하는 공정과,Forming a source / drain impurity region connected to the LDD region in the semiconductor substrate on both sides of the gate electrode; 상기 절연막을 선택적으로 제거하는 공정과,Selectively removing the insulating film; 상기 소오스/드레인 불순물 영역의 표면상에 내화성 금속을 형성하는 공정을 포함하여 형성함을 특징으로 하는 트랜지스터의 제조방법.And forming a refractory metal on the surface of the source / drain impurity region. 제 1 항에 있어서,The method of claim 1, 상기 제 1 질화막 측벽은 100 ~ 200Å 두께를 갖는 질화막을 에치백하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.The first nitride film sidewall is formed by etching back a nitride film having a thickness of 100 ~ 200Å. 제 1 항에 있어서,The method of claim 1, 상기 내화성 금속은 Ti, TiN, CO 등에서 적어도 어느 하나로 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.The refractory metal is formed of at least one of Ti, TiN, CO and the like. 제 1 항에 있어서,The method of claim 1, 상기 제 1 질화막 측벽은 상기 절연막을 식각할 때 상기 게이트 절연막을 보호하는 보호막으로 사용하는 것을 특징으로 하는 트랜지스터의 제조방법.The first nitride film sidewall is used as a protective film to protect the gate insulating film when etching the insulating film. 제 1 항에 있어서,The method of claim 1, 상기 내화성 금속은 소오스/드레인의 저항을 감소시키는 것을 특징으로 하는 트랜지스터의 제조방법.And the refractory metal reduces the resistance of the source / drain.
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