KR100214770B1

KR100214770B1 - 비디오 처리용 디스플레이 동기 타이밍 신호 발생 시스템

Info

Publication number: KR100214770B1
Application number: KR1019910701675A
Authority: KR
Inventors: 제이.크리스토퍼 토드
Original assignee: 크리트먼 어윈 엠; 톰슨 콘슈머 일렉트로닉스 인코오포레이티드
Priority date: 1990-03-26
Filing date: 1991-03-25
Publication date: 1999-08-02
Also published as: DE69119671D1; FI915527A0; CN1055849A; CA2056989A1; CN1035302C; PL293017A1; EP0473771A1; KR920702143A; JPH04506739A; SK279307B6; ES2087292T3; TR25570A; JP3520082B2; MY105383A; WO1991015081A1; RU2128888C1; DE69119671T2; SG82527A1; PL165610B1; ATE138519T1

Abstract

수평 주사 주파수의 수평 동기 성분을(라인 11을 통하여)갖는 비디오 신호를 수신하는 회로(12)는 수평 동기 성분에 동기되는 중간 동기 신호를(라인 47을 통하여) 발생한다. 수평 편향 회로(40, 50)는 중간 동기 신호에(라인 47을 통하여) 동기되는 수평 편향 전류를 발생한다. 발진기(62)는 수평 편향 전류로부터 유도된 클럭 동기 신호와(라인 59를 통하여)같이 동기적으로 디스플레이 동기 클럭 신호(라인 65를 통하여)를 발생한다. 카운터(64)는 복호 가능한 출력을 산출하는 클럭 신호를 분할한다. 복호화 회로는 수평 동기 성분의 주파수 및 중간 신호의 주파수로 카운터(64)의 출력으로부터 디스플레이 동기 타이밍 신호를 발생한다. 중간 신호의(라인47을 통하여)주파수가 수평 동기 성분의 다중 주파수에서 예를 들면 팩터 2에 의해, 회로는 카운터(64)와 비디오 신호의 비디오 주사선 간격의 개시로서 디스플레이 동기 클럭 신호의 특정 펄스를 관련시키는 복호화 회로에 결합된다.

Description

비디오 처리용 디스플레이 동기 타이밍 신호 발생 시스템

도면에 있어서;

제1도는 2fн의 순행 주사를 위해 1fн 격행 주사 비디오 신호를 변환하는 데 사용되는 본 발명의 태양에 따른 디스플레이 동기 클럭 발진기를 갖는 수평 편향 시스템의 블록도.

제2도는 제1도의 블록도의 일부분을 더욱 상세하게 나타내는 회로도.

제3도는 디스플레이 동기 발진기 및 제1 복호화 회로의 블록도.

제4a, 4b, 4c 및 4d도는 제3도에 도시된 발진기 및 제1복호화 회로의 동작을 설명하는데 유용한 타이밍도.

제5도는 디스플레이 동기 발진기 및 제2복호화 회로의 블록도.

제6a, 6b, 및 6c도는 제5도에 도시된 발진기 및 제2복호화 회로의 동작을 설명하는데 유용한 타이밍도.

1fн 비디오 신호의 2fн순행 주사를 제공하기 위한 수평 편향 시스템이 제1도에 블록도 형태로 도시되어 있고, 일반적으로 참조 번호(10)으로 지정 되어 있다. 단일칩(12)은 공칭 1fн 속도의 출력으로서 제1타이밍 신호를 발생하는 위상 동기 루프를 실행하기 위해 사용될 수 있다. 예를 들면, 산업형 TA8360 은 동기 분리기(14), 위상 비교기(16) 및 전압 제어 발진기(20)로 결합된 단일 칩이다. 라인(11)상의 1fн 비디오 신호는 동기 분리기(14)의 입력이다. 동기 분리기(14)는 라인(21)상에 수직 동기 펄스 및 라인(13)상에 1fн 동기 펄스를 제공한다. 라인(13)상의 1fн신호는 위상 비교기(16)의 입력이다. 라인(15)상의 위상 비교기의 출력은 저역 통과 필터(18)의 에러제어 신호 입력이다. TA8360의 저역 통과 필터의 주파수 특성은 예를들면, 주로 외부 타이핑 성분에 의해 결정된다. 따라서, 블록(18)은 점선으로 도시되어 있다. 외부 소자는 10㎌ 커패시터와 커패시터 및 접지간에 결합된 3K 저항기를 갖는 직렬 R-C 회로일 것이다. 전압 제어 발진기(20)는 세라믹 또는 L-C 공진회로(24)에 반응하여 32fн속도로 동작한다. 라인(19)상의 공칭 32fн 타이밍 신호는32 분할 회로(22)의 입력이다. 라인(23)상의 32분할 회로의 출력은 1fн 여진 신호이다.

1fн 신호는 위상 비교기(16)의 타입력으로 입력되는 라인(25)상의 입력인데, 이것은 1fн리플에 의해 역으로 수정되는 32fн VCO 에 대한 에러 제어 전압일 수 있다. 위상 비교기(16)로 귀환되는 1fн 펄스의 폭이 너무 넓을 경우 그 펄스 쪽은 예를 들면 직렬 결합된 커패시터(26)에 의해 감소 될 수 있다. 32fн의 공진회로(24)의 출력은 또한 1칩의 외부 라인(27) 상에서 이용 가능하다.

1fн 대 2fн 주파수 컨버터 회로(30)는 라인(23)에 의해 제1위상 동기 루프의 1fн타이밍 신호 출력에 결합되고 라인(27)으로 공진회로(24)에 결합된다. 회로(30)는 라인(35)상의 출력으로서 2fн-REF 로 지정된 타이밍 신호를 발생한다. 라인 (27)상의 공진회로(24)의 32fн출력은 16분할 카운터(32)의 클럭 입력에 결합된다. 16으로 분할된 32fн신호는 결과로써 2fн신호가 된다. 기본 수평 주사 주파수의 다른 배수는 클럭 주파수 및 분할 팩터의 적절한 조합을 이용함으로써 산출 될 수 있다. 라인(23)상의 1fн 타이밍 신호는 카운터(32)의 프리셋 입력에 결합된다. 16분할 카운터(32)는 4비트 카운터가 될 수 있다. 라인(33)상의 2fн 카운터(32)의 출력 신호는 펄스폭 회로(34)에 대한 입력이고 라인(35)상의 출력은 2fн - REF 신호이다. 펄스폭 회로(34)는 라인(35)상의 보정되지 않은 2fн - REF타이밍 신호에서 펄스폭이 제2위상 동기 루프(40)에서 위상 비교기의 적당한 동작을 보장하기에 충분한 폭일 것이라는 것을 보장한다.

2fн - REF 신호는 단지 1fн 신호의 초기 듀티 사이클이 50%인 넓이에 대해 대칭이다. 32fн VCO에 대한 에러 제어 전압상의 1fн 리플의 영향은 50% 듀티 사이클로 부터의 편차이다. 에러 제어 전압은 주기적으로 매 1fн 주기마다 하강한다. 따라서, 32fн VCO의 출력 주파수는 매 1fн 주기마다 하강한다. 주파수 하강에 따라 32fн VCO 로 부터의 각 종속 출력펄스는 저 주파수를 갖는다. 주파수 감소에 따라 펄스폭 1/FVCO 는 증가한다. 분할회로(32)는 주기를 반으로 즉 2개의 16펄스 주기로 분할함으로써 32fн VCO의 32 출력 펄스의 주기를 갖는 1fн신호 주파수의 2배가 된다. 그러나, 펄스폭의 주기적인 증가로 인하여, 처음 16펄스의 전체 폭은 다음 16펄스의 전체폭보다 적다. 연속 16펄스 집합의 지속 기간이 동일하지 않을 때, 2fн - REF 타이밍 신호는 디지털 분할기의 정확도에서 불구하고 1fн 신호의 주기내에서 대칭이 아니다. 이 비대칭은 교호 진폭의 리트레이스 펄스를 일으킬수 있고, 래스터 분할을 가져올 수 있다. 디지털 회로에 의해 발생된 2fн - REF 신호는 그러므로 또한 추가 처리를 필요로 하는 보정되지 않은 신호로서 다루어져야 한다. 이러한 보정되지 않은 신호는 또한 비디오 순행 주사 회로에 대한 1fн 및 2fн 타이밍 신호를 발생하는 기준으로서 부적절하다.

2fн - REF 신호는 제2위상 동기 루프(40)에 의해 추가 처리된다. 제2위상 동기 루프를 위상 비교기(42), 저역 통과 필터(44) 및 전압 제어 발진기(46)를 포함한다. 위상 동기 루프(40)는 산업형 CA 1391로서 실현 된다. 저역 통과 필터(44)에의해 수정된 라인(43)상의 위상 비교기(42)의 에러 출력 신호는 2fн속도로 동작하고 2fн VCO로 표시되는 전압 제어 발진기(46)의 제어 입력이다. 타임 CA1391회로에서 발진기의 동작 주파수 및 저역 통과 필터의 주파수 응답은 주로 외부 타이밍 성분으로 결정된다. 따라서 저역 통과 필터(LPF)(44)는 점선으로 도시된다. 저역 통과 필터(44)의 주파수 특성은 예를 들면 1.5㎌커패시터(C53) 및 2K 저항기(R68)로 형성된 외부 직렬 R-C 회로에 의해 결정된다. 라인(47)상의 전압 제어 발진기(46)의 출력은 수평 출력 회로(50)에 보정된 2fн주사 동기 신호를 공급한다. 라인(51)상의 수평 출력 회로(50)의 출력은 2fн 리트레이스 펄스의 형태로 2fн신호를 공급한다. 2fн리트레이스 퍽스는 램프 발생기(52)의 입력이다. 라인(53)상의 램프 발생기(52)의 출력은 위상 비교기(42)의 타입력에 커패시터(56)에 의해 AC 결합된다. 수동 제어회로(54)는 램프 발생기(52)를 조절함으로써 2fн리트레이스 펄스의 위상 지연을 조절하는 라인(55)상의 출력을 갖는다.

제1도에 도시된 블록도의 일부분에 대한 개략적인 회로가 제2도에 도시되어 있다. CA1391형 회로로서 위상 동기 루프(40)는 전압 제어 발진기(46), 위상 비교기(42), 전치 드라이버(84), 위상 검출기 출력 드라이버(86) 및 Vcc전압 조절기(87)를 포함한다. 발진기(46)는 제어 주파수로 사용되는 단자(7)을 갖는 RC형이다. 외부 커패시터(C51)는 단자(7)에서 접지로 접속되고 단지(6) 및 (7)간에 결합된 외부 저항(R62)을 통하여 충전되다. 단자(7)에서의 전압이 내부 전위 바이어스를 초과할 때 커패시터(C51)는 내부 저항을 통하여 방전된다. 이러한 전도는 커패시터가 충분하게 방전될시 차단하는 여진 펄스의 발생을 일으킨다. 단자(3)에서 음하강동기 펄스는 단자(4)에서 톱니파 파형과 비교되는 위상인데 이것은 플라이넥 또는 리트레이스 펄스로부터 유도된다. 동기 신호 및 톱니파 파형 간에 어떤 위상차도 없다면, 단자(5)에는 어떤 최종 출력 전류도 없다. 위상 오프셋이 일어날 때, 전류는 주파수를 보정시키도록 단자(5)의 내부 또는 외부로 흐른다. 전치 드라이브(64)의 듀티 사이클 또는 마크 스페이스 율은 단자(8)에서 전위를 세트함으로써 조정될 수 있다.. 제2도는 회로에서, 이것은 저항(R63, R64)에 의해 형성된 전압 분할기에 의해 결정된다. 저항(R72)를 통하여 단자(7)에 결합되는 전위차계(R37)는 발진기(46)의 주파수를 수동적으로도 조정시키도록 한다.

램프 발생회로(70)는 트랜지스터(Q4), 저항기(R55) 및 커패시터(C50)를 포함한다. 커피시터(C50) 양단에 발생되는 램프 신호는 커패시터(C50)을 통하여 단자(4)에 AC결합된다. 트랜지스터 (Q2) 및 전위차계(R20)는 수동적으로 동작 가능한 지연회로(72)를 형성하는데, 램프 커패시터를 충전하는데 필요한 전류를 변화시킨다. 커패시터(C50)를 충전시키는데 필요한 시간 변화 는 2fн - REF 펄스 및 보정된 2fн 펄스의 상대적인 위상에서 대략 0-2 마이크로 초의 가변 지연을 제공한다.

라인(67)상의 전치 드라이버(84)의 보정된 2fн출력은 수평 출력 회로에 2fн여진 출력 신호를 공급하는 트랜지스터(Q5) 및 (Q6)를 구비하는 푸쉬풀 드라이버 회로에 대한 입력이다.

제1도를 재참조하면, 라인(51)상의 2fн 리트레이스 신호는 클럭 발진기가 편리하게 디스플레이 동기될 수 있도록 순행 주사 속도 2fн에서 대체로 지퍼 프리 신호를 나타낸다. 2fн 리트레이스 신호는 라인(59)상의 출력을 갖는 인버터(58)에 의해 디지털화 즉 펄스 모양으로 될 수 있다. 이러한 클럭 발진기는 1fн 격행 주사 비디오 신호를 2fн 순행 주사 신호로 변환 하는데 사용하도록 타이밍 신호를 발생하는데 사용될 수 있다. 본 발명의 태양에 의하면 라인(59)상의 반전된 2fн리트레이스 신호는 제3위상 동기루프(60)에 대한 입력이다. 위상 동기 루프(60)는 위상 비교기(66)를 포함하는데, 이 위상 비교기의 출력은 저역 통과 필터(LPF)(68)의 응답 특성에 의해 수정되고 2fн전압제어 발진기(2nf VCO)(62)에 제어전압으로서 공급된다. 전압 제어 발진기(62)는 전압 제어 발진기(20)와 유사하게 외부 공진회로에 반응할 수 있다. 전압 제어 발진기(62)의 출력은 라인(63)상의 2nfн 클럭 신호이다. 2nfн 클럭 신호는 n분할 k비트 카운터 (64)의 입력이고 제3도 및 제5도에 도시된 비디오 처리 회로(82)의 입력이다. 순행 주사 포맷 변환 회로에 대한 격행 주사 포맷일 수 있는 비디오 처리 회로(82)는 공지된 것처럼 다수의 제어 및 클럭 신호를 이용한다. 이러한 신호는 예를 들면 1fн 속도의 기록 및 클램핑 신호와 2fн 속도의 판독 및 소거 신호를 포함한다. 라인(65)상의 카운터 출력은 위상 비교기(66)의 타 입력이다. 카운터(64)는 또한 참조번호(75)로 지정된 k출력 집합을 갖는다. 제3위상 동기 루프(60)는 일반적으로 상기와 관련된 마스터 클럭 발진기를 형성하고 격행 주사 비디오 신호를 변환하도록 타이밍 신호의 동기 디스플레이 동기 소오스를 공급한다.

다중 주파수 주사는 비디오 신호에서 비디오 주사선 간격 보다 더 플라이백 펄스를 산출한다. 1fн 대 2fн 변환에서, 예를들면 2fн수평 편향 회로는 1fн 수평 편향 회로 보다 2배의 플라이백 펄스를 발생한다. 모호성은 공통 클럭 발진기로부터 유도된 1fн 타이밍 신호의 타이밍에서 존재 하는데 , 왜냐하면 2fн 속도로 발생되고 1fн 비디오 주사선 간격의 개시 및 비디오 주사선 간격의 상응하는 플라이백 펄스가 어느것인지 알 수 없기 때문이다. 예컨데 그것이 수신되는 바와 같이 각 완전한 비디오 주사선을 기억해야 하는 기록회로는 한 주사선의 종료 및 비디오 정보의 다음 주사선의 개시를 기억할 것이고, 기록 회로가 잘못된 플라이백 펄스에 동기된다면, 오히려 그 플라이백 펄스는 각 비디오 주사선 간격의 처음에 발생한다. 복호화 회로는 제3도에 도시된 1fн 비디오 주사선 간격의 개시에 관련한 2fн 리트레이스 신호의 모호성을 해결하는 제1수단을 포함한다. 복호화 회로는 제5도에 도시된 1fн 비디오 주사선 간격의 개시에 관련된 2fн 리트레이스 신호의 모호성을 해결하는 또다른 실시예를 포함한다. 각 경우에서 제3위상 동기 루프(60)가 또한 도시되어 있다. 또한, 각 경우에서 1fн 여진 신호는 제1도의 라인(23)상의 제1위상 동기 루프의 출력으로부터 취할 수 있다. 이러한 신호는 다른 회로에서 이용 가능해야 하고, 제1 및 2도에 도시된 것보다 다른 수단 이 인입 비디오 신호에 대해 주사선 동기되는 실질상 리플 프리 다중 속도 주사 동기 신호를 발생시키도록 이용되어 진다.

제3도를 참조하면, 위상 동기 루프 (60)의 카운터(64)는 라인 (65)상의 2fн귀환 출력 신호를 갖는다. 그 귀환 신호는 위상비교기(66)의 입력이고 2분할 카운터(61)의 입력이다. 카운터(64)는 K비트 카운터이고, 각각 복호화 하기 위해 이용 가능한 출력을 갖는 K단을 가지고 있다. K출력 라인 의 세트는 참조번호(75)로 지정되어 있다. 라인(77) 및 (79)상의 여러 타이밍 신호는 각각 2fн 복호기(74) 및 1fн 복호기(76)에 의해 처리되고 발생된다. 복호기는 K비트 카운터의 K단 각각으로부터 출력을 수신한다. 특정 타이밍 신호는 특정계수 예컨데 각 사이클의 제5또는 제10의 클럭 펄스 일 수도 있다. 다른 타이밍 펄스는 타이밍 신호를 개시하고 종료시키는 특정계수, 예컨데 최초에 제7 의 클럭 펄스의 개시와 최후의 제21의 클럭 클럭펄스의 종료를 이용할 수 있다. 예시적인 클럭펄스는 임의적 이다. 복호기의 해결은 단지 실제 비트수와 마스터 클럭 신호의 주파수에 의해 제한되어 진다. 타이밍 신호는 비디오 처리 회로(82), 예컨대 순행 주사 및 순행 속도로 변환된 비디오를 디스플레이 하기에 적절한 포맷으로 동기 성분이 없는 격행 주사 비디오 신호를 변환하는 격행 대 순행 포맷 주사 변환 회로에 의해 사용되어진다.

마스터 클럭 발진기로부터 유도된 1fн 신호의 타이밍에 존재하는 모호성은 제4(a)도 내지 제4(d)도를 추가로 참조함으로써 식별 될 수 있다. 제4(a)도는 인입 비디오 1fн 비디오 신호의 수평 동기 성분으로 동기되는 1fн 여진 펄스를 나타낸다. 각 펄스 주기 1/1fн는 펄스 A 및 B부분을 포함한다. 펄스 부분 A 상승, 양으로 진행하는 , 에지는 각 비디오 주사선 간격의 개시에 상응한다. 제4(b)도는 라인(65)상의 카운터(64)에 의해 발생된 2fн 귀환 신호를 나타낸다. 교호 클럭 펄스의 두 세트는 각각 참조 문제 C 및 D로 지정한다. 각 세트에서 각 클럭펄스는 2fн 수평 플라이백 펄스에 상응한다. 각 펄스 주기 1/2fн는 C 또는 D 펄스 중의 하나를 포함한다. 제4(a) 및 4(b)도의 파형간의 위상 관계는 임의적 이고 실례가 되다. 펄스 C는 각 비디오 주사선 간격의 개시 근처에서 발생하는 클럭 펄스이다. 펄스 D는 각 비디오 주사선 간격의 중앙 근처에서 발생하는 클럭 펄스이다. 2분할 카운터(61)의 출력은 제4(C)도에 도시 되어 있다. 이 파형은 추가의 복호 가능한 비트 예컨대 최대 유효 비트로서 복호기(76)에 의해 사용되어진다. 그 파형은 비디오 주사선 간격의 개시에 상응하는 2fн 귀환 펄스중 하나의 지속 기간에 대한 논리HI 가 되어야 한다. 예지 검출기(78)는 1fн 여진 신호의 각 상승 또는 양 진행하는 에지에서 2분할 카운터(61)를 리셋하도록 출력 펄스를 공급한다. 리셋 펄스는 제4(d)도에 도시되어 있다. 우연히 발생될 수 있는 것처럼, 펄스 I를 리셋하기 이전에 예시적인 목적으로 2분할 카운터의 출력은 C 펄스동안 논리 LO이고 D펄스 동안 HI이다. 이것은 적절한 복호화에 요구되는 것과 반대이다. 리셋 펄스 I는 2분할 카운터의 출력을 시간 t1에서 논리 LO로 리셋한다. 시간 t2에서 다음 2fн 귀환 펄스의 상승 에지에서 논리 HI로 진행하는 출력은 요구되는 바와 같이 C펄스이다. 그런후, J 및 K와 같은 다음의 리셋 펄스는 출력이 이미 논리 LO되었을시 각각 시간 t3 및 t4에서 발생한다. 이러한 리셋 펄스는 어떤 영향도 주지 않는다. 그러나, 다음의 리셋 펄스는 모호성의 적절한 해결을 복구하는데 효과적일 것이고, 그 회로는 리셋 펄스 I 이전과 같이 출력을 반전하는 형태로 중단시켜야 한다. 이 실시에는 비록 1fн 여진 신호가 중단 될지라도 타이밍 신호가 계속하여 발생될 것이라는 점에서 유리하다. 그 실시예는 또한 그 회로가 1fн 여진 신호의 듀티 사이클에 비교적 영향을 받지 않는다는 점에서 유리하다.

다른 실시예가 제5도에 도시되어 있다. D형 플립/플롭(80)은 동기 카운터(61) 및 에지 검출기(78) 대신에 사용된다. 1fн 여진 신호는 플립/플롭의 D 입력에 결합된다. 1fн 여진 신호는 2fн귀환 신호에 의해 샘플되고 플립/플롭의 클럭 입력 CLK 에 결합된다. 플립/플롭(80)의 Q출력은 1fн 복호기(76)에 의해 추가의 복호 가능한 비트, 예컨데 최대 유효비트로서 사용된다. 이 샘플링 회로의 동작은 제6(a), 6(b) 및 6(c) 도에 도시되어 있다. 제4(a) 및 4(b) 도에 도시된 바와 같이 각각 동일 1fн여진 신호는 제6(a) 도에 도시되고 동일 2fн 귀환 신호는 제6(b)도에 도시되어 있다. 그 1fн 여진 신호는 시간 t1, t2, t3, t4, t5 및 t6에 도시된 각 2fн 귀환 펄스의 상승 에지에서 샘플된다. 플립/플롭(80)의 Q출력은 제6(c)도에 도시되어 있다. 시간 t1, t3 및 t5에서 1fн 여진 신호는 논리 HI이고 Q출력은 논리 HI로 변한다. 시간 t2, t4 및 t6에서 1fн 여신 신호는 논리 LO이고 Q출력은 논리 LO로 변한다. 제6(C)도에 도시된 바와 같이, Q출력은 1fн 여진 신호의 상승 에지에서 발생하는 각 2fн 귀환 펄스에 대해 논리 HI이고 복호기에 필요한 비디오 주사선 간격의 개시에 상응한다. 1fн 여진 신호의 듀티 사이클은 적절한 2fн 귀환 펄스가 플립/플롭을 트리거 할 때 신호가 여전히 논리 HI인 50%에 충분히 접근해야만 한다. 이러한 실시예는 단지 단일 회로 성분이 요구되고 단일 플립/플롭이 동기 카운터 및 에지 검출기 보다 집적회로에서 실현하는 것이 더 쉬울 것이라는 점에서 유리하다.

본 발명의 태양은 또한 순행 주사가 반드시 포함하지 않은 상태에서 유용하다. 텔레비젼 장치에 때때로 디지털 방식으로 처리되는 예컨데 텔레비젼 또는 모니터 스크린상에 메모리로부터 판독 출력하기 이전에 메모리내에 기록 및 일시적으로 저장되는 비디오 신호가 필요한 비디오 처리 회로가 제공된다. 이러한 경우에, 비디오 주사선은 인입 비디오 신호와 동기의 메모리내에 기록 되어져야 하고, 반면에 비디오 주사선은 수평 편향 회로와 동기의 메모리로부터 판독 출력되어져야 한다. 이것은 리트레이스 펄스 및 인입 비디오 신호 간의 동기를 보장하는 시도로써 과거에 간접적으로 행해져 왔다. 다른 비디오 처리 회로는 메모리내에 저장된 문자가 인입 비디오 신호로부터 기인하는 디스플레이와 동시에 디스플레이되고 또는 때때로 어떤 비디오 신호도 존재하지 않을때의 공백 스크린 동안 스크린상에 디스플레이 한다.

종래의 주사선 동기 클럭이 인입 비디오 신호에 동기될 때, 빔 전류부하의 변화에 따라 발생되는 편향 회로의 여러 가지 지터 상태는 각 수평 추적의 개시 및 주사된 비디오 주사선의 개시의 겹침 또는 시간 일치를 방해할 수 있다. 때때로 수평 편향 시스템에서 발생되는 다른 조건의 문제점은 특히 수평 리트레이스 펄스가 비디오 신호의 수평 동기 펄스에 확실하게 동기 될 수 없는 것이다. 이것은 비록 발진기가 위상 동기 루프의 부분으로서 적절한 주파수에 그 자체 동기되는 편향 전류를 발생 할지라도 그렇게 될 수 있다. 일반적으로 말하자면, 위상 동기 루프는 특정 에러 예컨데 리트레이스 펄스의 지터에 기인하는 주사선의 작은수에 반응할 수 없을 것이다. 오히려, 우상 동기 루프는 수평 편향 회로에서 많은 위상 동기 루프의 특성인 비디오 주사선의 큰수에 대한 평균 편차에 반응할 것이다.

본 발명의 태양에 의하면, 디스플레이 동기 마스터 비디오 클럭은 수평 편향 전류로부터 유도된 클럭 동기 신호에 동기되는 위상 동기 루프의 부분을 형성할수 있다. 수평 편향 전류로부터 유도된 신호의 일례는 주사 동기 신호이다. 다른 예는 수평 리트레이스 펄스에 의해 형성된 신호이다. 수평 리트레이스 펄스에 의해 형성된 신호는 예컨데 제1도의 인버터(58)에 의한 것과 같은 펄스 모양일 수 있다.

본 발명은 비디오 처리 예를 들면 비디오 스피드 업 회로 및 또는 일반적인 디지털 처리를 위하여 정확한 타이밍 신호를 제공하는 시스템에 관한 것이다.

타이밍 신호는 동일 주파수 또는 다른 주파수 예를 들면 fн 및 fн의 정수배인 nfн일 수 있다. 타이밍 신호는 각각 인입 비디오 신호 및 예를 들면 수평편향 전류로부터 유도된 신호와 같은 수평 편향 회로의 출력 신호로부터 유도되는 신호에 동기될 수 있다.

텔레비젼 장치는 디스플레이 되는 비디오 신호에 동기되는 레스터 주사를 발생하는 회로를 필요로 한다. 예를 들면 표준 NTSC비디오 신호는 각각의 영역이 약 15,734Hz의 기본 또는 표준 수평 주사 속도로 레스터 주사 작동에 의해 발생되는 연속영역을 격행 주사함으로서 디스플레이 된다.

비디오 신호에 대한 기본 주사 속도는 fн, 1fн 및 1H 와 같이 여러 가지로 인용된다. 1fн 신호의 실제 주파수는 다른 비디오 표준에 따라 변할 것이다. 텔레비전 장치의 화질을 향상시키기 위한 노력에 따라 시스템은 비격행 주사 방식으로 순행적으로 비디오 신호를 디스플레이 하기 위해 개발되어 왔다. 순행 주사는 격행 주사 포맷의 두 영역중의 하나를 주사하기 위해 할당된 동일 시간 간격에서 주사되는 각각의 디스플레이 된 프레임을 필요로 한다. 따라서, 수평 주사 주파수는 격행 주사 비디오 신호의 두배의 주파수가 되어야 한다. 이러한 순행 주사 디스플레이에 대한 주사 속도는 다양하게 2fн 및 2H로 인용된다. 예를 들면 미합중국 표준에 따른 2fн 주사 주파수는 약 31,468Hz이다. 명기하지 않은 정수배 속도는 예를 들면 n이 1보다 큰 정수인 nfн으로서 인용될 수 있다.

예를들면 순행 주사 시스템에 있어서 비디오 처리 및 편향 시스템에서 직면할 수 있는 문제점은 몇몇 비디오 처리가 1fн의 인입 격행 주사 비디오 신호로 실행되어야 하는, 반면에 다른 비디오 처리는 더 빠른 순행 주사 속도 예를 들면 2fн의 디스플레이 되는 비디오 신호로 실행되어야만 한다. 그러므로 1fн 및 2fн의 타이밍 신호 둘다 제공되어야만 한다. 예를 들면, 디지털 텔레비전 수신기 또는 비디오 녹화기에서 인입 비디오 신호는 신호처리를 위해 디지털화 한다. 변환후, 그 인입 비디오신호는 기억장치 예를들면 시프트 레지스터 및/또는 버퍼에 1fн속도로 기록되어야만 한다. 그러나 비디오 출력 신호는 기억장치로부터 더 빠른 속도 예를 들면 2fн로 판독 출력되어야 하다. 소거 신호는 필요한 2fн 타이밍 신호의 또다른 예이다. 비디오 처리에 사용되는 타이밍 신호는 서로간에 동기되어서는 안되고 또한 인입 비디오 신호 및 비디오 추적의 개시에 동기되어서도 안된다. 비디오 / 래스터 위상동기 및 타이밍 신호를 적절히 동기하는데 있어서 문제점은 예를들면 중심을 벗어나게 되거나 또는 분리 래스터가 되는 화상의 왜곡을 초래할 수 있다. 전형적으로, 텔레비전 장치에 의해 수신되는 비디오 정보는 한번에 한 주사선, 제1또는 기본 수평 주사 속도 예를 들면 1fн로 수신된다. 순행 주사 시스템에 있어서, 예를 들면 비디오 정보는 2fн 속도로 디스플레이 되기 이전에 한번에 하나 이상의 주사선으로 기억될 수 있다. 때때로, 각 주사선은 하나이상 판독 출력되거나 디스플레이 된다. 때때로, 연속 주사선 또는 주사선 집합에서 정보는 예를 들면 보간에 의해 결합됨으로써 처리된다. 다른 경우에 있어서, 비디오 정보의 대다수 주서선들은 더 빠른 속도 예를 들면 2fн로 디스플레이 되어야만 한다.

따라서, 순행 주사 텔레비전 수신기에서 격행 대 순행 주사 변환 회로에 사용하기 위해 1fн 및 2fн 타이밍 신호를 발생하는 것이 필요하다. 또한 2fн신호가 때때로 1fн 리플 또는 지터(jetter)로서 인용되는 그들 주기에서 최소 1fн 변조가 행해지는 것은 매우 중요하다. 게다가, 1fн 및 2fн 타이밍 신호가 동일 클럭 발진기로부터 나온다면 매우 편리할 것이다. 과거에 있어서, 주사선 동기 클럭 또는 발진기는 이러한 타이밍 신호를 발생하기 위해 사용되어져 왔다, 주사선 동기(line locked)는 발진기 또는 클럭이 인입 격행 주사 비디오 신호의 수평 동기 펄스에 동기되는 즉 록(lock)되는 동작 상태를 나타내도록 일반적으로 이해되어지는 용어이다. 비디오 스피드 업(speed up) 회로가 없는 1fн 시스템에 있어서, 특정 지터 상태는 비디오 처리를 제어하는 통상적인 주사선 동기 클럭의 실행에도 불구하고 비디오 주사선의 개시 및 수평 추적 개시의 오류 등록을 초래 할 수 있다. 그러나, 2fн편향 회로가 예를들면 직접적으로 인입 비디오 신호의 수평 동기 성분에 의하기 보다는 소오스에 의해 비디오 신호에 동기되고 편향 회로에서 1fн 리플을 무시할 수 있다면, 1fн 및 2fн 타이밍 신호를 발생하는 마스터 클럭 발진기는 1fн 리플 성분을 1fн 및 2fн타이밍 신호에 삽입함이 없이 2fн 편향 회로에 대해 동기될 수 있다. 유사하게, 순행 주사가 없는 1fн 시스템에 있어서, 비디오 처리 회로는 예를들면 비디오 신호의 디지털 처리를 필요로 하는 특정 비디오 특성을 가질 수 있다. 이러한 비디오 처리 회로는 텔레비전 또는 모니터 스크린 상에 메모리로부터 판독 출력되기 이전에 메모리에 기록되고 일시적으로 저장되는 비디오 신호가 필요할 것이다. 이 경우에 있어서, 비디오 주사선은 인입 비디오 신호와 동기되어 메모리 내에 기록되어야 하고 수평 편향 회로와 동기되어 메모리로부터 판독 출력되어야 한다. 통상적인 주사선 동기 클럭이 인입 비디오 신호에 동기될 경우, 편향 회로에서 여러 가지 지터상태 예를 들면 빔 전류 부하의 변화에 기인하는 리트레이스(retrace) 펄스의 위상변화는 각 수평 추적의 개시 및 주사되는 비디오 주사선의 개시의 겹침 또는 시간 일치를 방해할 수 있다.

본 발명의 태양에 의하면, 새로운 종류의 마스터 클럭에 형성되는데 즉 출력 디스플레이 제어신호 예를들면 수평 편향 전류 또는 그것으로부터 유도된 신호와 같은 편향회로의 출력 신호에 대해 동기된다. 이러한 클럭은 여기에서 통상적인 주사선 동기 클럭 또는 발진기와 구별하도록 디스플레이 동기 클럭 또는 발진기로 인용된다. 디스플레이 동기 클럭 또는 발진기는 비디오 추적의 개시가 비디오 신호의 수평 동기 펄스에 대해 확실하게 동기 될 수 없는 어떤 시스템에서 유용하다. 음극선관 및 상응하는 수평 편향 시스템을 사용하는 디스플레이 시스템에 있어서, 주사 동기란 용어는 또한 적절한 것이다.

그러므로 본 발명의 태양은 수평 주사 신호가 반드시 인입 비디오 신호의 수평 동기 성분에 확실하게 동기되지 않는 텔레비전 장치의 타이밍 신호를 발생하는 시스템을 제공하는 것이다. 이러한 시스템은 인입 비디오 신호의 수평 동기 성분을 수신하고 수평 동기 성분에 동기되는 중간 동기 신호를 발생하는 회로를 포함한다. 수평 편향 회로는 중간 동기 신호에 동기되고 주사동기 신호를 발생한다. 위상 동기 루프(phase locked loop)는 수평 편향 회로에 동기된다. 위상 동기 루프는 클럭 신호를 발생하는 주파수 제어 가능한 발진기, 위상검출기 및 위상검출기에 반응하는 발진기에 대해 제어 신호를 출력하는 필터를 갖는다. 위상 검출기는 클럭 신호를 수신하도록 결합된 하나의 입력과 수평 편향 회로에 의해 발생된 클럭 동기 신호를 수신하도록 결합된 또다른 입력을 갖는다. 복호화 회로는 수평 동기 성분 및 중간 동기 신호에 각각 동기되는 제1 및 제2타이밍 신호를 발생하도록 클럭에 반응한다. 비디오 신호를 처리하는 비디오 처리 회로는 제1 및 제2타이밍 신호에 반응한다. 클럭 동기 신호는 주사 동기 신호 또는 수평 편향 전류에 관련 될 수 있다. 특히, 클럭 동기 신호는 수평 리트레이스 펄스에 의해 형성될 수 있다.

본 발명의 또다른 태양은 순행 주사 시스템에 대해 디스플레이 동기 발진기를 제공하는 것이고, 그 디스플레이 동기 발진기는 인입 비디오 신호의 수평동기 성분의 주파수에 상응하는 주파수 및 설사 있다해도 무시할 수 있는 1fн 리플을 나타내는 예를 들면 1fн 및 2fн 타이밍 신호의 다중 주파수로 타이밍 신호를 발생하기 위해 수평 편향 회로의 출력신호 또는 그곳으로부터 유도된 신호에 동기 된다. 마스터 디스플레이 동기 발진기는 예시적인 예를 들면 클럭 발진기가 동기할 수 있도록 실질상 1fн리플 프리 2fн속도 신호의 적절한 소오스를 단지 제공하거나 또는 인지함으로써 본 발명의 이러한 태양에 따라 실현될 수 있다. 이러한 1fн 리플 프리 2fн 타이밍 신호의 소오스는 공동 소유의 계류중인 미합중국 특허 출원(499,249, 1990년 3월 26일 출원)에 개시되어 있다. 계류중인 출원을 참고하면, 1fн 비디오 신호의 수평 동기 성분으로부터 유도된 1fн 타이밍 신호로 부터 2fн 타이밍 신호를 발생하는데 직면할 수 있는 문제점은 기본 주파수 타이밍 신호의 주기내의 다중 주파수 타이밍 신호의 충분히 정확한 대칭성 또는 안정도를 보증하는 것이다. 다중 주파수 신호의 주기는 기본 주파수 신호에 기인한 지터로 인하여 변화될 수있다. 2fн 타이밍 신호의 대칭성이, 예를 들면 어떤 1fн주기내에서 매우 정확하지 않다면, 2fн 추적은 래스터에서 다른 일정한 모든 다른 주사선에서 시작될 것이다. 이것은 분산 래스터 효과를 일으킬수 있고, 그에 따라 래스터는 우측으로 발산하는 제1화상 부분을 형성하는 제1교호 주사 주사선 집합과 좌측으로 발산하는 제2화상 부분을 형성하는 제2교호 주사 주사선 집합을 갖는다. 인접 리트레이스 펄스는 인접 추적 주기 동안 다른 피크대 요크 전류가 흐르기 때문에 다른 진폭이다. 다른 패크대 피크 요크 전류는 인접 추적 주기가 다른 길이이기 때문에 인접 추적 주기 동안 흐른다. 인접 주사선간의 주사차의 양은 주기차의 크기와 편향 회로의 전 에너지 복구 효율에 달려 있다. 당지 100 나노초의 인접 추적 주기간의 시간차는 용인할 수 없는 래스트 분할량을 일으킬 수 있다.

제1동기 신호는 예를 들면 1fн에서의 비대칭은 두 개의 위상 동기 루프를 갖고 비디오 스피드업 시스템의 부분을 형성하는 수평 편향 시스템의 동기 회로에 사용되는 제1위상 동기 루프에 도입될 수 있다. 비대칭은 몇몇 집적 회로에서 고유한 것이다. 1fн 주파수에서 제1위상 동기 루프에 대한 귀환 신호를 유도하는 것으로부터 1fн리트레이스 신호의 부재는 위상 동기 루프에서 위상 비교기에 대한 귀환 신호로서 사용되는 기본 주파수 타이밍 신호를 필요로 한다. 이것은 비대칭의 결과를 가져오는 기본 주파수의 리플을 도입할 수 있다.

계류중인 출원에 개시된 해결책은 다중 주사속도로 비디오 신호를 디스플레이 하는데 사용하기 위해 정확한 동기회로를 갖는 수평 편향 시스템에서 실현될 수 있고, 여기에서 비대칭은 동기 또는 타이밍 신호의 주기적 섭동으로부터 일어난다. 제1위상 동기 루프는 비디오 신호의 수평 동기 성분에 상응하는 제1 수평 동기 주파수의 제1타이밍 신호를 발생한다. 컨버터 회로는 제1타이밍 신호로부터 제1다중 주파수의 제2주파수를 갖고 제1주파수에 상응하는 속도로 주파수 변화에 영향을 받는 제2타이밍 신호가 유도된다. 제2위상 동기 루프는 제2타이밍 신호 및 제2주파수의 귀환 신호를 수신하고, 제2주파수의 평활 수평 동기 신호를 발생하는 전압 제어 발진기를 포함한다. 제2위상 동기 루프는 전압 제어 발진기가 제2타이밍 신호의 변화 속도 만큼이나 빠르게 주파수를 변화시키지 못하도록 특징적인 루프 응답을 갖는다. 수평 출력 편향단은 제2주파수 예컨데 2fн에 따라 수평 주사를 동기시키도록 제2위상 동기 루프에 결합될 수 있다. 두 개의 위상 동기 루프는 신호 속도 컨버터 또는 배율기와 함께 텐뎀형으로 배열 되어 있다. 어떤 부가적인 신호처리 회로도 제1위상 동기 루프에 의해 발생된 타이밍 신호의 대칭과 컨버터에 의해 유도된 다중 속도 타이밍 신호의 대칭을 보정할 필요가 없다.

본 발명의 이러한 태양에 따라, 순행 주사 텔레비전 수신기에 대한 타이밍 신호를 발생하는 시스템은 수평 주사 주파수의 수평 동기 성분을 갖는 비디오 신호를 수신하고 수평 동기 성분의 다중 주파수의 중간 동기 신호를 발생하는 회로를 포함한다. 수평 편향회로는 다중 주파수의 주사 동기 신호를 발생하고, 중간 동기 신호에 동기된다. 발진기는 주사 동기 신호와 동기적으로 클럭 신호를 발생한다. 다중단 컨버터는 클럭 신호를 분할하고, 다수의 복호 가능한 출력을 산출한다. 복호화 회로는 수평 동기성분의 주파수와 계수 수단의 출력으로부터 다중 자파수의 타이밍 신호를 발생한다.

순행 주사 시스템은 기본 또는 1fн 주파수의 리트레이스 펄스의 부재에 기인하는 또다른 문제에 영향을 받을 수 있다. 다중 주파수 주사는 비디오 신호의 비디오 주사선 간격보다 더 플라이백 펄스를 산출한다. 예를 들면 수신되는 각 완전한 비디오 주사선을 기억해야 하는 기록회로는 한 주사선의 개시를 기억할 것이고 기록 회로가 잘못된 플라이백 펄스에 동기된다면 플라이백 펄스는 오히려 각 비디오 주사선 간격의 개시로 발생한다. 1fн대 2fн 변환에 있어서, 예를 들면 2fн수평 편향 회로는 1fн 수평 편향 회로가 발생하는 플라이백 펄스의 2배를 발생한다. 모호성은 2fн속도로 발생하는 플라이백 펄스가 공지되어 있지 않기 때문에 1fн비디오 주사선 간격의 개시 근처와 비디오 주사선 간격의 중앙 근처에서 발생하는 마스터 비디오 클럭 발진기로부터 유도된 1fн 타이밍 신호의 타이밍에 존재한다.

본 발명의 또다른 태양은 디스플레이 동기 클럭 발진기로부터 유도된 타이밍 신호를 신뢰할 수 있도록 모호성을 해결하는 것이다. 본 발명의 이러한 태양에 따라, 카운터 및 복호화 회로에 결합된 회로는 비디오 신호의 비디오 주사선 간격의 개시로서 클럭 신호의 특정 펄스를 관련시킨다. 이러한 펄스 관련 회로는 또한 복호화 호로의 부분을 형성한다고 생각할 수 있다. 한 실시예에 있어서, 수평 동기 성분의 주파수의 여진신호는 예컨대 D형 플립/플롭으로 다중 속도의 클럭 신호에 의해 동기되고 또한 샘플된다. 플립/플롭의 출력은 기본 주파수 여진 신호의 연속적인 반 주기의 하이(HI) 및 로(LO) 디지털 레벨간에 번갈아 일어날 것이다. 이 출력은 수평 동기 성분의 주파수로 그러한 타이밍 신호를 복호화 하도록 최대 유효 비트로서 사용될 수 있다. 또다른 실시예에서, 클럭 신호 및 다중단 카운터의 출력에 반응하는 2분할 카운터 예컨대 동기 카운터는 최대 유효 비트로서 사용되는 출력을 산출하도록 사용된다. 수평 동기 성분의 주파수에서 여진 신호의 각 펄스의 상승 구간이 검출되고 카운터를 리셋 시키도록 사용한다. 많은 경우에 있어서, 카운터는 적어도 회로의 각 동작 동안 단지 한번 리셋되어야할 필요가 있다.

Claims

텔레비전 수신기용 타이밍 신호를 발생하는 시스템에 있어서, 수평 주사 주파수에서 수평 동기 성분을 갖는 비디오 신호(라인 35)를 수신하고 상기 수평 동기 성분의 다중 주파수에서 중간 동기 신호(라인 35)를 발생하는 회로(14,16,18,20,22,30)와; 상기 중간 동기 신호에 동기되고 상기 다중 주파수에서 주사 동기 신호(라인 47)를 발생하는 수평 편향 회로(40)와; 주사 동기 신호(라인 51)와 동기되는 클럭 신호(라인 63)를 발생하는 발진 수단(62)과; 상기 클럭 신호를 분할하는 계수 수단(64)과 : 상기 수평 동기 성분의 상기 주파수와 상기 계수 수단(64)의 출력으로 부터의 상기 다중 주파수에서 타이밍 신호를 복호화 하는 수단(74,76)과; 상기 계수 수단(64) 및 상기 복호화 수단(74,76)에 결합하여 상기 비디오 신호의 비디오 주사선 간격의 개수부에 상기 클럭 신호의 특정 펄스를 관련시키는 수단(61,78)을 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템
제1항에 있어서, 특정 펄스를 관련시키는 상기 수단이 상기 수평 동기 성분의 상기 주파수에서 상기 타이밍 신호를 복호화 하기 위해 복호 가능한 비트를 사용하여 상기 복호화 수단(74,76)으로 출력 신호(라인 73)를 발생하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제2항에 있어서, 특정 펄스를 관련시키는 상기 수단이 상기 출력 신호를 발생시키도록 상기 다중 주파수에서 상기 클럭 신호(라인 63)에 의해 상기 수평 동기 성분의 상기 주파수에서 여진 신호(라인 23)를 샘플링하는 회로(80)를 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제1항에 있어서, 특정 펄스를 관련시키는 상기 수단이 상기 다중 주파수에서 상기 클럭 신호(라인 63)에 의해 상기 수평 동기 성분의 상기 주파수에서 여진 신호(라인 23)를 샘플링 하는 회로(80)를 구비하는데, 상기 샘플링 회로는 상기 수평 동기 성분의 상기 주파수에서 상기 타이밍 신호를 복호화하도록 복호 가능한 비트를 사용하여 상기 복호화 수단(74,76)으로 출력 신호(라인 81)를 발생하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제2항에 있어서, 특정 펄스를 관련시키는 상기 수단이 상기 출력 신호를 발생시키도록 상기 클럭 신호(라인 65)에 반응하는 2분할 카운터(61)와; 상기 2분할 카운터(61)를 리셋하도록 상기 수평 동기 성분의 상기 주파수에서 여진 신호의 에지를 리드하는 검출기((78)를 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제1항에 있어서, 특정 펄스를 관련시키는 상기 수단이 상기 수평 동기 성분의 상기 주파수에서 상기 타이밍 신호를 복호화하도록 복호 가능한 비트를 사용하여 상기 복호화 수단(76)으로 출력 신호(라인 73)를 발생시키기 위해 상기 클럭 신호에 반응하는 2분할 카운터(61)와; 상기 2분할 카운터(61)를 리셋하도록 상기 수평 동기 성분의 상기 주파수에서 여진 신호(라인 23)의 에지를 리드하는 검출기(78)를 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제1항에 있어서, 비디오 신호를 수신하는 상기 회로가 상기 수평 동기 성분의 상기 주파수에서 동작하고 제1여진 신호를 발생하는 제1위상 동기 루프(12)와; 상기 제1 여진 신호에 응답하여 상기 다중 주파수에서 제2 여진 신호(라인 35)를 발생하는 수단(30)을 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제7항에 있어서, 상기 수평 편향 회로가 상기 다중 주파수에서 동작하는 제2위상 동기 루프(40)를 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제1항에 있어서, 상기 수평 편향 회로가 상기 다중 주파수에서 동작하는 위상 동기 루프를 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제1항에 있어서, 상기 발진 수단(62) 및 상기 계수 수단(64)이 상기 다중 주파수에서 동작하는 위상 동기 루프(60)의 부분을 형성하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
수평 주사 주파수에서 수평 동기 성분을 갖는 비디오 신호(라인 11)를 수신하고 상기 수평 동기 성분의 상기 주파수에서 동작하며 제1 여진 신호(라인 23)를 발생하는 제1위상 동기 루프(12)를 구비하는 텔레비전 수신기용 타이밍 신호를 발생하는 시스템에 있어서, 상기 제1 여진 신호(라인 23)에 응답하여 상기 수평 동기 성분의 다중 주파수에서 제2여진 신호(라인 35)를 발생하는 수단(30)과; 상기 다중 주파수에서 작동하고 상기 제2여진 신호(라인 35)와 동기되는 주사 동기 신호(라인 47)를 발생하는 제2위상 동기 루프(40)와; 상기 주사 동기 신호에 동기되는 클럭 신호(라인 63)를 발생하는 발진 수단(62)과 상기 클럭 신호를 분할하는 계수 수단(64)을 갖는 제3위상 동기 루프(60)와; 상기 수평 동기 성분의 상기 주파수 및 상기 다중 주파수에서 상기 계수 수단(64)의 출력으로 부터 타이밍 신호를 복호화하는 수단(74, 76)을 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제11항에 있어서, 상기 타이밍 신호에 반응하는 비디오 스피드업 회로를 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제11항에 있어서, 상기 복호화 수단(74, 76)은 상기 계수 수단(61)에 결합되고 상기 비디오 신호의 비디오 주사선 간격의 개시로 상기 클럭 신호의 특정 펄스를 관련시키는 수단을 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제13항에 있어서, 특정 펄스를 관련시키는 상기 수단이 상기 클럭 신호에 의해 상기 제1 여진 신호(라인 23)를 샘플링 하는 회로(80)를 구비하는데, 상기 샘플링 회로는 상기 복호화 수단(74, 76)에 의해 상기 수평 동기 성분의 상기 주파수에서 상기 타이밍 신호를 복호화 하도록 보호 가능한 비트로서 사용되어지는 출력 신호(라인 81)를 발생하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제14항에 있어서, 상기 샘플링 회로가 상기 제1 여진 신호(라인 23)와 결합되는 D 입력과 상기 클럭 신호(라인 65)와 결합되는 클럭 입력을 갖는 D형 플립/플롭(80)을 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
제13항에 있어서, 특정 펄스를 관련시키는 상기 수단이 상기 클럭 신호(라인 23)에 반응하여 상기 수평 동기 성분의 상기 주파수에서 상기 타이밍 신호를 복호화 하도록 상기 복호화 수단(74,76)에 의해 복호 가능한 비트로서 사용되어지는 상기 출력 신호(라인 73)를 발생시키는 2분할 카운터(61)와; 상기 2분할 카운터(61)를 리셋하도록 상기 수평 동기 성분의 상기 주파수에서 여진 신호(라인 23)의 에지를 리드하는 검출기(78)를 구비하는 것을 특징으로 하는 타이밍 신호 발생 시스템.
텔레비젼 수신기용 마스터 클럭 신호를 발생하는 시스템에 있어서, 비디오 신호의 정보를 위해 상기 비디오 신호의 수평 동기 성분에 상응하는 주파수와 상기 다수의 수평 동기 성분에 상응하는 주파수를 갖는 제1 타이밍 신호(라인 79)에 반응하는 비디오 처리 회로(82)와; 상기 수평 동기 성분에 동기적으로 작동하고 상기 제2주파수에서 주사 동기 신호(라인 47)를 발생하는 수평 편향 회로(40, 50)와; 마스터 클럭 신호(라인 65)를 발생시키는 주파수 제어가능 수단과, 상기 클럭 신호를 수신하도록 결합된 한 입력(65) 및 상기 수평 편향 회로에 의해 발생된 마스터 클럭 동기 신호를 수신하도록 결합된 다른 입력(59)을 갖는 위상 검출기(66), 상기 위상 검출기(66)에 반응하여 주파수 제어 수단(62)용 제어 신호(라인 69)를 발생하는 필터(68)를 갖고, 상기 수평 동기 성분 및 상기 주사 동기 신호(라인 47)에 동기적으로 작동하는 위상 동기 루프(60)와; 상기 클럭 신호에 반응하여 상기 제1(라인 79) 및 제2(라인 77)타이밍 신호를 발생하는 수단(74, 76)을 구비하는 것을 특징으로 하는 마스터 클럭 신호 발생 시스템.
제17항에 있어서, 상기 클럭 신호(라인 65)를 분할하는 계수 수단(64); 상기 계수 수단(64)의 출력으로부터 상기 제1(라인 79) 및 제2(라인 17) 타이밍 신호를 복호화 하는 수단(74, 76)을 구비하는 것을 특징으로 하는 마스터 클럭 신호 발생 시스템.
제18항에 있어서, 상기 계수 수단(64) 및 상기 복호화 수단(74, 76)에 결합되고 상기 비디오 신호의 비디오 주사선 간격의 개시로 상기 클럭 신호(라인 65)의 특정 펄스를 관련시키는 수단(80)을 포함하는 것을 특징으로 하는 마스터 클럭 신호 발생 시스템.
제18항에 있어서, 상기 마스터 클럭 동기 신호(라인 65)가 상기 다중 주파수에서 리트레이스 펄스(라인 51)로부터 유도되는 것을 특징으로 하는 마스터 클럭 신호 발생 시스템.
제17항에 있어서, 상기 마스터 클럭 동기 신호(라인 65)가 상기 다중 주파수에서 상기 주사동기 신호(라인 47)로부터 유도되는 것을 특징으로 하는 마스터 클럭 신호 발생 시스템.
제17항에 있어서, 상기 주파수 제어가능 수단이 상기 클럭 신호(라인 63)를 분할하는 계수 수단(61)과; 상기 수평 동기 성분의 상기 주파수 및 상기 계수 수단의 출력으로부터의 상기 다중 주파수에서 타이밍 신호를 복호화하는 수단(74, 76)과; 상기 계수 수단(61) 및 상기 복호화 수단(74, 76)에 결합되고 상기 비디오 신호의 비디오 주사선 간격의 개시로서 상기 클럭 신호의 특정 펄스를 관련시키는 수단(80)을 구비하는 것을 특징으로하는 마스터 클럭 신호 발생 시스템.
텔레비전 장치용 디스플레이 동기 마스터 클럭 신호를 발생하는 시스템이 있어서, 인입 비디오 신호의 수평 동기 성분(라인13)을 수신하고 상기 수평 동기 성분에 등기되는 중간 동기 신호(라인23)을 발생하는 수단과; 상기 중간 동기 신호(라인 23)에 동기되어 상기 인입 비디오 신호의 상기 수평 동기 성분에 관련된 위상 변화에 영향을 받는 추적 및 리트레이스 펄스(라인 51)에 따라 수평 편향 전류를 발생하는 수평 편향호로(40, 50)와; 상기 수평 편향 회로에 동기되어 디스플레이 동기 마스터 클럭 신호(라인 65)를 발생하는 주파수 제어 가능 수단(62)과, 상기 마스터 클럭 신호를 수신하도록 결합된 한 입력(65) 및 상기 수평 편향 전류로 부터 유도된 클럭 동기 신호를 수신하도록 결합된 또 다른 입력(59)을 갖는 위상 검출기(66)와, 상기 위상 검출기에 반응하여 상기 발진 수단에 제어신호를 인가하는 필터(68)를 갖는 위상 동기 루프(60) 와; 상기 디스플레이 동기 클럭 신호(라인 75)에 반응하여 디스플레이 동기 타이밍 신호를 발생하는 복호화 수단(74,76)과; 상기 타이밍 신호에 반응하는 상기 비디오 신호에 대한 비디오 처리 회로(82)를 구비하는 것을 특징으로하는 마스터 클럭 신호 발생 시스템.
제23항에 있어서, 상기 수평 편향 전류에 응답하여 수평 동기 성분의 다중 주파수를 갖는 주사 동기 신호(라인51)를 발생하는 수단을 포함하는 것을 특징으로 하는 디스플레이 동기 마스터 클럭 신호 발생 시스템.
제23항에 있어서, 상기 수평 편향 전류에 응답하여 주사 동기 신호(라인51)를 발생하는 수단을 포함하는데, 상기 클럭 동기 신호(라인 65)는 상기 주사 동기 신호로부터 유도되는 것을 특징으로 하는 디스플레이 동기 마스터 클럭 신호 발생 시스템.
제23항에 있어서, 상기 클럭 동기 신호(라인 65)가 상기 수평 리트레이스 펄스(라인 51)에 의해 형성되는 것을 특징으로 하는 디스플레이 동기 마스터 클럭 신호 발생 시스템.