KR100205031B1 - Synchronous controlling system of dual control system - Google Patents
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Abstract
본 발명은 이중화 제어시스템에서 프로세서 모듈 상호간의 동기를 유지하기 위해 각 프로세서 모듈내에 구성되는 동기제어장치에 관한 것으로서, 고신뢰성 및 고가동성이 요구되는 통신 및 교환 제어시스템에서 이중화로 동작되는 프로세서 상호간의 동작상태를 항상 동일하게 유지하는 것은 물론 이중화로 운용되는 프로세서간의 장애상태를 조기에 감시하는 수단을 제공하는데 그 목적이 있고, 비교적 동기검사 시간이 융통성을 갖도록 매 프로세스 단위로 동기를 검사하는 비교적 간단한 하드웨어로 구성되는 동기제어장치를 각 프로세서 모듈내에 두어 두 프로세서 모듈간에 정확한 동기를 유지시키는 것을 특징으로 하며, 이중화 구조에서 각 프로세서 모듈은 개별 시스템 클럭에 의해 독립적으로 동작됨으로 상용 운영체제를 수용하고 고성능 메인 프로세싱 유니트의 수용이 용이하므로 고장감내 시스템이 갖는 종속적인 고유한 운영체제의 적용에 따른 시스템의 성능개선이나 소프트웨어의 호환성 부족 등의 제약성을 보완하는 효과를 갖는다.The present invention relates to a synchronization control device configured in each processor module in order to maintain synchronization between processor modules in a redundant control system, and between processors operating in redundancy in a communication and exchange control system requiring high reliability and high mobility. Its purpose is to provide a means of early monitoring of fault conditions between processors operating in redundancy as well as maintaining the same state of operation at all times, and it is a relatively simple way to check synchronization on a per-process basis so that the synchronization time is flexible. It is characterized by keeping a synchronization controller composed of hardware in each processor module to maintain accurate synchronization between two processor modules.In a redundant structure, each processor module operates independently by a separate system clock to accommodate a commercial operating system. Since the receiving unit of the processing is easy and has the effect of complement jeyakseong such fault tolerant system is dependent compatibility, lack of performance improvement and software of the system according to the application of its own operating system has.
Description
제1도는 본 발명이 적용되는 이중화 제어시스템의 구성도.1 is a block diagram of a redundant control system to which the present invention is applied.
제2도는 본 발명의 동기제어장치간 상호 연결 구성도.Figure 2 is a schematic diagram of the interconnection between the synchronization control device of the present invention.
제3도는 본 발명에 따른 동기제어장치의 세부 기능 블록도.3 is a detailed functional block diagram of a synchronous control device according to the present invention.
제4도는 본 발명에 따른 동기제어장치의 동기시작 신호 발생부의 상세 기능 회로도.4 is a detailed functional circuit diagram of a synchronous start signal generator of a synchronous control device according to the present invention.
제5도는 본 발명에 따른 동기제어장치의 프로세스 번호 비교부의 상세 기능 블록도.5 is a detailed functional block diagram of a process number comparison unit of a synchronous control device according to the present invention;
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 활성 프로세서 모듈 1' : 대기 프로세서 모듈1: active processor module 1 ': standby processor module
2,2' : 메인 프로세싱 유니트 3.3' : 메인 메모리부2,2 ': main processing unit 3.3': main memory
4.4' : 입출력 버스정합부 5.5' : 로컬 버스4.4 ': I / O bus matching unit 5.5': local bus
6.6' : 동기제어장치 7 : 입출력 버스부6.6 ': Synchronous control device 7: I / O bus section
8: 입출력 제어모듈 9.9' : 시스템 클럭부8: I / O control module 9.9 ': system clock part
10 : 입력신호 디코더부 11 : 동기시작 신호발생부10: input signal decoder 11: synchronization start signal generator
12 : 동기신호 감시부 13 : 프로세스 번호 비교부12: synchronization signal monitoring unit 13: process number comparison unit
14 : 신호 조합부 15 : 동기상태 레지스터14: signal combination section 15: synchronization status register
16 : 레치 회로16: latch circuit
본 발명은 동기제어장치에 관한 것으로서, 특히 통신 및 교환 제어시스템에서 이중화로 동작 및 운용되는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous control apparatus, and more particularly, to an apparatus operating and operating in redundancy in a communication and exchange control system.
최근 마이크로프로세서의 고성능화와 초고속 통신링크의 공급으로 광대역이 지원되는 다양한 새로운 고품질 통신 서비스의 수요가 급격히 늘어남에 따라 이러한 서비스를 지원하는 통신 서버 시스템이나 교환노드용 제어시스템에 있어서 고성능과, 고신뢰성 및 고가용성은 기본적인 요구사항이 되었다.Recently, as the demand for a variety of new high-quality communication services that support broadband is rapidly increased due to the high performance of microprocessors and the supply of high-speed communication links, high performance, high reliability, and High availability has become a basic requirement.
상기 요구사항을 만족하기 위하여 시스템내의 단일점 고장에 의한 시스템 다운이나 서비스 중단 현상을 능동적으로 피하는 고장감내 수단들이 적극 모색되고 있다.In order to satisfy the above requirements, fault-tolerant means for actively avoiding a system downtime or service interruption caused by a single point of failure in the system are actively explored.
상기 수단으로 가장 많이 사용되는 방법중의 하나로 중요한 기능에 대해서 그 응용에 따른 이중 혹은 다중의 중복성(redundancy)을 두어 일시적인 하드웨어의 장애나 소프트웨어의 에러가 발생하더라도 주어진 업무를 성공적으로 계속 수행할 수 있는 고장감내 기법들이 적용되고 있다.One of the most widely used methods is to provide dual or multiple redundancy for important functions so that a given task can continue successfully even if a temporary hardware failure or software error occurs. Fault tolerance techniques are being applied.
한편, 비동기 전송모드(Asynchronous Transfer Mode, ATM)를 근간으로 하는 초고속 통신망의 실현이 구체화 됨에 따라 다양한 형태의 정보처리는 물론 단위시간당 다량의 정보를 처리해야 됨에 따라 프로세서의 처리능력도 보다 고성능화가 필수 요소로 대두되고 있다.On the other hand, as the realization of the ultra-high speed communication network based on Asynchronous Transfer Mode (ATM) is being realized, various types of information processing as well as processing a large amount of information per unit time are required to improve the processing power of the processor. It is emerging as an element.
종래의 통신 제어시스템에서는 고신뢰성을 구현하기 위해 핵심 처리부인 프로세서 모듈을 동일한 두 개의 모듈로 이중화하여 서비스 업무를 직접 수행하는 활성 모듈과, 활성 모듈의 고장에 대비한 대기 모듈 형태로 구성되어 운용되어 왔다.In the conventional communication control system, in order to implement high reliability, the processor module, which is a core processing unit, is duplicated into two identical modules, and the active module directly performs a service task, and is configured and operated in the form of a standby module for failure of the active module. come.
이때 대기 프로세서 모듈에서는 상기 활성 모듈의 동작과는 달리 간단한 자체진단과, 활성모듈의 요구에 대응하는 상태응답과, 활성 모듈내의 메모리 변경에 따른 수동적인 메모리 복사 등과 같은 비교적 단순한 업무만 수행하게 된다.Unlike the operation of the active module, the standby processor module performs only relatively simple tasks such as simple self-diagnosis, a status response corresponding to a request of the active module, and manual memory copying according to a memory change in the active module.
따라서 활성 모듈에 고장이 발생하여 대기모듈이 그 역할을 인수하여 활성모듈로 절체되어 진행중인 업무를 성공적으로 계속 수행하기 위해 비교적 긴절체시간 (수백 msec∼수 초)이 소요되고, 정상 동작중 활성 모듈내의 변경데이터는 동시쓰기 등의 방식을 사용하여 대기모듈내의 메인 메모리에 실시간적으로 복사되어 항상 동일한 메모리의 내용을 유지하여야 한다.Therefore, it takes a relatively long time to transfer (from several hundred msec to several seconds) in order for the active module to fail and the standby module takes over its role and transfer to the active module to continue the ongoing work successfully. Change data in the system should be copied to main memory in standby module in real time by using simultaneous write method and so on.
따라서 종래 고장감내 제어시스템 구조에 있어서 상기와 같은 요구사항을 만족하기 위해서는 소프트웨어 및 시스템차원의 대규모 오버헤드는 불가피하다.Therefore, in order to satisfy the above requirements in the conventional fault tolerance control system structure, large-scale overhead at the software and system level is inevitable.
즉, 종래 이중화 제어시스템 구조에서 상기와 같은 정상동작중 메모리 복사기능에 따른 오버헤드와, 활성 모듈과 대기모듈의 서로 상이한 동작형태를 지원하는 고유한 구조와 운영체제의 선택을 초래한다.That is, in the conventional redundant control system structure, the overhead of the memory copy function during the normal operation and the unique structure and the operating system are selected to support the different operation modes of the active module and the standby module.
이것은 장시간 운용되어야 하는 통신 및 제어시스템에서 진화형태의 성능개선 및 기능확장과, 상용 운영체제의 적용에 있어서 구조적인 장애요인이 될 수 있다.This may be a structural obstacle in the evolution of performance improvement and function expansion and the application of a commercial operating system in a communication and control system that must be operated for a long time.
이에 따라 최근에는 이중화된 두 프로세서 모듈에 동일한 상용 운영체제를 적용하여 동시에 병렬로 서비스 업무를 수행하면서 일정시간 주기로 상호 동작상태를 비교하거나 동기검사를 실시하여 각 프로세서 모듈의 동작이 일치되도록 유지하는 시스템 구조가 많이 검토되고 있다.Accordingly, recently, the same commercial operating system is applied to two redundant processor modules to perform service tasks in parallel at the same time, and to compare the operation states at regular intervals or to perform synchronous checks to maintain the operation of each processor module consistently. Is being reviewed a lot.
이러한 구조에서는 각 모듈의 동작이나 동기가 일치하지 않을 경우, 임의 프로세서 모듈내에 장애가 발생한 것으로 간주하고 각 모듈별 자체진단을 통해 해당 모듈의 고장을 조기에 발견함으로써 시스템 오동작에 따른 서비스 중단 시간을 줄일 수 있다.In this structure, if the operation or synchronization of each module does not match, it can be regarded as a failure in any processor module and early detection of the failure of the module through self-diagnosis of each module can reduce service downtime due to system malfunction. have.
그리고 시스템의 구조적인 큰 변화없이도 새로운 고성능 프로세서를 적용하여 시스템의 성능개선을 비교적 용이하게 할 수 있다.In addition, it is possible to improve the performance of the system relatively easily by applying a new high performance processor without the structural change of the system.
상기와 같이 동일한 두 프로세서 모듈을 동시에 병렬로 수행시킬 경우에 있어 일반적으로 두가지 구조의 동작방법이 적용되고 있다.As described above, when two identical processor modules are simultaneously executed in parallel, two operating methods are generally applied.
하나는 두 프로세서 모듈에 공통 시스템 클럭이 공급되어 엄격하게 동일한 동작이 요구되는 경우이고, 다른 하나는 각 프로세서 모듈에 독립적인 시스템 클럭이 공급되어 일정시간 범위내에서 다소 융통성을 갖고 동일한 동작이 요구되는 경우로 분류될 수 있다.One is a case where two processor modules are supplied with a common system clock and strictly the same operation is required. The other is an independent system clock is supplied to each processor module, so that the same operation is required with a little flexibility within a certain time range. Can be classified as a case.
상기 전자의 경우에는 출력 데이터 등의 비교에 의해 두 모듈간의 상호동작을 엄격하게 감시하는 기법들을 적용하고, 후자의 경우에는 일정 시간간격으로 각 모듈의 동작상태의 동기를 검사하고 조정하는 방법을 적용하고 있다.In the former case, techniques for strictly monitoring the interaction between the two modules by comparison of output data are applied. In the latter case, a method of checking and adjusting the synchronization of the operation states of each module at a predetermined time interval is applied. Doing.
상기 방법들에 대한 종래의 기술을 살펴보면, 비교적 낮은 주파수의 시스템클럭을 기반으로 두 프로세서의 동작을 명령어레벨에서 철저히 상호 비교하는 전자의 구조 형태로 이중화 제어시스템 구조로 일부 적용되어 왔다.Looking at the conventional techniques for the above methods, based on a relatively low frequency system clock has been partially applied as a redundant control system structure in the form of an electronic structure that thoroughly compares the operation of the two processors at the instruction level.
그러나 최근 수 백MHZ 이상의 시스템 클럭이 요구될 겨우, 전체 시스템의 신뢰성을 고려할 때 공통클럭 전송회로 뿐만아니라 클럭 공급기능 자체의 이중화 회로가 매우 복잡해지고 설계 비용도 대폭 증가될 것이다.However, when a system clock of several hundred MHZ or more is required recently, considering the reliability of the entire system, the redundant circuit of the clock supply function as well as the common clock transmission circuit will be very complicated and the design cost will be greatly increased.
한편, 상기 후자의 구조하에서 동기를 유지하는 종래의 방식에서는 비교적 저속의 범용 직렬(serial) 통신채널을 통하여 일정시간 주기마다 거의 소프트웨어의 지원하에서 동기상태를 상호 검사하는 방법들이 많이 적용되어 왔다.On the other hand, in the conventional scheme of maintaining synchronization under the latter structure, a number of methods for mutually checking the synchronization state with almost software support at regular time periods through a relatively low speed universal serial communication channel have been applied.
이러한 경우에도 고성능 프로세서가 응용되는 경우, 상기 종래의 방법으로는 두 프로세서 모듈간의 정확한 동기를 맞추기가 상대적으로 매우 어려운 문제점을 안고 있다.Even in this case, when a high performance processor is applied, it is relatively difficult to accurately synchronize the two processor modules with the conventional method.
따라서 상기 문제점을 해결하기 위하여 본 발명은 고신뢰성 및 고가동성이 요구되는 통신 및 교환 제어시스템에서 이중화로 동작되는 프로세서 상호간의 동작상태를 항상 동일하게 유지하는 것은 물론, 이중화로 운용되는 프로세서간의 장애상태를 조기에 감시하는 수단을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problems, the present invention always maintains the same operation state between processors operating in redundancy in a communication and exchange control system requiring high reliability and high mobility, as well as failure states between processors operating in redundancy. The aim is to provide a means of early monitoring.
상기 목적을 달성하기 위하여 본 발명은 독립적인 클럭을 기반으로 동작하는 두 프로세서 모듈간의 동기제어를 매 클럭단위로 수행되는 엄격한 동기 검사방식이 아니라 비교적 동기검사 시간의 융통성을 갖도록 매 프로세스(태스크 : task) 단위로 동기를 검사하는 비교적 간단한 하드웨어로 구현이 가능한 동기장치를 통해 이중화된 프로세서 모듈들의 동기상태를 일정시간 단위로 타이머에 의해 융통성있게 조정할 수 있다. 구현이 가능한 동기장치를 통해 이중화된 프로세서 모듈들의 동기상태를 일정시간 단위로 타이머에 의해 융통성있게 조정할 수 있다.In order to achieve the above object, the present invention is not a strict synchronous check method that performs synchronization control between two processor modules operating based on independent clocks at every clock unit, but rather has a relatively synchronous check time flexibility. The synchronization device, which can be implemented with relatively simple hardware that checks synchronization in units of), can flexibly adjust the synchronization state of the redundant processor modules by a timer on a regular basis. The synchronous device can be implemented to flexibly adjust the synchronization status of the redundant processor modules by a timer on a regular basis.
또한 동기상태의 이탈 현상이 발생하면 즉각 진단 모드로 들어가서 임의의 프로세서 모듈내의 장애를 감지하여 고장에 의한 오동작을 조기에 방지하는 기능도 제공한다.It also provides a function to prevent malfunctions caused by failures by entering a diagnostic mode immediately when a synchronous deviation occurs and detecting a failure in an arbitrary processor module.
따라서 상기 방식을 적용하면, 프로세서 모듈의 동기화를 위해 종래에 적용된 모듈상호간 메시지 교환이나 메시지 처리 등 에 필요한 소프트웨어의 오버헤드를 줄일 수 있으며, 각 프로세서 모듈의 고장상태를 조기 발견하고 빠른 장애 처리를 지원함으로서 시스템의 신뢰성을 증가시킬 수 있다.Therefore, by applying the above method, it is possible to reduce the software overhead required for message exchange and message processing between modules, which are conventionally applied for synchronizing processor modules, and to detect failure states of each processor module early and support fast failure processing. This can increase the reliability of the system.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제 1도는 본 발명의 적용되는 이중화 제어시스템의 구성도이다.1 is a block diagram of a redundant control system to which the present invention is applied.
그 구성을 보면 메인 프로세싱 유니트(2, 2')와, 메인 메모리부(3. 3')와, 입출력 버스 정합부(4. 4')와 동기 제어장치(6. 6')가 로컬 버스(5. 5')에 연결되어 구성되는 동일한 두 개의 프로세서 모듈(1. 1')는 각각 별도의 동일한 시스템 클럭(9. 9')을 기반으로 한 내부 메인 프로세싱 처리와, 입출력 버스정합부(4, 4')를 통해 역시 이중화된 입출력 버스에 연결되어 각종 입출력 제어 모듈들(8)을 제어하게 된다.The configuration shows that the main processing unit (2, 2 '), main memory section (3. 3'), input / output bus matching section (4.4 ') and synchronous controller (6. 5. The same two processor modules (1.1 '), which are connected and connected to the 5'), have internal main processing processing based on a separate identical system clock (9.9 '), and an input / output bus matching section (4). 4 ') is also connected to the redundant input and output buses to control the various input and output control modules (8).
이때 상기 두 프로세서 모듈은 각각 활성 프로세서 모듈(1)과 대기 프로세서 모듈(1')로 동작한다.In this case, the two processor modules operate as the active processor module 1 and the standby processor module 1 ', respectively.
상기 활성 프로세서 모듈(1)은 외부 처리를 위해 입출력 버스의 마스터(master)로 동작하며, 대기 프로세서 모듈(1')은 내부 처리는 활성 프로세서 모듈(1)과 동일하게 수행하고, 외부 처리시 입출력 버스의 수신기능은 가능하나 송신기능은 물리적으로 차단된다.The active processor module 1 operates as a master of an input / output bus for external processing, and the standby processor module 1 'performs internal processing in the same manner as the active processor module 1, and inputs and outputs during external processing. The bus receive function is possible but the transmit function is physically blocked.
상기 각 프로세서 모듈의 동작은 항상 정상동작 모드와, 복구동작 모드 그리고 단일동작 모드의 세가지 동작 모드로 분류되는 어떤 특정 모드에 존재한다.The operation of each processor module is always in any particular mode, which is classified into three modes of operation: normal operation mode, recovery operation mode and single operation mode.
먼저 정상동작 모드는 각각 별도로 동일한 주파수를 갖는 시스템 클럭이 공급되어 동일한 소프트웨어에 의해 같은 일이 병렬로 동시에 수행된다.First, in normal operation mode, system clocks having the same frequency are supplied separately, so that the same work is performed in parallel by the same software.
따라서 정상 동작중의 두 프로세서 모듈은 항상 동일한 동작상태를 유지하고 있으나, 독립된 시스템 클럭(9. 9')의 공급에 의해 미세한 위상차가 상존할 수 있다.Therefore, although the two processor modules in the normal operation always maintain the same operating state, the minute phase difference may exist by the supply of the independent system clock (9.9 ').
상기 위상차는 본 발명에서 제안한 동기제어장치의 지원하에 일정 허용시간 범위내에서 매 프로세스 단위로 상호 동기검사를 수행함으로써 보증된다.The phase difference is ensured by performing a mutual synchronization check in every process unit within a certain allowable time range with the assistance of the synchronization control device proposed in the present invention.
또한 단일동작 모드는 어느 한 프로세서 모듈이 고장난 경우나 단일 프로세서의 제어하에서 서비스가 수행되는 경우로서, 이 경우에는 동기검사를 수행할 필요가 없다.In addition, the single operation mode is a case in which one processor module fails or a service is performed under the control of a single processor. In this case, the synchronous check does not need to be performed.
그리고 복구동작 모드는 상기 정상동작 모드로 가는 전단계로서, 시스템 동작의 시작인 경우나 고장난 모듈이 수리되어 시스템에 재구성될 경우에 반드시 이 동작모드를 수행하게 되어 있다.The recovery operation mode is a previous step to the normal operation mode, and is necessarily performed when the system operation is started or when a failed module is repaired and reconfigured into the system.
이 때 요구되는 특수한 기능으로 활성 프로세서 모듈(1)의 메모리 내용이 복구될 대기 프로세서 모듈(1')에 똑같이 복사되어야 한다.With the special function required at this time, the memory contents of the active processor module 1 must be copied equally to the standby processor module 1 'to be restored.
이 메모리 복사는 활성 모듈에서 서비스 업무를 계속 수행하면서 이루어지고, 메모리 복사가 완료되면 재동기 동작이 수행된 후 정상동작 모드로 복귀된다.This memory copy is performed while the active module continues to perform service tasks. When the memory copy is completed, the resynchronization operation is performed to return to the normal operation mode.
다음의 제2도는 본 발명의 동기제어장치간 상호연결 구성도로서, 상기 정상동작 모드에서 메인 프로세싱 유니트(2, 2') 로부터 매 프로세스 생성시 마다 동기요구 신호와 해당 프로세스 번호(PID)가 자신의 동기제어장치(6)와 상대 모듈의 동기제어장치(6')로 각각 전달되고 각 동기제어장치에서는 동기검사를 수행한다.FIG. 2 is a diagram illustrating the interconnection between synchronization control devices of the present invention, in which the synchronization request signal and the corresponding process number (PID) are owned by each process generation from the main processing units (2, 2 ') in the normal operation mode. Are transmitted to the synchronous control device 6 and the synchronous control device 6 'of the partner module, respectively, and each synchronous control device performs a synchronous check.
이때 각 프로세서 모듈의 동작이 서로 상이하거나 허용된 시간범위내에서 동기가 맞지 않으면 동기 에러(Err) 신호가 생성되어 메인 프로세싱 유니트(2, 2')로 인터럽트를 발생시킨다.At this time, if the operation of each processor module is different from each other or the synchronization is not matched within the allowed time range, a synchronization error (Err) signal is generated to generate an interrupt to the main processing units 2 and 2 '.
또한 시스템 재구성시 복구동작 모드에서 정상동작 모드로 진입하는 순간, 두 프로세서 모듈이 동시에 동일한 상태에서 출발할 필요가 있다.In addition, the two processor modules need to start from the same state at the same time as the system enters the normal operation mode from the recovery operation mode during system reconfiguration.
상기 두 프로세서 모듈의 동시 그리고 동일 상태에서의 출발함으로 인해 각 프로세서 모듈로 동시에 동기시작 신호가 보내어지고 이 신호를 기준으로 각 프로세서 모듈은 동시에 동기시작 신호가 보내어지고 이 신호를 기준으로 각 프로세서 모듈은 정해진 처리에 의해 동일한 상태를 유지하게 된다.Synchronous start signal is simultaneously sent to each processor module due to simultaneous start of the two processor modules and in the same state. Based on this signal, the synchronization start signal is simultaneously sent to each processor module. The same state is maintained by the predetermined process.
제 3도는 본 발명의 동기제어장치의 세부기능 블록구성도로서, 메인 프로세싱 유니트와 동기제어장치간의 정합기능을 지원하는 입력신호 디코더부(10)와, 동기시작 신호 발생부(11)와, 동기신호 감시부(12)와, 프로세서번호(PID) 비교부(13)와, 신호 조합부(14) 및 동기상태 레지스터부(15)로 이루어진다.3 is a detailed functional block diagram of a synchronous control device according to the present invention. The input signal decoder 10, the synchronous start signal generator 11, and the synchronous start device which support a matching function between the main processing unit and the synchronous control device are synchronized with each other. The signal monitoring unit 12, the processor number (PID) comparing unit 13, the signal combination unit 14 and the synchronization status register unit 15.
상기 입력신호 디코더부(10)는 로컬버스(5)를 통해 메인 프로세싱 유니트로부터 공급되는 특정 어드레스를 디코딩하여 동기시작 요구신호와 자신의 동기요구 신호를 각각 발생시킨다.The input signal decoder 10 decodes a specific address supplied from the main processing unit via the local bus 5 to generate a synchronization start request signal and its own synchronization request signal, respectively.
상기 동기시작 요구신호는 반드시 활성 프로세서 모듈(1)이 단일동작 모드로 동작하다가 대기 프로세서 모듈(1')로 하여금 정상이중화 동작 모드로 복구시키기 위해 상호동작 상태를 최초로 일치시키고자 두 프로세서 모듈이 동시에 미리 정의된 상태로 가도록 요구하는 신호이다.The synchronization start request signal must be the same that the two processor modules simultaneously attempt to match the operating state for the first time in order for the active processor module 1 to operate in a single operation mode and then cause the standby processor module 1 'to recover to the normal redundancy operation mode. This signal requires you to go to a predefined state.
따라서 동기시작 신호발생부(11)는 활성 프로세서 모듈(1)인 경우와 대기 프로세서 모듈(1')인 경우 동작이 다르게 수행된다.Therefore, the synchronization start signal generator 11 performs different operations in the case of the active processor module 1 and the standby processor module 1 '.
즉, 활성 프로세서 모듈에서는 동기시작 신호를 발생하고, 이 신호를 자신과 대기 프로세서 모듈로 동시에 전송하는 반면, 대기 프로세서 모듈에서는 동기시작 신호를 단지 수신하는 기능만을 갖는다.That is, the active processor module generates the sync start signal and transmits this signal to itself and the standby processor module simultaneously, while the standby processor module only has the function of receiving the sync start signal.
그리고 동기신호 감시부(12)는 정상동작 모드에서 동기상태를 검사하는 동기제어장치의 핵심 기능으로서 자신의 모듈에서 발생한 동기요구 신호와 다른 모듈에서 발생된 동기요구 신호를 수신하고, 내부 타이머 계수기를 이용하여 정해진 동기허용 시간 범위내에서 동기상태를 조사한다.The synchronization signal monitoring unit 12 is a core function of the synchronization control device that checks the synchronization state in the normal operation mode, and receives the synchronization request signal generated from its own module and the synchronization request signal generated from another module. Use this function to check the synchronization status within the specified synchronization allowable time range.
상기 동기상태 조사 후 동기가 맞지 않을 겨우, 동기이탈 신호를 발생시켜서 궁극적으로 동기 에러(Err) 신호에 의한 메인 프로세싱 유니트의 인터럽트 소스를 제공한다.If the synchronization is not corrected after the synchronization status check, the synchronization signal is generated to ultimately provide an interrupt source of the main processing unit by the synchronization error (Err) signal.
또한 동기신호 감시부(12)는 각 동기요구 신호와 함께 전달되는 프로세스 번호의 동일성을 비교하기 위한 제어신호(PID Enable)를 제공한다.In addition, the synchronization signal monitoring unit 12 provides a control signal (PID Enable) for comparing the identity of the process number transmitted with each synchronization request signal.
또한 프로세서 번호(PID) 비교회로부(13)는 상기 동기신호 감시부(12)에서 공급되는 제어신호(PID Enable)를 이용하여 각 모듈로부터 제공되는 프로세스 번호를 비교함으로써 최종적으로 동기상태가 정상임을 나타내는 동기정상 신호를 발생한다.In addition, the processor number (PID) comparing circuit 13 compares the process numbers provided from each module by using the control signal (PID Enable) supplied from the synchronization signal monitoring unit 12 to finally indicate that the synchronization state is normal. Generate a synchronous normal signal.
만일 프로세스 번호가 동일하지 않으면, 프로세스 번호(PID) 불일치 신호를 발생하여 궁극적으로 동기가 비정상임을 동기 에러(Err) 신호를 통해 메인 프로세싱 유니트로 알려준다.If the process numbers are not the same, a process number (PID) mismatch signal is generated to inform the main processing unit via a sync error (Err) signal that ultimately synchronization is abnormal.
따라서 동기 에러(Err) 신호는 동기요구 신호의 검사와 프로세서 번호가 일치하지 않는 경우에 발생되는 인터럽트 신호로 작용한다.Therefore, the synchronization error (Err) signal acts as an interrupt signal generated when the check of the synchronization request signal and the processor number do not match.
상기 동기신호 감시부(12)의 동기이탈 신호 또는 프로세스 번호 불일치 신호는 논리신호 조합부(14)에 입력되어 논리합을 통하여 출력한다.The synchronization departure signal or the process number mismatch signal of the synchronization signal monitoring unit 12 is input to the logic signal combination unit 14 and output through the logical sum.
상기 논리신호 조합부(14)에서 논리합 과정을 통한 동기검사 결과의 신호들은 동기상태 제지스터부(15)에 레지되어 동기 에러(Err)신호를 출력하는데 필요시 메인 프로세싱 유니트에 의해 참조가 된다.In the logic signal combination unit 14, the signals of the synchronization check result through the logic sum process are registered in the synchronization state resistor unit 15 and referred to by the main processing unit when necessary to output the synchronization error (Err) signal.
다음의 제 4도는 본발명에 따른 동기제어장치의 동기시작 신호 발생부(11)(11')의 상세 회로도로서, 활성 프로세서 모듈(1)에서의 동작과 대기 프로세서 모듈(1')에서의 동작기능을 모두 포함하고 있다.4 is a detailed circuit diagram of the synchronization start signal generators 11 and 11 'of the synchronous control device according to the present invention, the operation of the active processor module 1 and the operation of the standby processor module 1'. It includes all the features.
동기시작 신호발생부는 활성 프로세서 모듈의 동기시작 요구신호(동기시작요구*)에 의해 동기시작 신호를 발생시키는 제 1버퍼(11a, 11a')와, 동기시작 신호를 자신의 모듈로 되돌려 주는 제 2버퍼(11b 11b')와, 대기 프로세서 모듈인 경우 상대 활성 프로세서 모듈로부터 공급되는 동기시작 신호를 수신하는 제 3버퍼(11d, 11d')와 제 3 버퍼의 동작을 제어하는 반전논리 게이트(11c 11c') 및 동기시작 신호의 송신 및 수신 상태를 조합하여 최종 동기시작 신호(동기시작 1*, 동기시작 2*)를 출력하는 논리곱 게이트(11e, 11e')로 구성된다.The synchronizing start signal generating unit first buffers 11a and 11a 'for generating the synchronizing start signal by the synchronizing start request signal (synchronization start request *) of the active processor module, and the second synchronizing start signal back to its own module. A buffer 11b 11b ', a third buffer 11d, 11d' that receives a synchronization start signal supplied from a counter active processor module in the case of a standby processor module, and an inversion logic gate 11c 11c that controls the operation of the third buffer. ') And logical AND gates 11e and 11e' which output the final synchronization start signal (synchronization start 1 *, synchronization start 2 *) by combining the transmission and reception states of the synchronization start signal.
먼저 활성 프로세서 모듈의 동기시작 요구신호에 의해 만들어진 동기시작 신호는 제 2버퍼(11b)와 논리곱 게이트(11e)를 통과하여 자신의 모듈내부로 동기시작 신호(동기시작 1*)를 발생시키고, 이와 병행하여 상기의 동기시작 신호는 대기모듈내의 반전논리 게이트의 제어하에 제 3 버퍼(11d') 및 논리곱 게이트(11e')를 통과하여 상대 프로세서 모듈내부로 동기시작 신호(동기시작 2*)를 정확하게 동시에 공급하게 된다.First, the synchronization start signal generated by the synchronization start request signal of the active processor module passes through the second buffer 11b and the AND gate 11e to generate a synchronization start signal (synchronization start 1 *) into its own module. In parallel with this, the synchronization start signal passes through the third buffer 11d 'and the logical AND gate 11e' under the control of the inversion logic gate in the standby module, and then enters the synchronization start signal into the counterpart processor module (synchronization start 2 *). It will supply exactly at the same time.
제 5도는 본 발명에 따른 동기제어장치의 프로세스 번호 비교부(13)의 상세기능 블록구성도이다.5 is a detailed functional block diagram of the process number comparison section 13 of the synchronous control apparatus according to the present invention.
상기 구성을 보면 각 모듈로부터 동기요구 신호와 함께 입력되는 프로세스번호(PID)는 먼저 대응되는 동기요구 신호를 사용해서 레치 회로(16)에 레치된 후, 동기신호 감시부(12)로부터 제공되는 제어신호(PID Enable)의 활성시간내에서 프로세스 번호가 서로 일치하는지 프로세스 번호 비교기(13')에 의해 검사된다.In the above configuration, the process number (PID) input together with the synchronization request signal from each module is first latched to the latch circuit 16 using the corresponding synchronization request signal, and then the control provided from the synchronization signal monitoring unit 12. The process number comparator 13 'checks whether the process numbers coincide with each other within the activation time of the signal (PID Enable).
이때, 프로세스 번호가 서로 같으면 동기정상 신호를 생성하고, 다르면 프로세스 번호(PID) 불일치 신호를 발생하고, 이 신호들은 동기상태 레지스터(15)를 통해 메인 프로세싱 유니트에 의해 참조가 된다.At this time, if the process numbers are the same, a synchronous normal signal is generated, and if they are different, a process number (PID) mismatch signal is generated, and these signals are referenced by the main processing unit through the synchronous status register 15.
상기와 같이 구성되어 동작하는 본 발명은 고신뢰성 및 고가용성이 기본적으로 요구되는 초고속 통신망의 서버 시스템이나 고속 프로토콜 처리시스템 및 비동기 전송모드 교환시스템 등의 제어시스템에 적용하여 프로세서 모듈의 이중화 구성을 비교적 저렴하고 간단하게 구축하여 시스템의 신뢰성 및 가용성을 실현할 수 있다.The present invention configured and operated as described above is applied to a control system such as a server system, a high speed protocol processing system, and an asynchronous transmission mode switching system of a high-speed communication network, which basically requires high reliability and high availability, so that the redundant configuration of the processor module is relatively reduced. Inexpensive and simple to deploy, the system can be reliable and available.
또한 본 발명이 적용되는 이중화 구조에서 각 프로세서 모듈은 개별 시스템 클럭에 의해 거의 독립적으로 동작됨으로써 상용 운영체제를 수용함은 물론 고성능 메인 프로세싱 유니트의 수용이 용이하므로 시스템이 갖는 종속적인 고유한 운영체제의 적용에 따른 시스템의 성능개선이나 소프트웨어의 호환성 부족 등의 제약성을 상당히 보완하는 효과를 갖는다.In addition, in the redundant structure to which the present invention is applied, each processor module operates almost independently by a separate system clock to accommodate a commercial operating system and to easily accommodate a high performance main processing unit. As a result, the system can significantly compensate for the constraints such as improvement of system performance and lack of compatibility of software.
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