KR100193338B1 - Separation structure of semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체 소자의 분리 구조 및 이의 제조 방법을 개시한다.The present invention discloses a separation structure of a semiconductor device and a method of manufacturing the same.
본 발명은 제1전도형의 반도체 기판 전면 상에 제2전도형의 매몰층과 제2전도형의 에피층을 형성하는 단계, 소자 분리 영역의 상기 에피층과 매몰층 및 반도체기판을 순차적으로 식각하여 소정 깊이를 갖는 트랜치(trench)를 형성하는 단계, 상기 트랜치에 제1전도형 불순물이 도핑된 산화막을 채우는 단계, 그리고 상기 산화막을 치밀화시킴과 아울러 상기 산화막을 확산원으로 이용하여 상기 트랜치의 측면과 저면에 면접한, 상기 에피층과 매몰층 및 반도체기판의 부분에 제1전도형 확산영역을 확산하기 위해 상기 결과 구조의 반도체기판을 열처리하는 단계에 의해 반도체 소자의 분리 구조를 형성한다.The present invention provides a method of forming a second conductive buried layer and a second conductive epitaxial layer on an entire surface of a first conductive semiconductor substrate, and sequentially etching the epi layer, the buried layer, and the semiconductor substrate in the device isolation region. Forming a trench having a predetermined depth, filling the trench with an oxide film doped with a first conductivity type impurity, densifying the oxide film, and using the oxide film as a diffusion source to form a sidewall of the trench. Heat-treating the semiconductor substrate of the resultant structure in order to diffuse the first conductivity type diffusion region in the epi layer, the buried layer, and the portion of the semiconductor substrate, which are in contact with the bottom surface.
따라서, 본 발명은 산화막 분리법 및 접합 분리법을 혼용하여 폴리실리콘을 사용하지 않으면서도 소자간 전기적 분리 및 패턴 미세화를 추구할 수 있다.Therefore, the present invention can be used in combination with the oxide film separation method and the junction separation method to pursue the electrical separation and pattern refinement between devices without using polysilicon.
Description
본 발명은 접합 분리 및 산화막 분리를 혼용함으로써 폴리실리콘을 사용하지 않으면서도 소자의 분리 특성이 우수한 반도체 소자 분리 구조 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device isolation structure and a method for manufacturing the same having excellent separation characteristics without the use of polysilicon by using a combination of junction separation and oxide film separation.
일반적으로, 반도체 장치의 소자간 분리 기법은 칩의 소형화 측면에서 매우 중요하다. 소자간 전기적 분리를 위한 방법은 크게 PN접합 아이솔레이션(접합 분리법)과 산화막 아이솔레이션(산화막 분리법)이 있으며, 현재 칩밀도의 향상 측면에 유리한 산화막 분리법이 많이 쓰이고 있다, 그러나 이 두가지 방법 모두 그 나름대로의 장, 단점을 가지고 있다.In general, the element-to-device isolation of semiconductor devices is very important in terms of chip miniaturization. There are two methods for electrical isolation between devices: PN junction isolation (oxide isolation) and oxide isolation (oxide isolation), and oxide separation, which is advantageous for improving chip density, is now widely used, but both methods have their own advantages. , Has its drawbacks.
접합 분리법은 소자간 분리에 용이한 장점을 갖고 있지만, 접합 분리 특성 그자체의 한계에서 오는 누설전류의 발생 및 고온 장시간의 확산에서 오는 불순물 재분포에 큰 문제가 있다. 즉, 실리콘 PN접합의 분리 특성은 역방향 바이어스(Bias)때에 일정한 전압 범위 내에서 인가되는 전압에 지수 함수적으로 증가하는 누설전류가 상당히 크게 나타나는 문제점을 갖고 있다.Although the junction separation method has an advantage of easy separation between devices, there is a big problem in the generation of leakage current coming from the limitation of the junction separation property itself and impurity redistribution resulting from diffusion at high temperature for a long time. That is, the isolation characteristic of the silicon PN junction has a problem in that a leakage current that increases exponentially with a voltage applied within a certain voltage range during reverse bias is significantly increased.
제1도에 도시된 종래의 반도체 소자 구조를 참조하여 산화막 분리법을 설명하면, 종래의 반도체 소자 구조는 P 형 실리콘기판(10)상에 N+형 매몰층(20)과 N형 에피층(30)이 순차적으로 형성되어 있으며, 소자의 분리 영역에는 N형 에피층(30)의 표면으로부터 기판(10)의 표면 아래 일정 깊이까지 트랜치(40)가 형성되어 있다. 트랜치(40)의 측면에는 P형 실리콘(50) 및 실리콘산화막(52)이 순차적으로 형성되고, 트랜치(40)의 내부에는 폴리실리콘(60)이 충전되어 있다. 그리고, 상기와 같이 소자간 분리 구조가 형성된 N형 에피층(30)에 베이스 영역(70)과 콜렉터 영역(74)이 이격하여 형성되고, 베이스 영역(70)에 에미터 영역(72)이 형성되고, 베이스 영역(70), 에미터 영역(72), 콜렉터 영역(74)에 절연막(80)의 콘택홀을 각각 거쳐 전극들(90)이 전기적 연결되고 아울러 트랜치(40)내의 폴리실리콘(60)에 절연막(80)의 콘택홀을 거쳐 전극(90)이 전기적으로 연결되는 구조이다.Referring to the oxide film separation method with reference to the conventional semiconductor device structure shown in FIG. 1, the conventional semiconductor device structure includes an N + type buried layer 20 and an N type epitaxial layer 30 on a P-type silicon substrate 10. FIG. The trench 40 is sequentially formed, and the trench 40 is formed in the isolation region of the device from a surface of the N-type epitaxial layer 30 to a predetermined depth below the surface of the substrate 10. P-type silicon 50 and silicon oxide film 52 are sequentially formed on the side of trench 40, and polysilicon 60 is filled in trench 40. As described above, the base region 70 and the collector region 74 are formed to be spaced apart from the N-type epitaxial layer 30 having the isolation structure between the elements, and the emitter region 72 is formed in the base region 70. The electrodes 90 are electrically connected to the base region 70, the emitter region 72, and the collector region 74 via the contact holes of the insulating film 80, respectively, and the polysilicon 60 in the trench 40. ) Is electrically connected to the electrode 90 via the contact hole of the insulating film 80.
이와 같은 산화막 분리 구조가 형성된 반도체 소자는 그 제조 공정이 간단하고 뛰어난 분리 특성을 갖는 장점이 있는 반면, 복잡한 다결정 실리콘 처리 공정이 수반되는 문제점이 있다.A semiconductor device having such an oxide film separation structure is advantageous in that its manufacturing process is simple and has excellent separation characteristics, whereas a complicated polycrystalline silicon processing process is involved.
따라서, 본 발명의 목적은 접합 분리법과 산화막 분리법의 장점을 합성하여 기존의 산화막 분리법에서 사용하던 폴리실리콘을 사용하지 않으면서도 우수한 분리 특성을 갖는 반도체 소자의 분리 구조 및 이의 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to synthesize the advantages of the junction separation method and the oxide film separation method to provide a separation structure of a semiconductor device having excellent separation characteristics without using the polysilicon used in the conventional oxide film separation method and its manufacturing method.
제1도는 기존의 분리법에 의한 반도체 소자의 분리 구조를 보이는 수직 단면도.1 is a vertical cross-sectional view showing a separation structure of a semiconductor device by a conventional separation method.
제2도는 본발명에 의한 반도체 소자의 분리 구조를 보이는 수직 단면도.2 is a vertical cross-sectional view showing a separation structure of a semiconductor device according to the present invention.
제3도 내지 제6도는 본 발명에 의한 반도체 소자의 분리 구조 제조방법 나타낸 수직 단면도.3 to 6 are vertical cross-sectional views showing a method for manufacturing a separated structure of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 실리콘 기판 20 : N+형 매몰층10 silicon substrate 20 N + buried layer
30 : N형 에피층 40 : 트랜치(trench)30: N-type epi layer 40: trench
50 : P형 실리콘 51 : P형 확산영역50: P-type silicon 51: P-type diffusion region
52 : 산화막 54 : BSG(Boron Silica Glass)막52: oxide film 54: BSG (Boron Silica Glass) film
60 : 폴리실리콘 70 : 베이스 영역60: polysilicon 70: base area
72 : 에미터 영역 74 : 콜렉터 영역72: emitter area 74: collector area
80 : 절연막 90 : 전극80: insulating film 90: electrode
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 분리 구조는 제1전도형의 반도체 기판; 상기 기판의 표면 근방에 형성된 제2전도형의 매몰층; 상기 매몰층의 상부에 형성된 제2전도형의 에피층; 소자 분리 영역의 상기 에피층과 매몰층 및 반도체기판이 순차적으로 식각되어 소정 깊이를 갖는 트랜치에 채워진, 제1전도형 불순물이 도핑된 산화막; 그리고 상기 제1전도형 불순물이 도핑된 산화막을 확산원으로 이용하여 상기 트랜치의 측면과 저면에 면접한, 상기 에피층과 매몰층 및 실리콘기판의 부분에 형성된 제1전도형 확산영역을 포함하는 것을 특징으로 한다.The isolation structure of the semiconductor device according to the present invention for achieving the above object is a first conductive semiconductor substrate; A buried layer of a second conductivity type formed near the surface of the substrate; An epitaxial layer of a second conductivity type formed on the buried layer; An oxide layer doped with a first conductivity type impurity in which the epi layer, the buried layer, and the semiconductor substrate of the device isolation region are sequentially etched and filled in a trench having a predetermined depth; And a first conductivity type diffusion region formed in the epi layer, the buried layer, and a portion of the silicon substrate, which are contacted with the side and bottom surfaces of the trench using the oxide film doped with the first conductivity type impurity as a diffusion source. It features.
여기서, 상기 제1전도형 불순물이 도핑된 산화막으로서 BSG(Boron Silica Glass)막이 사용될 수 있다.Here, a BSG (Boron Silica Glass) film may be used as the oxide film doped with the first conductivity type impurity.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 분리 구조 제조방법은 제1전도형의 반도체 기판 전면 상에 제2전도형의 매몰층과 제2전도형의 에피층을 형성하는 단계; 소자 분리 영역의 상기 에피층과 매몰층 및 반도체기판을 순차적으로 식각하여 소정 깊이를 갖는 트랜치를 형성하는 단계; 상기 트랜치에 제1전도형 불순물이 산화막을 채우는 단계; 그리고 상기 산화막을 치밀화시킴과 아울러 상기 산화막을 확산원으로 이용하여 상기 트랜치의 측면과 저면에 면접한, 상기 에피층과 매몰층 및 반도체기판의 부분에 제1전도형 확산영역을 확산하기 위한 상기 결과 구조의 반도체기판을 열처리하는 단계를 포함하는 것을 특징으로 한다.In addition, the method for manufacturing a separate structure of the semiconductor device according to the present invention for achieving the above object comprises the steps of forming a buried layer of the second conductive type and the epi layer of the second conductive type on the entire surface of the first conductive semiconductor substrate. ; Sequentially etching the epi layer, the buried layer, and the semiconductor substrate in the device isolation region to form a trench having a predetermined depth; Filling the trench with an oxide layer of a first conductivity type impurity; And densification of the oxide film and diffusion of a first conductivity type diffusion region in portions of the epi layer, the buried layer, and the semiconductor substrate, which are in contact with the side and bottom surfaces of the trench using the oxide film as a diffusion source. And heat-treating the semiconductor substrate of the structure.
이하, 본 발명에 의한 반도체 소자의 분리 구조 및 이의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, an isolation structure of a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 의한 반도체 소자 분리 구조를 나타낸 수직 단면도이고, 제3도내지 제6도는 본 발명에 의한 반도체 소자 분리 구조 제조방법을 나타낸 수직단면도이다.2 is a vertical cross-sectional view showing a semiconductor device isolation structure according to the present invention, and FIGS. 3 to 6 are vertical cross-sectional views showing a method for manufacturing a semiconductor device isolation structure according to the present invention.
제2도에 도시된 바와 같이, P형 실리콘기판(10)상에 N+형 매몰층(20)과 N형 에피층(30)이 순차적으로 형성되고, 소자의 분리 영역에는 N형 에피층(30)의 표면으로부터 기판(10)의 표면 아래 일정 깊이까지 트랜치(40)가 각각 형성되고, 트랜치(40)내에 BSG(Boron Silica Glass)막(54)이 채워지고, 트랜치(40)의 측면과 저면에 면접한, N형 에피층(30)과 N+형 매몰층(20) 및 실리콘기판(10)의 부분에 일정 깊이까지 P형 확산영역(51)이 확산된다.As shown in FIG. 2, the N + type buried layer 20 and the N type epitaxial layer 30 are sequentially formed on the P type silicon substrate 10, and the N type epitaxial layer 30 is formed in the isolation region of the device. Trenches 40 are formed from a surface of the substrate 10 to a predetermined depth below the surface of the substrate 10, and the trench 40 is filled with a BSG (Boron Silica Glass) film 54, and the sides and the bottom of the trench 40 are filled with the trenches 40, respectively. The P-type diffusion region 51 is diffused to a certain depth in the portions of the N-type epitaxial layer 30, the N + -type buried layer 20, and the silicon substrate 10 which are in contact with each other.
또한, 소자간 분리 구조가 형성된 N형 에피층(30)에 베이스 영역(70)과 콜렉터 영역(74)이 이격하여 형성되고, 베이스 영역(70)에 에미터 영역(72)이 형성되고, 베이스 영역(70), 에미터 영역(72), 콜렉터 영역(74)에 절연막(80)의 콘택홀을 각각 거쳐 전극들(90)이 전기적 연결되고 아울러 트랜치(40)의 저면에 일부 노출된 P형 확산영역(51)에 절연막(80)과 BSG막(54)의 콘택홀을 거쳐 전극(90)이 전기적으로 연결된다.In addition, the base region 70 and the collector region 74 are formed to be spaced apart from each other in the N-type epitaxial layer 30 having the isolation structure between the elements, and the emitter region 72 is formed in the base region 70. P-type with the electrodes 90 electrically connected to the region 70, the emitter region 72, and the collector region 74 via the contact holes of the insulating film 80, and partially exposed to the bottom of the trench 40. The electrode 90 is electrically connected to the diffusion region 51 through the contact hole of the insulating film 80 and the BSG film 54.
이와 같이 구성되는 본 발명에 의한 반도체 소자의 분리 구조 제조방법을 제3도내지 제6도를 참조하여 설명하기로 한다.A method of manufacturing a separate structure of a semiconductor device constructed as described above will be described with reference to FIGS. 3 to 6.
먼저, 제3도에 도시된 바와 같이, 일반적으로 사용되는 비저항25Ω·㎝인 P형 실리콘기판(10)의 표면 전체에 별도의 사진/식각 공정 없이 비소 불순물 이온을 고농도로 주입하고, 이 결과물 상에 2E15 Atom/㎠ 정도로 도핑된 실리콘 N형 에피층(30)을 2∼6㎛의 두께로 성장시킨다. 그러면, 실리콘기판(10)의 표면에 주입된 비소 불순물이 확산되어 N 매몰층(20)을 형성하게 된다.First, as shown in FIG. 3, arsenic impurity ions are implanted in high concentration into the entire surface of a P-type silicon substrate 10 having a specific resistivity of 25 k [Omega] -cm without a separate photo / etching process. The silicon N-type epitaxial layer 30 doped with about 2E15 Atom / cm 2 is grown to a thickness of 2 to 6 mu m. As a result, arsenic impurities injected into the surface of the silicon substrate 10 are diffused to form the N buried layer 20.
제4도에 도시된 바와 같이, 상기 결과물 상에 절연막(도시 안됨)을 적충하고 그 위에 소자 분리 영역을 형성하기 위한 포토레지스트 패턴(도시 안됨)을 형성한 후 상기 포토레지스트 패턴의 개구부를 통하여 에피층(30)의 표면에서 실리콘기판(10)의 표면 이하까지 약 3∼7㎛의 깊이로 식각하여 트랜치(40)를 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한다.As shown in FIG. 4, a photoresist pattern (not shown) is formed on the resultant to form an insulating film (not shown) and to form a device isolation region thereon, and then epitaxially passes through the opening of the photoresist pattern. The trench 40 is formed by etching to a depth of about 3 to 7 탆 from the surface of the layer 30 to the surface of the silicon substrate 10 or less. Subsequently, the photoresist pattern is removed.
제5도에 도시된 바와 같이, 그런 다음, 상기 결과물에 트랜치(40)가 완전히 메워지도록 화학기상증착법으로 붕소가 도핑된 BSG막(54)을 두껍게 적층한다.As shown in FIG. 5, a thick boron-doped BSG film 54 is then deposited by chemical vapor deposition so that the trench 40 is completely filled in the resultant.
이후, 트랜치(40)의 외측에 위치한 BSG막(54)을 제거한다. 그리고 나서, 900∼1100℃의 고온 열처리공정에 위치한 BSG막(54)을 치밀화하고 동시에 BSG막(54) 내의 붕소를 트랜치(40)의 측면과 저면에 면접한, N형 에피층(30)과 N+형 매몰층(20) 및 실리콘기판(10)의 부분에 P형 확산영역(51)을 일정 깊이까지 확산한다.Thereafter, the BSG film 54 located outside the trench 40 is removed. Then, the N-type epitaxial layer 30, which densified the BSG film 54 in the high temperature heat treatment process at 900 to 1100 ° C, and at the same time interviewed boron in the BSG film 54 on the side and bottom of the trench 40, The P type diffusion region 51 is diffused to a predetermined depth in the N + type buried layer 20 and the silicon substrate 10.
이와 같이 본 발명은 산화막 분리 및 PN접합 분리를 병행하여 반도체 소자의 분리 구조를 형성하며, 이와 같이 분리 구조가 형성된 다음에는 일반적인 능동 소자의 제조 방법을 사용하여 반도체 장치를 제조한다.As described above, the present invention forms an isolation structure of a semiconductor device by performing oxide film separation and PN junction separation in parallel. After the isolation structure is formed, a semiconductor device is manufactured using a general method of manufacturing an active device.
예를 들면, 제6도에 도시된 바와 같이, 상기 결과물 상에 열산화막(도시 안됨)을 1000Å정도의 두께로 성장하고 그 위에 베이스 영역의 형성을 위한 포토레지스트 패턴(도시 안됨)을 형성하고 이를 이온 주입 마스크로 사용하여 상기 에피층(30)의 표면 근방에 붕소 불순물 이온을 주입한 후 상기 포토레지스트 패턴을 제거하고 실리콘기판을 900∼1100℃의 온도로 열처리하여 붕소 불순물이 주입된 P형 베이스 영역(70)을 형성한다.For example, as shown in FIG. 6, a thermal oxide film (not shown) is grown on the resultant to a thickness of about 1000 GPa, and a photoresist pattern (not shown) for forming a base region is formed thereon. P-type base implanted with boron impurities by implanting boron impurity ions into the surface of the epi layer 30 using an ion implantation mask, removing the photoresist pattern, and heat treating the silicon substrate to a temperature of 900 to 1100 ° C. Area 70 is formed.
이어서, 베이스 영역의 형성방법과 같은 방법을 사용하여 비소 불순물이 도핑된 N형 에미터 영역(72)을 베이스 영역(70)에 형성하고 아울러 N형 에피층(30)에 콜렉터 영역(74)을 형성한다.Subsequently, an N-type emitter region 72 doped with arsenic impurities is formed in the base region 70 using the same method as the base region formation method, and the collector region 74 is formed in the N-type epitaxial layer 30. Form.
다음 상기 결과물 상에 절연막(80)을 형성한 후 전극 형성을 위한 사진/식각 공정을 실시하여 콘택홀을 형성한다. 이때, 트랜치(40)의 저면에 형성된 P형 확산 영역(51)의 일부 영역을 노출하기 위해 트랜치(40) 내의 BSG막(54)이 선택적으로 식각되고 트랜치(40)의 측면에 BSG막(54)이 그대로 남아 있어야 한다.Next, after the insulating film 80 is formed on the resultant, a contact hole is formed by performing a photo / etch process for forming an electrode. At this time, the BSG film 54 in the trench 40 is selectively etched to expose a portion of the P-type diffusion region 51 formed on the bottom of the trench 40, and the BSG film 54 is formed on the side surface of the trench 40. ) Should remain the same.
이후, 상기 결과 구조물 상에 알루미늄(Aluminum)을 중착한 다음 사진식각공정을 실시하여 베이스 영역(70)과 에미터 영역(72)에 절연막(80)의 콘택홀을 각각 거쳐 전극(90)을 전기적으로 연결하고, 아울러 트랜치(40)의 저면에 노출된 P형 확산영역(51)에 전극(90)을 전기적으로 연결한다. 따라서, 제2도에 도시된 바와 같이 본 발명의 소자 분리 구조가 형성된 트랜지스터가 완성된다.Subsequently, aluminum is deposited on the resultant structure, and then a photolithography process is performed to electrically connect the electrode 90 to the base region 70 and the emitter region 72 through contact holes of the insulating film 80. In addition, the electrode 90 is electrically connected to the P-type diffusion region 51 exposed on the bottom surface of the trench 40. Thus, the transistor in which the device isolation structure of the present invention is formed as shown in FIG. 2 is completed.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체소자의 분리 구조 및 이의 제조방법은 접합 분리법과 산화막 분리법을 적절히 혼용하여 폴리실리콘을 사용하지 않으면서도 소자간 전기적 분리 및 미세 패턴 형성이 용이하게 소자간 분리를 실시할 수 있게 한 효과가 있는 것이다.As described above, the isolation structure of the semiconductor device and the method of manufacturing the same according to the present invention can be suitably used in combination with the junction separation method and the oxide film separation method to facilitate the electrical separation between devices and the formation of fine patterns without the use of polysilicon. It is effective to make it possible.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960004926A KR100193338B1 (en) | 1996-02-27 | 1996-02-27 | Separation structure of semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960004926A KR100193338B1 (en) | 1996-02-27 | 1996-02-27 | Separation structure of semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970063668A KR970063668A (en) | 1997-09-12 |
| KR100193338B1 true KR100193338B1 (en) | 1999-06-15 |
Family
ID=66222015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960004926A KR100193338B1 (en) | 1996-02-27 | 1996-02-27 | Separation structure of semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100193338B1 (en) |
-
1996
- 1996-02-27 KR KR1019960004926A patent/KR100193338B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063668A (en) | 1997-09-12 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
Payment date: 20140128 Year of fee payment: 16 |
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