KR100199286B1 - 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지 - Google Patents
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Abstract
본 발명은 반도체 칩보다 작은 면적을 갖는 솔더 볼이 형성된 인쇄 회로 기판을 적용한 칩 스케일 패키지에 관한 것으로서, 복수 개의 본딩 패드가 외각 주변에 형성된 반도체 칩; 상기 반도체 칩 크기보다 작은 크기로 상기 본딩 패드들에 대응되는 홈이 외주면에 형성된 기판과, 상기 본딩 패드들과 전기적으로 연결되기 위하여 상기 요홈 내부에 도금된 솔더와, 상기 기판 상면에 형성된 솔더 볼과, 상기 요홈에 도금된 솔더와 솔더 볼을 전기적으로 연결하는 상기 기판 상면에 형성된 회로 패턴과, 그 회로 패턴 상면에 솔더 레지스트가 형성된 인쇄 회로 기판; 상기 노출된 본딩 패드들을 봉지하는 성형 수지; 를 포함하는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지를 제공하여 기판에 형성된 홈과 본딩 패드와의 정열이 용이하고 전기적 연결 여부를 육안으로 확인할 수 있는 이점이 있다.
Description
본 발명은 칩 스케일 반도체 패키지(chip scale package ; CSP)에 관한 것으로서, 보다 상세하게는 반도체 칩 크기보다 작은 면적을 갖는 솔더 볼이 형성된 인쇄 회로 기판을 적용한 칩 스케일 패키지에 관한 것이다.
반도체 집적회로 소자의 집적도가 증가하면서 점점 더 많은 수의 입출력 핀과 외부 전자 기기 등의 보다 효율적인 실장이 요구되고 있다. 이에 따라 대응하는 반도체 패키지의 개발이 가속화되고 있다. 최근 실용화되고 있는 패키지 형으로는 네방향 리드형 패키지(quad flat package ; QFP), 멀티 칩 모듈(multi chip module), 볼 그리드 어레이(ball grid array : BGA) 패키지, 칩 스케일 패키지 등이 있다. 이 중에서도 특히 칩 스케일 패키지는 주(主) 기판에 반도체 패키지를 실장할 때, 실장 면적이 대폭 축소될 수 있어 그 활용도가 크며, 소형화 및 다기능 추세에 있는 노트 북 컴퓨터(note book computer) 등의 전자 기기 등에 그 사용 추이의 급성장이 예상되는 제품이다.
또한, 시스템의 경박 단소화의 추세에 맞추어 그에 실장되는 반도체 패키지의 크기도 경박 단소화가 추구되고 있다. 그러나, 통상적인 반도체 패키지에 있어서, 반도체 칩의 크기에 비해서 반도체 패키지의 몸체의 크기는 상대적으로 더 크고, 더 두텁기 때문에 상기의 목적을 달성하기에는 곤란하다.
따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 반도체 칩만을 실장하는 방법으로 COB(chip on board)나 플립 칩이 있으나, 이 방법들은 그 실장되는 반도체 칩이 번인 검사(burn-in test)와 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 실장되기 때문에 실장 완료 후에 발견되는 반도체 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다.
결국, 신뢰성을 보장할 수 있는 동시에 반도체 칩 크기에 대응되는 반도체 패키지의 개발이 요구되고 있다. 최근 몇몇 제조 회사에서 추진되고 있는 소위, 칩 스케일 패키지는 베어 칩(bare chip)과 거의 같은 크기임에도 불구하고, 최종 사용자(end user)에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술(surface mount technology)을 이용할 수 있기 때문에 전자 기기의 소형·박형화, 다기능화를 도모할 수 있는 장점을 갖는다. 그러나, 통상적인 칩 스케일 패키지를 구현하기 위해서는 막대한 신규 장비의 구입 및 그 패키지의 제조에 있어서 제조 단가가 높은 단점을 내포하고 있다.
따라서, 본 발명의 목적은 구조가 간단하여 신뢰성이 보장되는 한편, 다양한 실장 형태를 가질수 있는 홈이 형성된 인쇄 회로 기판을 이용한 볼 그리드 어레이 방식의 칩 스케일 패키지를 제공하는데 있다.
도 1은 본 발명에 의한 홈이 형성된 인쇄 회로 기판이 반도체 칩 상면에 접착되는 모양을 나타내는 사시도.
도 2는 본 발명에 의한 인쇄 회로 기판의 홈에 형성된 솔더와 반도체 칩의 본딩 패드가 접착된 모양을 나타내는 부분 사시도.
도 3은 도 2의 3부분의 확대도.
도 4는 본 발명에 의한 반도체 칩의 본딩 패드와 인쇄 회로 기판과의 접촉을 나타내는 단면도.
도 5는 본 발명에 의한 홈이 형성된 칩 스케일 패키지를 나타내는 단면도.
도면의 주요 부호에 대한 설명
10 : 반도체 칩 12 : 본딩 패드
13 : 알루미늄 전극 14 : 티타늄 층
15 : 구리 층 16 : 절연층
30 : 인쇄 회로 기판 40 : 기판
50 : 홈 55 : 솔더
60 : 솔더 볼 70 : 회로 패턴
80 : 솔더 레지스트 90 : 성형 수지
상기 목적을 달성하기 위하여, 본 발명은 복수 개의 본딩 패드가 외각 주변에 형성된 반도체 칩; 상기 반도체 칩 크기보다 작은 크기로 상기 본딩 패드들에 대응되는 홈이 외부면에 형성된 기판과, 상기 본딩 패드들과 전기적으로 연결되기 위하여 상기 요홈 내부에 도금된 솔더와, 상기 기판 상면에 형성된 솔더 볼과, 상기 요홈에 도금된 솔더와 솔더 볼을 전기적으로 연결하는 상기 기판 상면에 형성된 회로 패턴과, 그 회로 패턴 상면에 솔더 레지스트가 형성된 인쇄 회로 기판; 상기 노출된 본딩 패드들을 봉지하는 성형 수지; 를 포함하는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지를 제공한다.
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 홈이 형성된 인쇄 회로 기판이 반도체 칩 상면에 접착되는 모양을 나타내는 사시도이다.
도 2는 본 발명에 의한 인쇄 회로 기판의 홈에 형성된 솔더와 반도체 칩의 본딩 패드가 접착된 모양을 나타내는 부분 사시도이다.
도 3은 도 2의 3부분의 확대도이다.
도 4는 본 발명에 의한 반도체 칩의 본딩 패드와 인쇄 회로 기판과의 접촉을 나타내는 단면도이다.
도 5는 본 발명에 의한 홈이 형성된 칩 스케일 패키지를 나타내는 단면도이다.
먼저, 도 1은 반도체 칩(10) 상면 외각 주변에 복수 개의 본딩 패드(12)가 형성되어 있고, 상기 반도체 칩(10) 크기보다 작은 크기로 상기 본딩 패드들(12)에 대응되는 요홈(50)이 형성된 기판(40)과, 상기 본딩 패드들(12)과 전기적으로 연결되기 위하여 상기 요홈(50) 내부에 도금된 솔더(solder)(도면에 도시 안됨)와, 상기 기판(40) 상면에 형성된 솔더 볼(solder ball)(60)과, 상기 요홈(50)에 도금된 솔더와 솔더 볼(60)을 전기적으로 연결하는 상기 기판(40) 상면에 형성된 회로 패턴(70)과, 그 회로 패턴 상면에 솔더 레지스트(80)가 형성된 인쇄 회로 기판(30)이 상기 반도체 칩(10) 상면에 접착되는 모양을 나타내고 있다.
즉, 상기 인쇄 회로 기판(30)의 크기는 상기 반도체 칩(10)의 외각 주변에 형성되어 있는 각각의 본딩 패드들(12)의 중심을 연장한 선의 크기로 형성되어 있다. 이는 상기 인쇄 회로 기판(30)의 크기가 상기 반도체 칩(10) 크기보다 작고, 상기 반도체 칩(10) 상면에 접착 하였을 경우 상기 인쇄 회로 기판(30)의 외각이 그 반도체 칩(10)의 본딩 패드들(12)을 절반 정도 덮는 크기이다.
그리고, 상기 본딩 패드들(12)과 대응되는 위치의 기판(40) 측면에 홈(50)이 형성되어 있으며, 이 홈은 반원형, 삼각형 또는 사각형 등의 여러 가지 모양으로 형성할 수 있다. 상기 홈(50)에는 공지 기술인 무전해 도금 방법을 적용하여 주석과 납의 합금인 솔더를 도금한다. 기판(40) 상면에는 회로 패턴(70)이 형성되어 있고, 그 회로 패턴(70)과 홈(50)에 형성된 솔더가 전기적으로 연결되어 있다. 또한, 회로 패턴(70) 소정의 부분 상면에 솔더 볼(60)이 형성되어 있으며, 그 솔더 볼(60)을 제외한 부분 기판 전면에 회로 패턴을 보호하기 위하여 솔더 레지스트(solder resist)(80)가 도포되어 있다.
이와 같이 기판 측면 외각에 홈이 형성된 인쇄 회로 기판을 형성하는 방법으로는 본딩 패드들과 대응되는 인쇄 회로 기판 위치에 관통 홀(through hole)을 형성한 다음 그 관통 홀의 중심을 따라 인쇄 회로 기판을 절단하는 방법으로 형성할 수 있다. 즉, 반도체 칩 상면에 형성된 본딩 패드들의 위치와 동일한 위치의 인쇄 회로 기판상에 관통 홀을 형성하고, 그 관통홀을 따라 인쇄 회로 기판을 절단 함으로써 반원의 홈이 형성된 본 발명에 의한 기판을 만들 수 있다. 또한, 인쇄 회로 기판에 형성된 관통 홀에 공지 기술을 이용하여 그 관통 홀 내부에 솔더를 도금한 다음 인쇄 회로 기판을 절단하면, 보다 간단한 방법으로 솔더가 도금된 홈을 얻을 수 있다. 홈이 형성된 인쇄 회로 기판을 형성하는 다른 방법으로는 기판 제작시 기판 금형 틀의 모양에 변형을 가하여 원하는 형상의 홈을 형성할 수 있다.
회로 패턴, 솔더 볼 및 솔더 레지스트 형성 방법은 반도체 패키지 공정의 일반적인 공지 기술을 이용하여 형성한다.
도 2와 도 3 및 도 4는 도 1의 본 발명에 의한 인쇄 회로 기판(30)이 반도체 칩(10) 상면에 접착된 모양을 나타내고 있다. 상기 인쇄 회로 기판(30)과 반도체 칩(10)을 접착시키는 방법으로는 기판(40)의 홈(50)과 반도체 칩(10)의 본딩 패드(12)가 일치하도록 정렬한 다음 질소(N2) 가스(gas)가 퍼지(purge)되는 솔더링 장치(주로 hot air furnace가 이용됨)내부로 이동시킨다. 이때 기판(40)의 홈(50)에 도금된 솔더(55)와 반도체 칩(10)의 본딩 패드(12)가 솔더링 되는 방법으로 접착된다.
이와 같이 반도체 칩과 기판을 정렬 할 때 기판이 반도체 칩 보다 작으므로 기판에 형성된 홈과 본딩 패드를 육안으로 확인하면서 정확하게 배열할 수 있다. 이는 일반적으로 인쇄 회로 기판을 갖는 반도체 패키지 형태에서 우수한 장점으로 작용한다. 즉, 기판의 홈에 형성된 솔더와 반도체 패키지의 본딩 패드간을 오차없이 정렬할 수 있어 전기적 연결 불량이 발생하지 않는다.
그리고, 상기 기판(40)의 홈(50)에 형성된 솔더(55)와 본딩 패드(12)간의 접착 계면간의 신뢰성을 갖추기 위하여 반도체 칩(10)의 절연층(16) 사이로 노출된 본딩 패드(12) 부분인 알루미늄층(13) 상면에 티타늄(titanium) 층(14)을 약 500Å의 두께로 적층하고, 그 티타늄 층(14) 상면에 구리 층을 순차적으로 적층하여 사용할 수 있다. 상기 티타늄 층과 구리 층의 적층은 공지 기술을 이용하여 적층하고, 그 티타늄 층과 구리 층은 상기 솔더와의 접착력 증가 및 접착 신뢰성을 향상시키는 역할을 한다.
도 5는 상기 도 4의 홈(50)이 형성된 기판(40)과 반도체 칩(10)이 접착한 후 노출된 반도체 칩(10) 상면과 본딩 패드(12) 부분을 성형 수지(90)로 봉지한 모양을 나타내고 있다.
상기 성형 수지는 포팅(potting)하는 방법으로 성형할 수 있으며, 노출된 본딩 패드 부분과 반도체 칩 상면 부면을 성형 수지로 봉지하여 외부 환경으로부터 보호한다. 또한, 반도체 칩 측면과 하면을 노출시키지 않도록 인쇄 회로 기판 상부면을 제외한 부분을 성형 수지로 봉지할 수 있다.
따라서, 본 발명에 의한 홈이 형성된 인쇄 회로 기판을 갖는 반도체 패키지는 인쇄 회로 기판이 반도체 칩 크기보다 작으므로 칩 스케일 패키지 형태중 그 크기를 최소화 할 수 있는 장점이 있다. 또한, 솔더 볼이 형성되어 있는 인쇄 회로 기판을 솔더링 공정을 통하여 직접 전기적으로 접착할 수 있어 조립 공정이 단순화 되고, 인쇄 회로 기판의 크기가 작으므로 기판에 형성된 홈과 본딩 패드와의 정열이 용이하고 전기적 연결 여부를 육안으로 확인할 수 있는 이점이 있다.
Claims (7)
- 복수 개의 본딩 패드가 외각 주변에 형성된 반도체 칩;상기 반도체 칩 크기보다 작은 크기로 상기 본딩 패드들에 대응되는 홈이 외주면에 형성된 기판과, 상기 본딩 패드들과 전기적으로 연결되기 위하여 상기 요홈 내부에 도금된 솔더와, 상기 기판 상면에 형성된 솔더 볼과, 상기 요홈에 도금된 솔더와 솔더 볼을 전기적으로 연결하는 상기 기판 상면에 형성된 회로 패턴과, 그 회로 패턴 상면에 솔더 레지스트가 형성된 인쇄 회로 기판;상기 노출된 본딩 패드들을 봉지하는 성형 수지;를 포함하는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지.
- 제 1항에 있어서, 상기 홈의 모양이 반원형으로 되어 있는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지.
- 제 1항에 있어서, 상기 홈의 모양이 직사각형으로 되어 있는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지.
- 제 2항에 있어서, 상기 홈의 모양을 반원형으로 형성하기 위하여 기판상에 상기 본딩 패드와 대응되는 위치에 관통홀을 형성한 다음 그 관통홀을 절단하는 방법으로 상기 반원형의 홈을 형성하는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지.
- 제 1항에 있어서, 상기 기판이 전기 비전도성의 플라스틱 수지로 이루어져 있는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지.
- 제 1항에 있어서, 상기 성형 수지가 상기 인쇄 회로 기판으로 노출된 상기 칩 상면 부분에만 형성되어 있은 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지.
- 제 6항에 있어서, 상기 성형 수지를 성형 하는 방법이 포팅하는 방법에 의하여 이루어지는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지.
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