KR100198433B1 - Channelized frame relay network/service interworking equipement in atm switching system - Google Patents
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Abstract
본 발명은 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치에 관한 것이다. 그 목적은 ATM 가입자와 프레임 릴레이 가입자 사이의 연동이 가능하도록 하는 데에 있다. 그 구성은 데이터를 송신하는 송신부와, 데이터를 수신하는 수신부와, 프레임을 플래그 및 FCS등으로 구성하여 전송하는 HDLC 제어부와, 상기 HDLC 제어부가 효율적으로 동작되도록 버스와 인터럽트를 제어하는 보조 제어부와, 전체를 제어 및 감시하는 전체 제어부 및 클럭을 수신하여 전체에 클럭과 전원을 공급하는 클럭/전원 공급부로 구성된다. 본 발명의 구성으로 가능한 응용은 UNI 및 NNI 망 연동 및 서비스 연동 프레임 릴레이의 채널별 및 비채널별 처리 등이 가능하다.The present invention relates to a frame relay network / service interworking apparatus for processing by channel in an ATM exchange. The purpose is to enable interworking between ATM subscribers and frame relay subscribers. The configuration includes a transmitter for transmitting data, a receiver for receiving data, an HDLC controller for configuring and transmitting a frame with a flag and an FCS, an auxiliary controller for controlling a bus and an interrupt so that the HDLC controller operates efficiently, It is composed of a total control unit for controlling and monitoring the whole, and a clock / power supply unit for receiving a clock and supplying a clock and power to the whole. Possible applications of the configuration of the present invention are the channel-specific and non-channel-specific processing of the UNI and NNI network interworking and service interworking frame relay.
Description
본 발명은 ATM 교환기에서 프레임 릴레이 가입자 및 망을 수용하기 위한 장치에 관한 것으로서, 특히 ATM 교환기에서 채널별로 처리하는 프레임 릴레이 망/서비스 연동장치에 관한 것이다.The present invention relates to an apparatus for accommodating a frame relay subscriber and a network in an ATM switch, and more particularly, to a frame relay network / service interworking apparatus for processing by a channel in an ATM switch.
일반적으로, 현재 ATM 망이 초고속 서비스의 기간 망으로 인식되고, 국내에서 수행되고 있는 ATM 교환기 개발 및 시범 서비스와 프레임 릴레이 상용 서비스에 비추어 볼 때, ATM 교환기에서 프레임 릴레이 가입자 및 망을 접속하여 ATM 가입자와 프레임 릴레이 가입자간의 연동이 가능하게 하는 기능은 시급하다. 또한 세계적으로 프레임 릴레이 가입자의 사용 대역폭이 64Kbps에서 50% 정도를 점유하는 점에 비추어 교환기에서는 채널별 서비스가 가능한 구조가 적합하다.In general, the ATM network is recognized as the main network of the high-speed service, and in view of the development and pilot service of the ATM exchanger and the commercial service of the frame relay, the ATM exchanger connects the frame relay subscriber and the network to the ATM subscriber. There is an urgent need for a function that enables interworking between a subscriber and a frame relay subscriber. In addition, in view of the fact that the use of frame relay subscribers occupies about 50% at 64 Kbps, a channel-based service is suitable for the exchange.
고속통신망으로 ATM 망이 부각되면서 ATM 망과 기존망 간의 연동에 관한 연구 및 규격이 진행되어 왔다. ATM 이전의 고속 통신망으로는 프레임 릴레이가 LNA-to-LAN 접속 등에 사용되어 왔으며, 고속의 데이터 전송 및 고용량의 파일전송 등에 유리하였다. 최근에는 사설용 프레임 릴레이 교환기에 ATM 스위칭 기능을 채용하고 있으며, 이를 이용한 ATM 접속 기능도 가능하다. 따라서, 프레임 릴레이가 서비스 중이며 ATM 서비스가 세계 각국에서 시험되고 있는 단계에서 공중 ATM과 프레임 릴레이 간의 연동은 필수적이다. 국내에서도 프레임 릴레이 서비스가 개시되었으며, 프레임 릴레이 망에서 가입자를 수용하는 형태는 다중장치를 경유한 채널별 DS1/E1이다. 이는 대역폭이 64Kbps 정도인 가입자 수용에 효율적이다. 이는 프레임 릴레이 교환기에서 저속의 군집 가입자를 수용하기 위한 방안이며, 따라서 최근에는 프레임 릴레이 교환기의 한 기능으로서 채널화된 기능을 명시하고 있는 실정이다. ATM 교환기에서 프레임 릴레이를 연동할 경우에 직접 가입자를 수용할 수도 있으며, 프레임 릴레이 망을 정합할 수도 있다. 프레임 릴레이 가입자를 정합할 경우에는 ATM 교환기에서도 채널화 된 기능이 필요하다. 이러한 기능을 ATM 측에서 구현할 경우에는 프레임을 ATM 셀로 변환하는 기능 등이 요구된다.As ATM networks have emerged as high-speed communication networks, researches and standards on interworking between ATM networks and existing networks have been conducted. As a high speed communication network before ATM, frame relay has been used for LNA-to-LAN connection, which is advantageous for high speed data transmission and high capacity file transmission. Recently, an ATM switching function is adopted in a private frame relay switch, and an ATM connection function is also possible. Therefore, interworking between public ATM and frame relay is essential at the stage that frame relay is in service and ATM service is being tested in various countries. The frame relay service has been started in Korea, and the type of accommodating subscribers in the frame relay network is DS1 / E1 for each channel via multiple devices. This is effective for accepting subscribers having a bandwidth of about 64 Kbps. This is a method for accommodating low-speed clustered subscribers in a frame relay exchange, and thus has recently specified a channelized function as a function of the frame relay exchange. In case of interlocking frame relay in ATM exchange, subscriber may be directly accommodated and frame relay network may be matched. When matching frame relay subscribers, channelized functionality is also required at ATM switches. When such a function is implemented on the ATM side, a function of converting a frame into an ATM cell is required.
ATM에서는 프레임 릴레이 연동은 1990대 들어서 연구되기 시작하였으며, 근래에는 이에 관한 규격이 상당히 진척되어 PVC로의 망 연동은 거의 정리가 완성되었다. 이는 또한 세계적으로 주로 이러한 형태의 서비스가 실시되고 있다. 국내에서도 이와 같은 기능이 구현된 바 있으며, 채널화되지 않은 E1으로서 망 연동기능만 확인한 상태이다. 채널화 된 것에서의 최소 대역폭은 64Kbps이며, DS1은 23개 E1은 31개의 64Kbps단위로 구분될 수 있다. 따라서 채널화된 프레임 릴레이인 경우 DS1/E1마다 31개의 HDLC 제어부가 필요하다. 이러한 HDLC 제어부는 가격 및 공간 등을 고려하면 하나의 소자에 많은 수의 HDLC 제어부를 갖는 소자가 유리하다. 이외에도 프레임을 AAL5 ATM 셀로 분해하는 기능과 프레임 또는 ATM 셀을 저장하는 메모리 등이 필요하다. 대개, AAL5 기능을 수행하는 소자는 가격이 비싸고 또한 155Mbps에 해당하는 데이터를 처리할 수 있는 능력을 가지고 있다.In the ATM, frame relay interworking began to be studied in the 1990s. In recent years, the specification has been advanced considerably, and the network interworking to PVC is almost completed. It is also the primary practice of this type of service worldwide. Such function has been implemented in Korea, and only the network interworking function is confirmed as E1 which is not channelized. The minimum bandwidth in the channelized is 64Kbps, and the DS1 can be divided into 31 64Kbps units for 23 E1s. Therefore, in case of channelized frame relay, 31 HDLC controllers are required for each DS1 / E1. In consideration of price and space, the HDLC controller is advantageously a device having a large number of HDLC controllers in one device. In addition, a function of decomposing a frame into an AAL5 ATM cell and a memory for storing a frame or an ATM cell are required. Typically, devices that perform AAL5 functions are expensive and have the ability to process data at 155Mbps.
그러나, 종래에는 ATM 교환기에서 프레임 릴레이 가입자 및 망을 접속하여 ATM 가입자와 프레임 릴레이 가입자 사이의 연동하는 것이 불가능하다는 데에 그 문제점이 있었다.However, there has been a problem in that it is impossible to interwork between an ATM subscriber and a frame relay subscriber by connecting a frame relay subscriber and a network in an ATM switch.
상기 문제점을 해결하기 위하여 안출된 본 발명은 ATM 가입자와 프레임 릴레이 가입자 사이의 연동이 가능하도록 하는 데에 그 목적이 있다.The present invention devised to solve the above problems has an object to enable interworking between ATM subscribers and frame relay subscribers.
상기 목적을 달성하기 위한 본 발명의 특징은 데이터를 송신하는 송신부와, 데이터를 수신하는 수신부와, 프레임을 플래그 및 FCS등으로 구성하여 전송하는 HDLC 제어부와, 상기 HDLC 제어부가 효율적으로 동작되도록 버스와 인터럽트를 제어하는 보조 제정부와, 전체를 제어 및 감시하는 전체 제어부 및 클럭을 수신하여 전체에 클럭과 전원을 공급하는 클럭/전원 공급부로 구성되는 데에 있다.A feature of the present invention for achieving the above object is a transmitter for transmitting data, a receiver for receiving data, an HDLC controller for configuring and transmitting a frame with a flag and an FCS, and a bus for operating the HDLC controller efficiently. It consists of an auxiliary constrainer for controlling interrupts, an entire control unit for controlling and monitoring the whole, and a clock / power supply unit for receiving the clock and supplying the clock and power to the whole.
본 발명이 목표로하는 프레임 릴레이는 최대 전송매체로 1.544Mbps의 DS1 또는 2.048Mbps의 E1을 사용한다. 따라서, ATM 교환기에 연동기능을 수용할 경우에 여러 개의 DS1/E1을 하나의 AAL5 기능소자와 대응시키는 전략이 필요하게 된다. 이 경우 또한 발생할 수 있는 문제가 프로세서의 능력이다. 여러 개의 DS1/E1을 거치는 프레임과 AAL5소자를 경유하는 ATM 셀간의 전송 뿐만아니라 서비스 연동시에는 망 연동보다 더 많은 헤더 변환등의 처리가 요구된다. 또한 메모리에 있어서도 16비트 또는 32비트로 처리할 경우 차지하는 자리는 메모리 용량과 거의 무관하며, 데이터 읽기/쓰기 발생을 가능한 한 적게 함으로써 데이터 처리효율 상승 등을 고려하여 메모리를 기능별로 구분하여 별도로 처리할 경우에는 이러한 메모리가 선형적으로 증가하게 된다. 또한 교환기 입장에서는 동일보드에 많은 가입자를 수용하는 것이 가격면에 있어서는 이득이지만 서비스 장애시 보드를 교체할 경우 동일보드의 모든 가입자에 대한 서비스가 일시 중지되므로 서비스면에서 이를 고려하여야 한다. 본 발명에서는 상기의 문제를 충분히 고려하여 DS1/E1의 수, 31 채널 이상을 처리하는 HDLC 제어소자, 효율적인 데이터 처리 및 전송을 위한 메모리 구성, AAL5 기능소자, 상기 기술한 기능을 충분히 수행할 수 있는 프로세서 등을 선정하여 본 발명을 구성하였다. 본 발명의 경우 채널화된 기능을 가지기 때문에 채널별 구분없이 사용할 경우 채널화 되지 않은 기능이 되며, 채널화 및 비채널화가 가능하기 때문이 프레임 릴레이 가입자를 직접 수용하는 데에 훨씬 다양한 형태의 구성이 가능하다. 본 발명에서는 상술한 바와 같이 프레임 릴레이의 프레임과 ATM의 셀간 변환을 수행한다.The frame relay aimed at by the present invention uses DS1 of 1.544 Mbps or E1 of 2.048 Mbps as the maximum transmission medium. Therefore, when accommodating the interworking function in the ATM switch, there is a need for a strategy of mapping several DS1 / E1 to one AAL5 functional element. Another problem that may arise in this case is the processor's ability. In addition to the transmission between frames passing through multiple DS1 / E1s and ATM cells via AAL5 devices, more header conversion is required when interworking services. In the case of 16-bit or 32-bit memory, the occupied space is almost independent of the memory capacity. When memory read / write occurs as little as possible, the memory is classified by function in consideration of the increase in data processing efficiency. This memory will increase linearly. In addition, in terms of exchange, accommodating a large number of subscribers on the same board is advantageous in terms of price. However, when replacing a board in case of service failure, service for all subscribers on the same board is suspended. In the present invention, in consideration of the above problems, the number of DS1 / E1, HDLC control element for processing more than 31 channels, memory configuration for efficient data processing and transmission, AAL5 functional element, capable of performing the above-described functions fully The present invention was constructed by selecting a processor or the like. In the present invention, since the channelized function is used without distinction between channels, the channelized function is not channelized, and since channelization and non-channelization are possible, there are much more various configurations to directly accommodate the frame relay subscriber. It is possible. As described above, the present invention performs the conversion between the frame of the frame relay and the cell of the ATM.
제1a도∼제1b도는 본 발명에 따른 ATM 셀 및 프레임 릴레이의 프레임 구성도.1A to 1B are frame configuration diagrams of an ATM cell and a frame relay according to the present invention.
제2도는 본 발명에 따른 프레임과 ATM 셀 사이의 변환 절차도.2 is a diagram illustrating a conversion procedure between a frame and an ATM cell according to the present invention.
제3도는 본 발명이 속하는 시스템 구조도.3 is a system structural diagram of the present invention.
제4도는 본 발명에 따른 프레임 릴레이 망/서비스 연동장치도의 구성도.4 is a block diagram of a frame relay network / service interworking device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : ACS 200 : ALS100: ACS 200: ALS
300 : FMDA 400 : FCDA300: FMDA 400: FCDA
500 : FRSA 511 : 클럭수신부500: FRSA 511: clock receiver
512 : DC/DC 전원 제어부 521 : HDLC 제어 메모리부512: DC / DC power control unit 521: HDLC control memory unit
522 : HDLC 제어부 523 : DS1/E 동기부522: HDLC control unit 523: DS1 / E synchronization unit
531 : 버스 중재부 532 : 인터럽트 제어부531: bus arbitration unit 532: interrupt control unit
533 : DS1/E 접속부 541 : RS232C 제어부533: DS1 / E connection 541: RS232C control unit
542 : 프로세서 제어부 550 : IPC 전송부542: processor control unit 550: IPC transmission unit
561 : 수신패킷 메모리부 562 : AAL5 수신제어 메모리부561: Receive Packet Memory Unit 562: AAL5 Receive Control Memory Unit
563 : AAL5 패킷수신 제어부 564 : FIFO 수신부563: AAL5 packet receiving control unit 564: FIFO receiving unit
571 : 송신패킷 메모리부 572 : AAL5 송신제어 메모리부571: Transmission packet memory section 572: AAL5 transmission control memory section
573 : AAL5 패킷송신 제어부 574 : FIFO 송신부573: AAL5 packet transmission control unit 574: FIFO transmission unit
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들 중의 하나를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail one of the preferred embodiments according to the present invention.
제1a도∼제2b도는 본 발명에 따른 ATM 셀 및 프레임 릴레이의 프레임 구성도이다. 제1도를 참조하여 본 발명에 따른 ATM 셀 및 프레임 릴레이의 프레임 구성을 설명하면 다음과 같다.1A to 2B are frame configuration diagrams of an ATM cell and a frame relay according to the present invention. Referring to FIG. 1, a frame configuration of an ATM cell and a frame relay according to the present invention will be described below.
도면에서 MSB는 Most Significant Bit의 약자이며, LSB는 Least Significant Bit의 약자이다. CFC는 General Flow Control의 약자이며, VPI는 Virtual Path Indentifier의 약자이다. VCI는 Virtual Channel Identifier의 약자이고, PTI는 Payloard Type Identifier의 약자이다. CLP는 Cell Loss Priority의 약자이며, DLCI는 Data Link Connection Identifier의 약자이다. C/R은 Command/Response이고, BECN은 Backward Explicit Congestion Notification의 약자이다. FECN은 Forword Explicit Congestion Notification의 약자이며, DE는 Discard Eligible의 약자이다. ATM 셀은 53바이트로 구성되며, 그중에서 5 바이트는 셀의 소속 및 특성을 기술하는 헤더(header)로서, UNI의 경우에는 헤더의 최상위 4비트 CFC는 사용하지 않는다. 그외의 VPI 8비트와 VCI 16비트는 셀의 소속을 나타내며, 그 다음의 PTI 3비트는 페이로드 48바이트의 특성을 기술하며 이에는 EFCI 등이 포함된다. 그다음 CLP 1비트는 셀손실 우선순위를 표시하며 'CLP = 1'이면 망의 폭주 등에 의하여 망을 보호해야 할 경우 우선적으로 폐기해도 되는 셀임을 나타낸다. 그 다음의 HEC는 헤더 4바이트에 대한 CRC로서 헤더에 발생하는 오류를 검출하기 위한 것으로서, 1비트 정정기능도 가능하다. 프레임은 7E(H)로 기술되는 1바이트 시작 플래그와 2∼4바이트의 헤더와 1600바이트까지 가능한 프레임 릴레이의 사용자 정보와 헤더 및 사용자 정보에 대한 CRC-16의 FCS와, 7E(H)로 표시되는 1바이트 종료 플래그로 구성된다. 헤더는 2바이트가 기본이며 이 경우 계측 2의 ID인 10비트의 DLCI와, 프레임이 명령인지 응답인지를 나타내는 C/R 비트와, 순방향 망폭주를 나타내는 FECN과, 역방향 망폭주르 나타내는 BECN과, 프레임 폐기 우선순위를 나타내는 DE로 구성된다.In the figure, MSB stands for Most Significant Bit and LSB stands for Least Significant Bit. CFC stands for General Flow Control, and VPI stands for Virtual Path Indentifier. VCI stands for Virtual Channel Identifier, and PTI stands for Payloard Type Identifier. CLP stands for Cell Loss Priority, and DLCI stands for Data Link Connection Identifier. C / R stands for Command / Response and BECN stands for Backward Explicit Congestion Notification. FECN stands for Forword Explicit Congestion Notification and DE stands for Discard Eligible. The ATM cell consists of 53 bytes, of which 5 bytes are headers describing the cell's belonging and characteristics. In the case of UNI, the highest 4 bit CFC of the header is not used. The other 8 bits of VPI and 16 bits of VCI indicate the cell's affiliation, and the next 3 bits of PTI describe the characteristics of 48 bytes of payload, including EFCI. Next, the CLP 1 bit indicates the cell loss priority, and if 'CLP = 1', it indicates that the cell can be discarded preferentially when the network is to be protected by congestion. The next HEC is a CRC for 4 bytes of headers for detecting errors occurring in the headers, and a 1-bit correction function is also possible. The frame is indicated by the FCS of CRC-16 for the user information and header and user information of the frame relay capable of a 1 byte start flag described in 7E (H), a header of 2 to 4 bytes and up to 1600 bytes, and 7E (H). It consists of a one-byte termination flag. The header is basically 2 bytes, in this case 10-bit DLCI, which is the ID of measurement 2, C / R bits indicating whether the frame is a command or response, FECN indicating forward network congestion, BECN indicating reverse network congestion, It consists of a DE indicating the frame discarding priority.
제2도는 본 발명에 따른 프레임과 ATM 셀 사이의 변환 절차도이다. 제2도를 참조하여 본 발명에 따른 프레임과 ATM 셀 사이의 변화 절차를 설명하면 다음과 같다.2 is a diagram illustrating a conversion procedure between a frame and an ATM cell according to the present invention. Referring to FIG. 2, a change procedure between a frame and an ATM cell according to the present invention will be described.
H는 header of the associated layer의 약자이고, T는 tailer of the associated layer의 약자이다. 본 발명에서 프레임 릴레이와 ATM 간의 서비스 연동기능을 수행할 경우, 프레임과 셀 사이의 변환은 ITU-T Q.922 코어형태의 프레임은 헤더와 테일을 제거하고 AAL5의 기능에서 패딩 및 트레일러를 추가하여 AAL5의 CPCS-PDU를 구성하며, 이는 분해되어 ATM 셀의 페이로드로 자리하며 ATM 셀의 헤더정보는 프레임의 헤더와 매핑되어 각 셀의 페이로드 앞에 자리함으로써 여러 개의 완전한 ATM 셀이 구성된다. ATM 셀에서 프레임으로서의 조립은 이의 역변환으로 수행된다.H stands for header of the associated layer and T stands for tailer of the associated layer. In the present invention, when performing the service interworking function between the frame relay and the ATM, the conversion between the frame and the cell is the frame of the ITU-T Q.922 core type to remove the header and tail and add padding and trailer in the function of AAL5 The CPCS-PDU of AAL5 is composed, which is decomposed into the payload of the ATM cell, and the header information of the ATM cell is mapped to the header of the frame to be placed in front of the payload of each cell, thereby forming a plurality of complete ATM cells. Assembly as a frame in an ATM cell is performed with its inverse transform.
제3도는 본 발명이 속하는 시스템 구조도이다. 제3도를 참조하여 본 발명이 속하는 시스템의 구조를 설명하면 다음과 같다.3 is a system structural diagram to which the present invention belongs. Referring to Figure 3 describes the structure of the system to which the present invention belongs.
ATM 교환기는 ATM 국부 스위치 ALS(200)와 ATM 중앙 스위치 ACS(100)에 의하여 3단 스위치 구조로 되어 있다. 본 발명이 속하는 모듈은 ALS(100)로부터 155.52Mbps 포트에 접속하여 정보전송이 이루어지며, 이에 따른 망 동기클럭은 별도의 케이블로 공급받는다. 본 발명이 속하는 모듈은 하나의 FMDA(300)와 하나의 FCDA(400)와 최대 16매로 구성되는 본 발명인 FRSA(500)로 구성된다. FRSA(500)에서 프레임을 수신하여 제2도의 기능을 수행하고 FMDA(300)에서 여러 FRSA(500)로부터의 셀을 다중화하여 IMI를 통하여 전송하는 역할을 수행한다. 이러한 기능을 수행함에 있어서 각 보드별 주요기능을 살펴보면, FMDA(300)의 주요 기능으로는 모듈의 IPC 마스터 기능, ALS(100)와 IMI로 접속하는 기능, ATM 셀 다중화/ 역 다중화 기능, FIFO를 통하여 본 발명과 수행되는 ATM 셀을 전송하는 기능, DPRAM을 통하여 모듈 유지보수 및 호처리 메시지를 본 발명과 IPC 메시지로 전송하는 기능, 입력 셀에 대하여 망과 협상된 트래픽 파라미터를 준수하는지 감시하는 UPC/NPC 기능, 그리고 ATM 셀 VPI/VCI를 변환하는 기능 등이 있다. FCDA(400)의 주요 기능으로는 46.94Mhz 망 동기클럭을 수신하여 FMDA(300)와 FRSA(500)가 통신하는 데에 필요한 클럭(23.47Mhz, 11.73Mhz)과 DS1/E1 접속에 필요한 클럭(16.384Mhz, 12.353Mhz)을 발생시키고 분해하는 기능이 있다. FRSA(500)의 제2도의 기능을 수행하기 위한 대략적인 기능을 살펴보면, DS1/E1을 접속하는 기능, HDLC 제어기능, 프레임을 저장하는 패킷 메모리 기능, AAL5 프레임을 ATM 셀로 분해/조립하는 기능, ATM 셀을 전송하는 기능 등이 있다.The ATM switch has a three-stage switch structure by the ATM local switch ALS 200 and the ATM central switch ACS 100. The module to which the present invention belongs is connected to the 155.52 Mbps port from the ALS 100, and information transmission is performed. Accordingly, the network synchronization clock is supplied with a separate cable. Module to which the present invention belongs is composed of one FMDA (300), one FCDA (400) and the present invention FRSA (500) consisting of a maximum of 16 sheets. The frame is received by the FRSA 500 to perform the functions of FIG. 2, and the FMDA 300 multiplexes cells from several FRSA 500s and transmits them through IMI. Looking at the main functions of each board in performing these functions, the main functions of the FMDA (300) include the IPC master function of the module, the function of connecting to the ALS 100 and IMI, ATM cell multiplexing / demultiplexing function, FIFO UPC for monitoring the compliance of the traffic parameters negotiated with the network for the input cell, the function of transmitting the ATM cell to be performed with the present invention, the module maintenance and call processing message to the IPC message with the present invention through DPRAM. / NPC function and ATM cell VPI / VCI conversion. The main function of FCDA 400 is to receive 46.94Mhz network synchronous clock, which is required for communication between FMDA 300 and FRSA 500 (23.47Mhz, 11.73Mhz) and DS1 / E1 clock (16.384). Mhz, 12.353Mhz) has the ability to generate and disassemble. Looking at the approximate function for performing the functions of FIG. 2 of the FRSA 500, the function of connecting the DS1 / E1, the HDLC control function, the packet memory function for storing the frame, the function of disassembling / assembling the AAL5 frame into ATM cells, There is a function for transmitting ATM cells.
제4도는 본 발명에 따른 프레임 릴레이 망/서비스 연동장치의 구성도이다.4 is a block diagram of a frame relay network / service interworking apparatus according to the present invention.
제4도를 참조하여 본 발명에 따른 프레임 릴레이 망/서비스 연동장치의 구성을 설명하면 다음과 같다.Referring to FIG. 4, the configuration of a frame relay network / service interworking apparatus according to the present invention will be described.
DS1/E1 선로 접속부(533)는 ITU-T Rec. G.703 및 G.704를 만족하는 DS1/E1을 4개 포함하는 선로 접속부로서 클럭 복구, 선로 성능 감시, AIS(Alarm Indication Signal)전송기능 등을 수행하며, 초기설정과 상태감시와 제어를 위한 프로세서와 접속기능도 갖는다. 본 발명에서의 실시예로는 PM4314 QDSX를 사용하였으며, 하나의 소자에 4개의 DS1/E1 선로접속 기능을 제공한다.DS1 / E1 line connection 533 is made in ITU-T Rec. It is a line connection part including four DS1 / E1 which satisfy G.703 and G.704, and it performs clock recovery, line performance monitoring, and alarm indication signal (AIS) transmission function. It also has a processor and connectivity. The embodiment of the present invention uses the PM4314 QDSX, and provides four DS1 / E1 line connection functions in one device.
DS1/E1 등기부(523)는 DPLL(Digital Phase Locked Loop)을 사용하여 클럭 및 데이터를 복구하고 CRC 멀티프레임 설정기능 및 이를 이용한 선로 성능감시 기능을 수행한다. 초기설정과 상태감시와 제어를 위한 프로세서와의 접속기능도 갖는다. DS1/E1 선로 접속부(533)와 연결하여 프레임 릴레이의 계측1기능을 실현하며, DS1/E1 등기부(523)의 실시예로는 E1인 경우 PM6344 EQUAD를 사용하며, DS1인 경우 PM4344 TQUAD를 사용한다. PM6344와 PM4344는 각각 4개의 E1 및 DS1을 접속할 수 있으며, 동일한 핀배열을 가지므로 동일한 PCB에서의 구현이 용이한 장점을 갖는다.The DS1 / E1 register 523 recovers clock and data using a digital phase locked loop (DPLL) and performs a CRC multiframe setting function and a line performance monitoring function using the same. It also has the ability to connect to the processor for initial configuration, status monitoring and control. In connection with the DS1 / E1 line connection part 533, the measurement 1 function of the frame relay is realized. As an example of the DS1 / E1 register 523, PM6344 EQUAD is used for E1, and PM4344 TQUAD is used for DS1. . The PM6344 and PM4344 can connect four E1s and DS1s, respectively, and have the same pinout, which makes them easy to implement on the same PCB.
DC/DC 전원제어부(512)는 -48V를 입력하여 +5V/6A 전원으로 변환하는 기능을 수행하며, 본 발명이 공통 DC/DC 변환기를 사용할 경우의 전원장애에 대비하고 또한 보드교체를 용이하게 하기 위한 것으로 온-보드(on-board)형태의 전원변환 소자를 사용하였다. 변환 이외의 기능으로는 보드탈장시 전원이 먼저 절체되도록 하기 위한 기능이 있다. 본 실시예에는 주문형 제작한 전원팩을 사용하였다.The DC / DC power supply control unit 512 performs a function of converting to + 5V / 6A power by inputting -48V, and the present invention prepares for power failure when using a common DC / DC converter and facilitates board replacement. In order to use a power conversion device of the on-board (on-board) type was used. Other than the conversion function, there is a function to switch the power first when the board is dismounted. In the present embodiment, a custom-made power pack was used.
클럭 수신부(511)는 제3도에서와 같이 FCDA(400)에서 생성한 클럭중 망 동기클럭을 분주한 11.7373Mhz와 23.474Mhz는 제3도의 FDMA(300)와 셀을 전송하기 위하여, 그리고 DS1을 정합하기 위한 12.352Mhz와 E1을 정합하기 위한 16.384Mhz 클럭을 수신하는 기능을 수행한다. 본 실시예로서 본 발명에서는 클럭전송 신호레벨을 PECL로 하였으며, 이는 ECL신호와 동등한 성능을 가지며, 또한 ECL과 달리 +5v 단일전원이 요구되기 때문에 DC/DC 전원 제어부(512)의 기능이 복잡해지는 것을 피한 것이다. 본 실시예에서는 PECL 수신용으로 1141LF를 사용하였다.As shown in FIG. 3, the clock receiving unit 511 divides the network synchronization clock among the clocks generated by the FCDA 400, 11.7373Mhz and 23.474Mhz transmit the FDMA 300 and the cell of FIG. It receives 12.352Mhz for matching and 16.384Mhz clock for matching E1. In the present embodiment, in the present invention, the clock transmission signal level is set as PECL, which has the same performance as the ECL signal, and unlike the ECL, a single + 5v power supply is required, which makes the function of the DC / DC power control unit 512 complicated. To avoid that. In this example, 1141LF is used for PECL reception.
HDLC 제어부(522)는 PCM 하이웨이당 즉, DS1/E1당 31개씩의 HDLC 제어부 접속기능을 가지며, 본 실시예에서는 32개의 HDLC 제어부를 갖는 소자(PEB20320)를 사용하여 4개의 HDLC 제어소자를 사용하였다. 병렬버스로 프로세서와 송신패킷 메모리부(571)와 수신패킷 메모리부(561)등의 데이터 및 주소버스와 연결되며, HDLC 제어부의 초기화 및 구성변경 등은 소자의 레지스터를 액세스하는 일반적인 방식과는 달리 제어기의 메모리 액세스 초기치에 해당하는 외부 HDLC 제어 메모리부에 프로세서가 쓰기/읽기를 수행함으로써 수행된다. HDLC 제어부(522)에서 수신한 프레임은 제어소자가 가지는 DMA 제어에 의하며 프로세서의 제어없이 미리 할당된 주소의 수신패킷 메모리부(561)에 쓰기가 수행된다. 쓰기가 완료되면 프레임 수신완료에 해당하는 인터럽트를 발생시켜 프로세서가 HDLC 제어 메모리부(521)를 읽음으로써 수신 프레임을 즉시 처리할 수 있도록 한다. 프레임 송신은 프로세서가 송신할 프레임을 송신패킷 메모리부(571)에 쓰기를 완료한 상태에서 HDLC 제어 메모리부(521)에게 송신패킷 메모리부(571)의 특정 주소에서부터의 프레임 전송을 명령함으로써 시작되며, HDLC 제어부(522)는 프레임을 제1도에서와 같이 플래그 및 FCS등으로 구성하여 DS1/E1 접속부(533)를 통하여 전송하며, 전송이 완료되면 HDLC 제어 메모리부(521)에 이를 기술하고 인터럽트를 발생시켜 프로세서로 알림으로써 다음의 프레임 전송에 대비한다. HDLC 제어 메모리(521)는 상기 HDLC 제어부(522)에서 기술한 바와 같이 프로세서와 4개의 HDLC 소자 사이의 모든 제어명령 및 상태보고 등이 기술되는 기능을 수행한다. 4개이 HDLC 소자 동시접속은 서로 다른 초기주소 할당으로 가능하며, 빠른 액세스를 위하여 32비트 데이터 버스를 사용하였으며, 본 실시예에서는 32비트 SRAM으로 구성하였다.The HDLC controller 522 has 31 HDLC controller connection functions per PCM highway, that is, per DS1 / E1. In this embodiment, four HDLC control elements are used by using a device (PEB20320) having 32 HDLC controllers. . The parallel bus is connected to the data and address buses such as the processor, the transmit packet memory 571, and the receive packet memory 561, and the initialization and configuration change of the HDLC controller is different from the general method of accessing the registers of the device. The processor performs the write / read operation on the external HDLC control memory unit corresponding to the initial memory access value of the controller. The frame received by the HDLC control unit 522 is controlled by the DMA control of the control element and is written to the reception packet memory unit 561 having a predetermined address without control of the processor. When writing is completed, an interrupt corresponding to frame reception completion is generated so that the processor can immediately process the received frame by reading the HDLC control memory unit 521. The frame transmission starts by instructing the HDLC control memory unit 521 to transmit a frame from a specific address of the transmission packet memory unit 571 while the processor has completed writing the frame to be transmitted to the transmission packet memory unit 571. The HDLC control unit 522 configures the frame with a flag and an FCS as shown in FIG. 1 and transmits the data through the DS1 / E1 connection unit 533. When the transmission is completed, the HDLC control unit 522 describes this in the HDLC control memory unit 521. It prepares for the next frame transmission by informing the processor. As described in the HDLC control unit 522, the HDLC control memory 521 performs a function in which all control commands and status reports between the processor and four HDLC elements are described. Simultaneous connection of four HDLC devices is possible with different initial address assignments, and a 32-bit data bus is used for fast access. In this embodiment, 32-bit SRAM is configured.
AAL5 패킷송신 제어부(573)에서는 수신패킷 메모리부(561)에 저장된 사용자 정보를 AAL5 CPCS-PDU로 구성하고, 이를 ATM 셀로 분해하는 기능을 수행하며, 수신패킷 메모리부(561)와 32비트 데이터 버스로 연결되고, AAL5 송신제어 메모리부(572)와는 16비트로 연결되고, FIFO 송신부(574)와는 16비트로 연결된다. AAL5 패킷송신 제어부(573)는 프로세서가 일러주는 주소의 수신패킷 메모리부9561)에 저장된 ATM 사용자 정보를 DMA 방시긍로 읽어 패딩 및 CPCS 테일러를 추가하여 AAL5 CPCS-PDU를 형성하고, 이를 분해하여 ATM 셀의 페이로드를 만들고, 각 페이로드에 프로세서가 일러주는 ATM 헤더정보를 앞에 붙여서 셀송신 FIFO로 쓰기를 수행한다. 본 실시예에서는 SARA-S를 사용하였다.The AAL5 packet transmission control unit 573 configures user information stored in the reception packet memory unit 561 into an AAL5 CPCS-PDU, and decomposes the information into ATM cells, and receives the reception packet memory unit 561 and a 32-bit data bus. 16 bits are connected to the AAL5 transmission control memory unit 572 and 16 bits are connected to the FIFO transmitter 574. The AAL5 packet transmission control unit 573 reads the ATM user information stored in the reception packet memory unit 9561 of the address addressed by the processor in a DMA manner, adds padding and CPCS taylor to form an AAL5 CPCS-PDU, and decomposes the ATM. It creates a payload for the cell and writes it to the cell send FIFO with each payload prepended with the ATM header information that the processor tells. In this example, SARA-S was used.
AAL5 송신제어 메모리부(572)는 AAL5 패킷송신 제어부(573)와 프로세서간의 제어 파라미터를 전달하기 위한 메모리로서 16비트 SRAM으로 구성하였다.The AAL5 transmission control memory unit 572 is composed of 16-bit SRAM as a memory for transferring control parameters between the AAL5 packet transmission control unit 573 and the processor.
수신패킷 메모리부(561)는 HDLC 제어부(522)가 수신한 프레임을 저장하고 프로세서가 개입하여 수신 프레임의 헤더 등을 수정하여 AAL5 사용자 정보로 변환하여 저장하는 데에 사용된다. 본 실시예에서는 최대 프레임 길이를 프레임 릴레이 포럼에서 권고하는 1600바이트로 제한하고 최대 124 채널로 프레임을 수신하며, 동시 다발성을 고려하여 최소 메모리의 5배 정도를 보장하기 위하여 1메가 바이트 용량의 32비트 SRAM 모듈을 사용하였다.The receiving packet memory unit 561 is used to store the frame received by the HDLC control unit 522 and to convert the received frame to the AAL5 user information by modifying the header of the receiving frame and the like through the processor. In this embodiment, the maximum frame length is limited to 1600 bytes recommended by the frame relay forum, frames are received at a maximum of 124 channels, and 32 bits of 1 megabyte capacity is guaranteed to ensure 5 times the minimum memory in consideration of simultaneous multipleness. SRAM module was used.
FIFO 송신부(574)는 제3도의 FMDA(300)로 ATM 셀을 전송하기 위한 것으로서 11.7373Mhz 셀 동기클럭에 따라 FIFO에 쓰기를 수행한다. ATM 셀 전송은 16비트로 이루어지며, 따라서 53바이트 ATM 셀 및 3 바이트 라우팅 정보영역을 갖는 56바이트의 내부 ATM 셀은 28번의 데이터 전송으로 하나의 셀 쓰기가 완료된다. 본 발명을 FIFO 송신부(574)에서 데이터가 있으면 FMDA(300)에서는 셀을 읽어 가게 된다. 본 실시예로는 IDT72841을 사용하였다.The FIFO transmitter 574 transmits the ATM cell to the FMDA 300 of FIG. 3 and writes to the FIFO according to the 11.7373 MHz cell synchronization clock. ATM cell transmission is made of 16 bits, and thus, a 56-byte internal ATM cell having a 53-byte ATM cell and a 3-byte routing information area completes one cell write with 28 data transfers. In the present invention, if there is data in the FIFO transmitter 574, the FMDA 300 reads the cell. In this example, IDT72841 was used.
AAL5 패킷 수신 제어부(563)에서는 ATM 셀을 조립하여 AAL5 CPCS- PDU을 생성하는 기능을 수행하며, 프로세서와 송신패킷 메모리부(571)와 32비트 데이터 버스로 연결되고, AAL5 수신제어 메모리부(562)와는 16비트로 연결되고, FIFO 수신부(564)와는 16비트로 연결된다. AAL5 패킷 수신 제어부(563)는 FIFO 수신부(564)로부터 ATM 셀을 수신하여 이를 AAL5 CPCS-PDU로 조립하여, DMA 방식으로 이를 송신패킷 메모리부(571)에 저장하고 해당하는 VPI/VCI를 AAL5 수신제어 메모리부(562)에 저장하고 프로레서로 인터럽트를 발생시켜 프로세서가 처리할 수 있도록 한다. 본 실시예에서는 SARA-R을 사용하였다.The AAL5 packet reception control unit 563 assembles an ATM cell to generate an AAL5 CPCS-PDU. The AAL5 packet reception control unit 563 is connected to a processor, a transmission packet memory unit 571 by a 32-bit data bus, and an AAL5 reception control memory unit 562. ) Is connected in 16 bits and the FIFO receiver 564 is connected in 16 bits. The AAL5 packet reception control unit 563 receives an ATM cell from the FIFO reception unit 564, assembles it into an AAL5 CPCS-PDU, stores it in the transmission packet memory unit 571 by DMA, and receives the corresponding VPI / VCI from the AAL5. Stored in the control memory unit 562 and generates an interrupt to the processor to be processed by the processor. In this example, SARA-R was used.
AAL5 수신제어 메모리부(562)는 AAL5 패킷수신 제어부(563)와 프로세서간의 제어 파라미터를 전달하기 위한 메모리로서 16비트 SRAM으로 구성하였다.The AAL5 reception control memory unit 562 is composed of 16-bit SRAM as a memory for transferring control parameters between the AAL5 packet reception control unit 563 and the processor.
송신패킷 메모리부(571)는 AAL5 패킷수신 제어부(563)가 수신한 AAL5 CPCS-PDU를 저장하고 있으며, 프로세서가 개입하여 AAL5 CPCS-PDU 헤더 등을 수정하여 프레임 릴레이의 프레임으로 저장하는데 사용된다. 또한 변환된 프레임은 HDLC 제어부(522)에서 이를 읽어서 DS1/E1로 전송한다. 본 실시예에서는 수신패킷 메모리부(561)와 동일한 조건으로 1메가 바이트 용량의 32비트 SRAM 모듈을 사용하였다.The transmission packet memory unit 571 stores the AAL5 CPCS-PDU received by the AAL5 packet reception control unit 563, and is used to modify the AAL5 CPCS-PDU header or the like and to store the AAL5 CPCS-PDU header as a frame relay frame. In addition, the converted frame is read by the HDLC control unit 522 and transmitted to DS1 / E1. In this embodiment, a 32-bit SRAM module having a capacity of 1 megabyte is used under the same condition as that of the reception packet memory unit 561.
FIFO 수신부(564)는 제3도의 FMDA(300)로부터 ATM 셀을 수신하기 위한 것으로서 11.737Mhz 셀 동기클럭에 따라 FIFO에서 읽기를 수행한다. ATM 셀 전송은 FIFO 송신부(574)와 동일한 방식으로 16비트로 이루어지며, 본 실시예에서는 IDT72841을 사용하였다.The FIFO receiving unit 564 reads from the FIFO according to the 11.737 MHz cell synchronization clock as to receive the ATM cell from the FMDA 300 of FIG. ATM cell transmission is made of 16 bits in the same manner as the FIFO transmitter 574, and IDT72841 is used in this embodiment.
IPC 전송부(550)는 제3도의 FMDA(300)와 FRSA(500)간의 IPC 정보전송에 이용된다. DPRAM을 이용하여 FMDA(300)와 FRSA(500)가 메모리 영역을 나누어 사용하며, FMDA(300)에서 쓰기를 하는 영역은 FRSA(500)에서는 읽기를 하는 영역으로 사용하며, FRSA(500)에서 쓰기를 하는 영역은 FMDA(300)에서는 읽기를 하는 영역으로 사용된다. 쓰기시에는 특정위치에 데이터가 유효하다는 표시와 데이터 길이를 표시하고 읽은 후에는 읽기완료 표시를 함으로써 안전한 데이터 전송을 보장한다. 본 실시예에서는 IDT7132를 사용하여 8비트씩 전송하도록 하였다.The IPC transmitter 550 is used to transmit IPC information between the FMDA 300 and the FRSA 500 of FIG. The FMDA 300 and the FRSA 500 divide the memory area using DPRAM, and the write area in the FMDA 300 is used as the read area in the FRSA 500, and the write in the FRSA 500 is performed. The area to be used as the area to be read in the FMDA (300). When writing, it indicates the validity of data at a specific location and the data length. After reading, it displays the read completion to guarantee the safe data transmission. In this embodiment, 8 bits are transmitted using IDT7132.
프로세서 제어부(542)는 2개의 프로세서 즉, MC68EC040과 MC68360을 사용하며, 16비트 ROM과 32비트 SRAM으로 구성된다. MC68360은 MC68EC040의 companion 모드로 동작함으로써 CPU 부분은 동작하지 않고 주변기기 기능만 동작하며, MC68EC040은 CPU만의 기능으로 MC68360의 마스터로 동작한다. 이러함으로써 프로세서 능력은 MC680360만으로 동작할 경우의 성능보다 4∼5배 향상된다. ATM 교환기에서 프레임 릴레이를 연동하기 위해서는 기본적으로 제2도에서와 같이 매 프레임을 AAL5 CPCS-PDU로 변환하고 또한 ATM 셀을 수신하여 AAL5 CPCS -PDU를 프레임으로 변환하는 기능을 수행하여야 하며, 특히 서비스 연동의 경우에는 X.25 및 LAN 등의 전송을 지원하는 멀티프로토콜 인캡슐레이션(Multiprotocol Encapsulation) 기능과 이에 수반되는 기능 등을 처리하기 위해서는 고성능의 프로세서가 요구되며, 본 발명의 경우와 같이 4개의 DS1/E1 프레임 릴레이의 트래픽을 처리하기 위해서는 상기와 같이 2개의 프로세서를 사용함으로써 해결된다. 프로세서 제어부(542)의 기능은 상기 언급한 바와 같이 제2도의 기능이 가장 중요한 기능이며, 이러한 기능을 실현하기 위하여 크게는 DS1/E1 접속부(533)와 DS1/E1 등기부(523)와 HDLC 제어부(522)와 AAL5 패킷수신 제어부(563)와 AAL5 패킷송신 제어부(573) 등의 소자를 초기화하고 제어하는 기능을 갖는다. 또한 IPC 전송부(550)를 통하여 FMDA(300)와 정의된 메시지를 전달함으로써 사용자 정보전송 이외의 유지보수 정보등을 FMDA(300)에서 총괄할 수 있도록 한다.The processor control unit 542 uses two processors, namely, MC68EC040 and MC68360, and is composed of 16-bit ROM and 32-bit SRAM. The MC68360 operates in the companion mode of the MC68EC040, which does not operate the CPU part but only the peripheral functions. The MC68EC040 operates as the master of the MC68360 with only the CPU function. This improves processor performance by four to five times the performance of the MC680360 only. In order to interlock frame relay in ATM exchange, basically, every frame should be converted into AAL5 CPCS-PDU as shown in Fig. 2, and the ATM cell should be received to convert AAL5 CPCS -PDU into frame. In the case of interworking, a high-performance processor is required to process the Multiprotocol Encapsulation function supporting the transmission of X.25 and LAN and the like, and a high performance processor. In order to handle the traffic of the DS1 / E1 frame relay, it is solved by using two processors as described above. As mentioned above, the function of FIG. 2 is the most important function of the processor control unit 542, and the DS1 / E1 connection unit 533, the DS1 / E1 register 523, and the HDLC control unit (2) are largely implemented to realize such a function. 522, the AAL5 packet reception control section 563, and the AAL5 packet transmission control section 573, and initializes and controls elements. In addition, by transmitting the defined message with the FMDA (300) through the IPC transmitter 550, it is possible to oversee the maintenance information and the like other than the user information transmission in the FMDA (300).
RS232C 제어부(541)는 사람-기계(Man-Machine) 인터페이스를 제공하며, 본 발명에서는 MC68360에서 제공하는 UART(Universal Asynchronous Receiver and Transmission)기능과 TTL과 RS232C 간의 신호변환 소자를 이용한다.The RS232C controller 541 provides a man-machine interface, and the present invention uses a universal asynchronous receiver and transmission (UART) function provided by the MC68360 and a signal conversion device between the TTL and the RS232C.
버스 중재부(531)는 데이터 버스와 주소버스를 프로세서 및 여러 소자들이 공유하는 것을 원만하게 중재하기 위한 것으로서 본 발명에서는 EPLD인 EPM9560GC 280을 사용하여 VHDL의 일종인 AHDL로 구현하였다. HDLC 제어부(522)와 AAL5 패킷수신 제어부(563)와 AAL5 패킷 송신 제어부(573)는 수신패킷 메모리부(561)와 송신패킷 메모리부(571)를 공유하며 여기에 데이터를 쓰고 읽을 때 DMA로 수행하므로 일시간 버스 마스터(master)가 되며, 또한 프로세서도 이들 메모리를 쓰기/읽기를 할 필요가 있다. 따라서 버스 중재부(531)는 각 소자에서의 사건을 종합하여 동일한 메모리를 쓰기 또는 읽기를 하려는 소자가 2개 이상 동시에 발생할 경우 이를 원만하게 중재하는 기능과 버스가 효율적으로 이용될 수 있도록 제어하는 기능을 수행한다. 한 예로 DS1/E1을 통하여 HDLC 제어부(522)가 하나의 프레임을 수신하는 사건은 수신패킷 메모리부(561)에 쓰기를 필요로 하고, FIFO 수신부(564)를 통하여 ATM 셀을 수신하는 사건은 송신패킷 메모리부(571)에 쓰기를 필요로 하며, 이 경우 서로 다른 메모리를 사용하므로 버스 중재기에서 주소 및 데이터 버스를 각각 국부버스로 사용하도록 버퍼를 제어함으로써 동시 처리가 가능하다.The bus arbitration unit 531 smoothly mediates the sharing of the data bus and the address bus between the processor and the various devices. In the present invention, the bus arbitration unit 531 is implemented as AHDL, which is a type of VHDL, using the EPLD EPM9560GC 280. The HDLC control unit 522, the AAL5 packet reception control unit 563, and the AAL5 packet transmission control unit 573 share the reception packet memory unit 561 and the transmission packet memory unit 571, and perform data by using DMA when writing and reading data. Thus, it becomes a one-time bus master, and the processor also needs to write / read these memories. Therefore, the bus arbitration unit 531 combines the events in each device to smoothly mediate when two or more devices to write or read the same memory occur simultaneously and to control the bus to be used efficiently. Do this. For example, an event in which the HDLC control unit 522 receives one frame through DS1 / E1 requires writing to the reception packet memory unit 561, and an event in which an ATM cell is received through the FIFO receiving unit 564 is transmitted. The packet memory unit 571 needs to be written. In this case, since different memories are used, simultaneous processing is possible by controlling the buffer to use the address and data buses as local buses in the bus arbiter.
인터럽트 제어부(532)는 여러 소자에서의 인터럽트 발생시 이를 원만하게 효율적으로 제어하기 위한 기능과 AAL5 패킷송신 제어부와 AAL5 패킷수신 제어부에 필요한 제어신호를 생성한다. 또한, 자체 시험에는 AAL5 패킷 송신부에서 출력되는 셀을 인터럽트 제어부에서 수신하여 이를 FIFO 수신부로 입력되게 한다. 이외에도 주변 소자를 리셋하는 기능을 수행한다. 본 실시예에서는 버스 중재기와 동일한 EPLD인 EPM9560GC280을 사용하였다.The interrupt control unit 532 generates a function for smoothly and efficiently controlling interrupts in various devices and generates control signals required for the AAL5 packet transmission control unit and the AAL5 packet reception control unit. In addition, the self test receives the cell output from the AAL5 packet transmitter from the interrupt controller and inputs it to the FIFO receiver. In addition, it performs a function of resetting peripheral devices. In this example, the same EPLD EPM9560GC280 is used.
상술한 바와 같은 본 발명은 동일한 PCB에 DS1/E1 동기부(523)의 소자에 따라 DS1 또는 E1으로의 사용이 가능한 DS1/E1 겸용 사용이 가능하며, 하나의 DS1/E1에 여러 가입자가 다중화되어 서비스되는 채널별(Channelized) 프레임 릴레이를 제공하며 따라서 필요시에는 하나의 가입자에게 DS1/E1을 통채로 할당되는 채널화되지 않은 것도 가능하다는 데에 그 효과가 있다. 또한 ATM의 STM-1 155Mbps에 비해 저속인 DS1/E1을 처리함에 있어서 프로세서 및 AAL5 소자를 효율적으로 사용하기 위하여 4개의 DS1/E1을 처리할 수 있다는 데에 또 다른 효과가 있다.As described above, according to the present invention, the DS1 / E1 can be used as the DS1 / E1, which can be used as the DS1 / E1 according to the elements of the DS1 / E1 synchronizer 523, and multiple subscribers are multiplexed to one DS1 / E1. There is an effect that it is possible to provide a channelized frame relay that is serviced, and thus it is also possible to be unchannelized to allocate one subscriber to DS1 / E1 when necessary. In addition, there is another advantage in processing DS1 / E1, which is slower than STM-1 155Mbps in ATM, in order to efficiently use processor and AAL5 devices.
본 발명으로 인하여 ATM 교환기에서 프레임 릴레이 가입자 및 망을 직접 접속할 수 있으며, 또한 서비스 연동기능에 의하여 ATM 가입자와 프레임 릴레이 가입자간의 통신시 ATM 가입자 또는 프레임 릴레이 가입자라는 인식없이 서비스가 변환되어 제공될 수 있게 한다는 데에 또 다른 효과가 있다.Due to the present invention, a frame relay subscriber and a network can be directly connected to an ATM switch, and a service can be converted and provided without a recognition of an ATM subscriber or a frame relay subscriber in communication between an ATM subscriber and a frame relay subscriber by a service interworking function. There is another effect.
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