KR0139430B1

KR0139430B1 - 디 플립플롭을 이용한 정현파 발생회로

Info

Publication number: KR0139430B1
Application number: KR1019950015442A
Authority: KR
Inventors: 김도윤
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-06-12
Filing date: 1995-06-12
Publication date: 1998-07-15
Also published as: KR970004323A

Abstract

본 발명은 디 플립플롭을 이용한 정현파 발생 회로에 관한 것으로, 구형파 클럭 신호(PULSE)와 리세트 신호(RESET)를 입력으로 받아, 임의의 주파수를 갖는 정현파를 얻기 위해서 입력된 구형파 클럭 신호를 한 주기만큼씩 지연시켜 각 출력단에서 출력하는 지연부(50)와; 상기 지연부(50)의 각 출력단으로부터 출력되는 지연된 신호를 입력으로 받아, 증폭시켜 출력하는 증폭부(60)와; 상기 증폭부(60)의 각 출력단으로부터 출력되는 신호를 입력으로 받아, 임의의 주파수를 갖는 정현파를 발생시켜 출력하는 래더부(70)로 구성되었으며, 입력된 구형파 신호를 정현파로 바꾸어 출력하는 데 있어서, 카운터와 디코딩에 필요한 논리 회로를 없애고 디 플립플롭과 저항 소자를 사용함으로써, 회로의 크기를 최소화하고 전류 소비를 줄인 디 플립플롭을 이용한 정현파 발생 회로에 관한 것이다.

Description

디 플립플롭을 이용한 정현파 발생 회로

제1도는 종래의 정현파 발생 회로를 적용한 회로도이고,

제2도는 이 발명의 실시예에 따른 디 플립플롭을 이용한 정현파 발생 회로를 적용한 회로도이고,

제3도는 이 발명의 실시예에 따른 디 플립플롭을 이용한 정현파 발생 회로의 등가 회로도이고,

제4도는 이 발명의 실시예에 따른 디 플립플롭을 이용한 정현파 발생 회로의 타이밍도이다.

이 발명은 디 플립플롭을 이용한 정현파 발생 회로에 관한 것으로서, 더 상세히 말하자면, 입력된 구형파 신호를 정현파로 바꾸어 출력하는 데 있어서, 카운터와 디코딩에 필요한 논리회로를 없애고 디 플립플롭과 저항 소자를 사용하므로써, 회로의 크기를 최소하하고 전류 소비를 줄인 디 플립플롭을 이용한 정현파 발생 회로에 관한 것이다.

이하, 첨부된 도면을 참조로 하여 종래의 정현파 발생 회로에 대하여 설명하기로 한다.

제1도는 종래의 정현파 발생 회로를 적용한 회로도이다.

제1도에 도시되어 있듯이, 종래의 정현파 발생 회로의 구성은,

특정 주파수의 구형파 신호를 입력으로 받아, 카운터 로직으로 카운팅하여 출력하는 카운터(10)와;

상기 카운터(10)의 출력을 입력으로 받아, 디코딩 로직에 의해 디코딩하여 출력하는 디코팅 논리 회로(20)와;

상기 디코팅 논리 회로(20)의 각 출력 단자에 연결되어, 각 출력 단자로부터 출력되는 신호에 의해서 온/오프 제어되는 다수개의 전류원(30,31,32,....)과;

상기 전류원으로부터 발생되는 전류를 반전 입력(-)으로 받아, 입력된 신호를 증폭하고 가산함으로써, 정현파를 발생시켜 출력하는 가산 증폭기(40)와;

상기 가산 증폭기(40)의 반전 입력(-)과 출력 단자를 연결하는 피드백 저항(R_F)으로 이루어져 있다.

또, 이와는 별도로 카운트된 값을 롬(ROM)에 입력시켜 읽어내면서, 디코딩하는 경우도 있다.

이와 같은 종래의 기술은 구형파 신호를 카운팅하여 다시 디코딩해야 하는 번거로움이 있을 뿐더러, 디코딩된 비트가 여러개의 전류원을 온/오프시켜야 하기 때문에, 디코딩된 비트수만큼 전류원 회로가 필요하게 되어 회로의 크기가 커지고, 전류 소비가 높아지며 결국은 제조 원가의 상승을 가져오는 문제점이 있다.

따라서 본 발명의 목적은 상기 와같은 종래의 문제점을 해결하기 위한 것으로서, 입력된 구형파 신호를 정현파로 바꾸어 출력하는 데 있어서, 카운터와 디코딩에 필요한 논리 회로를 없애고 디 플립플롭과 저항 소자를 사용함으로써, 회로의 크기를 최소화하고 전류 소비를 줄인 디 플립플롭을 이용한 정현파 발생 회로를 제공하는 데에 있다.

상기의 목적을 달성하기 위한 본 발명의 구성은,

구형파 클럭 신호와 리세트 신호를 입력으로 받아, 임의의 주파수를 갖는 정현파를 얻기 위해서 입력된 구형파 클럭 신호를 한 주기만큼씩 지연시켜 각 출력단에서 출력하는 지연부와;

상기 지연부의 각 출력단으로부터 출력되는 지연된 신호를 입력으로 받아, 증폭시켜 출력하는 증폭부와;

상기 증폭부의 각 출력단으로부터 출력되는 신호를 입력으로 받아, 임의의 주파수를 갖는 정현파를 발생시켜 출력하는 래더부(Ladder)로 이루어져 있다.

상기한 지연부의 구성은,

구형파 클럭 신호와 리세트 신호를 각각 클럭 입력과 리세트 입력으로 받고, 앞단의 출력이 다음단의 입력으로 들어가며, 마지막단의 반전 출력이 첫단의 입력으로 들어가는 형태의 지연 수단으로 이루어져 있다.

상기한 증폭부의 구성은,

상기 지연부의 각 출력단으로부터 출력되는 신호를 입력으로 받아, 증폭시켜 출력하는 버퍼 회로로 이루어져 있다.

상기한 래더부의 구성은,

상기 버퍼 회로의 각 출력단이 일측 단자에 연결되는 저항과;

상기 저항의 공통 타측 단자와 접지선을 연결하는 두 개의 직렬 저항으로 이루어져 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.

제2도는 본 발명의 실시예에 따른 디 플립플롭을 이용한 정현파 발생 회로를 적용한 회로도이다.

제2도에 도시되어 있듯이, 본 발명의 실시예에 따른 디 플립플롭을 이용한 정현파 발생 회로의 구성은,

구형파 클럭 신호(PULSE)와 리세트 신호(RESET)를 입력으로 받아, 임의의 주파수를 갖는 정현파를 얻기 위해서 입력된 구형파 클럭 신호를 한 주기만큼씩 지연시켜 각 출력단에서 출력하는 지연부(50)와;

상기 지연부(50)의 각 출력단으로부터 출력되는 지연된 신호를 입력으로 받아, 증폭시켜 출력하는 증폭부(60)와;

상기 증폭부(60)의 각 출력단으로부터 출력되는 신호를 입력으로 받아, 임의의 주파수를 갖는 정현파를 발생시켜 출력하는 래더부(70)로 이루어져 있다.

상기한 지연부(50)의 구성은,

구형파 클럭 신호(PULSE)와 리세트 신호(RESET)를 각각 클럭 입력(CK)과 리세트 입력(RN)으로 받고, 앞단의 출력이 다음단의 입력으로 들어가며, 마지막단(DFF4)의 반전 출력(QN)이 첫단(DFF1)의 입력(D)으로 들어가는 형태의 디 플립플롭(DFF1~DFF4)으로 이루어져 있다.

상기한 증폭부(60)의 구성은,

상기 지연부(50)의 각 출력단으로부터 출력되는 신호(V2,V2,V3)를 입력으로 받아, 증폭시켜 출력하는 버퍼 회로(BF1,BF2,BF3)로 이루어져 있다.

상기한 래더부(70)의 구성은,

상기 버퍼 회로(BF1,BF2,BF3)의 각 출력단이 일측 단자에 연결되는 저항(R1,R2,R3)과;

상기 저항(R1,R2,R3)의 공통 타측 단자와 접지선을 연결하는 두 개의 직렬 저항(R4,R5)으로 이루어져 있다.

상기와 같이 이루어져 있는 본 발명의 실시예에 따른 디 플립플롭을 이용한 정현파 발생 회로의 동작은 다음과 같다.

본 발명의 실시예따른 디 플립플롭을 이용한 정현파 발생 회로는, 임의의 출력 정현파의 주파수를 얻기 위해서 디 플립플롭을 사용한 것이며, 필요에 의해 어떤 특정 주파수를 얻고자 한다면 디 플립플롭을 첨가할 수도 있다.

또, 제4도는 본 발명의 실시예를 따른 디 플립플롭을 이용한 정현파 발생 회로의 타이밍도로서, 250KMz의 주파수를 갖는 정현파를 얻기 위해서 사용된 회로의 결과 파형이며, 클럭은 2MHz로 사용했고 스텝은 8단계로 나뉘어진다.

본 발명의 실시예에 따른 디 플립플롭을 이용한 정현파 발생 회로에 대해서 좀 더 상세히 설명하기 위해 제3도에 도시된 등가 회로를 사용하여 설명하기로 한다.

먼저, 상기 지연부(50)의 각 디 플립플롭(DFF1~DFF4)의 출력단자 전압(V1,V2,V3)은, '하이' 또는 '로우'인 상태이다.

또한, 상기 래더부(70)의 저항(R5) 양단에 인가되는 전압(V₀)은, 사용자가 얻고자 하는 최종적인 정현파 출력이다.

따라서, 최종적인 정현파 출력 전압은 다음과 같이 표현될 수 있다.

상기한 제(3)식에 도식되어 있듯이, 최종적인 정현파 출력(V₀)은, 그 크기를 저항으로써 제어할 수 있으며, 각 스텝의 크기는 각 디 플립플롭의 출력전압(V1,V2,V3)에 의해서 결정된다.

따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 디 플립플롭을 이용한 정현파 발생 회로의 효과는, 입력된 구형파 신호를 정현파로 바꾸어 출력하는 데 있어서, 카운터와 디코딩에 필요한 논리회로를 없애고 디 플립플롭과 저항 소자를 사용함으로써, 회로의 크기를 최소화하고 전류 소비를 줄이도록 한 것이다.

Claims

구형파 클럭 신호(PULSE)와 리세트 신호(RESET)를 입력으로 받아, 임의의 주파수를 갖는 정현파를 얻기 위해서 입력된 구형파 클럭 신호를 한 주기만큼씩 지연시켜 각 출력단에서 출력하는 지연부(50)와; 상기 지연부(50)의 각 출력단으로부터 출력되는 지연된 신호를 입력으로 받아, 증폭시켜 출력하는 증폭부(60)와; 상기 증폭부(60)의 각 출력단으로부터 출력되는 신호를 입력으로 받아, 임의의 주파수를 갖는 정현파를 발생시켜 출력하는 래더부(70)로 이루어져 있는 것을 특징으로 하는 디 플립플롭을 이용한 정현파 발생 회로.
제1항에 있어서, 상기한 지연부(50)는 구형파 클럭 신호(PULSE)와 리세트 신호(RESET)를 각각 클럭 입력(CK)과 리세트 입력(RN)으로 받고, 앞단의 출력이 다음단의 입력으로 들어가며, 마지막단(DFF4)의 반전 출력(QN)이 첫단(DFF1)의 입력(D)으로 들어가는 형태의 디 플립플롭(DFF1~DFF4)으로 이루어져 있는 것을 특징으로 하는 디 플립플롭을 이용한 정현파 발생 회로.
제1항에 있어서, 상기한 증폭부(60)는 상기 지연부(50)의 각 출력단으로부터 출력되는 신호(V2,V2,V3)를 입력으로 받아, 증폭시켜 출력하는 버퍼 회로(BF1,BF2,BF3)로 이루어져 있는 것을 특징으로 하는 디 플립플롭을 이용한 정현파 발생 회로.
제1항에 있어서, 상기한 래더부(70)는 상기 버퍼 회로(BF1,BF2,BF3)의 각 출력단이 일측 단자에 연결되는 저항(R1,R2,R3)과; 상기 저항(R1,R2,R3)의 공통 타측 단자와 접지선을 연결하는 두 개의 직렬 저항(R4,R5)으로 이루어져 있는 것을 특징으로 하는 디 플립플롭을 이용한 정현파 발생 회로.
제2항에 있어서, 상기한 지연 수단(DFF1~DFF4)은 디 플립플롭으로 이루어져 있는 것을 특징으로 하는 디 플립플롭을 이용한 정현파 발생 회로.