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KR0182073B1 - 반도체 칩 스케일 반도체 패키지 및 그 제조방법 - Google Patents

반도체 칩 스케일 반도체 패키지 및 그 제조방법 Download PDF

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KR0182073B1
KR0182073B1 KR1019950054765A KR19950054765A KR0182073B1 KR 0182073 B1 KR0182073 B1 KR 0182073B1 KR 1019950054765 A KR1019950054765 A KR 1019950054765A KR 19950054765 A KR19950054765 A KR 19950054765A KR 0182073 B1 KR0182073 B1 KR 0182073B1
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bump
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허영욱
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Abstract

본 발명은 반도체 패키지의 면적이 반도체 칩의 면적과 비슷한 정도이면서도 그 성능의 저하가 없는 반도체 칩 스케일(Scale) 반도체 패키지 및 그 제조 방법에 관한 것으로서, 본 발명의 반도체 패키지는, 신호 인출용 범프가 형성된 반도체 칩과, 반도체 칩과 전기적으로 접속되어 입출력 신호를 전달하기 위한 인쇄회로기판과, 반도체 칩의 하부 영역에 접착되는 인쇄회로기판의 저면에 형성되어 입출력 단자로서 사용되는 솔더볼 및, 반도체 칩을 인쇄회로기판상에 접착시키는 에폭시 수지층으로 구성되며; 인쇄회로기판이 중합수지층, 구리 회로 패턴 및, 솔더 마스크로 이루어지고, 구리 회로 패턴이 반도체 칩의 신호 인출용 범프와 솔더볼을 전기적으로 접속시키기 위한 칩 범프용 랜드 및 솔더볼 랜드를 포함하고, 본 발명의 제조 방법은, 중합 수지 기판(Substrate)상에 구리 회로 패턴을 형성시키는 단계와; 반도체 칩의 본드 패드에 융착된 범프가 구리 회로 패턴에 융착될 부분을 제외한 중합 수지 기판상에 솔더 마스크를 형성시켜 칩 범프용 안착 개구를 형성시키는 단계와; 중합 수지 기판상의 구리 회로 패턴이 형성된 면의 대향면에 솔더볼 안착 개구를 형성시키는 단계와; 반도체 칩의 본드 패드에 융착된 범프를 칩 범프용 안착 개구내에 융착시키는 단계와; 반도체 칩과 솔더 마스크 사이에 에폭시를 충진시켜 경화시키는 단계와; 솔더볼 안착 개구에 솔더볼을 융착시키는 단계로 이루어지며, 이러한 본 발명의 제조 방법에 의한 반도체 패키지는 그 성능의 저하가 전혀 없으면서도 반도체 패키지의 면적이 패키지 내에 탑재된 반도체 칩 면적과 비슷한 정도, 특히 120% 를 초과하지 않는 범위내이므로, 반도체 패키지의 소형화를 이루고 있는 유용한 발명이다.

Description

반도체 칩 스케일(Scale) 반도체 패키지 및 그 제조 방법
제1도는 본 발명의 바람직한 일구체예에 따른 반도체 칩 스케일(Scale) 반도체 패키지의 측단면도.
제2도는 제1도의 A부 확대도.
제3도 (a)(b)는, 각각, 본 발명에 따른 반도체 패키지에 있어서 칩과 솔더볼을 전기적으로 접속시키기 위한 바람직한 일구체예에 따른 칩 범프용 랜드 및 솔더볼 랜드가 형성된 구리 회로 패턴(Pattern)의 평면도 및 측단면도
제4도 (a)(b)는, 각각, 본 발명에 따른 반도체 패키지에 있어서 칩과 솔더볼을 전기적으로 접속시키기 위한 바람직한 다른 일구체예에 따른 칩 범프용 랜드 및 솔더볼 랜드가 형성된 구리 회로 패턴의 평면도 및 측단면도
제5도는 본 발명의 바람직한 다른 일구체예에 따른 반도체 칩 스케일 반도체 패키지의 측단면도
제6도는 종래의 플립 칩(Flip Chip) 반도체 패키지의 측단면도
*도면의 주요부분에 대한 부호의 설명
1, 1' : 본 발명의 반도체 칩 스케일(Scale) 반도체 패키지
10 : 반도체 칩 11 : 범프
20 : 인쇄 회로 기판 21 : 중합 수지층(기판)
22 : 솔더마스크 23 : 구리 회로 패턴(Pattern)
23a : 버리드 비아(Buried Via) 23b : 블라인드 비아(Blind Via)
24 : 니켈 도금층 25 : 백금 도금층
26 : 솔더볼 랜드 27 : 칩 펌프용 랜드
28 : 솔더볼 안착 개구 29 : 범프 안착 개구
30 : 솔더볼 31 : 범프
40 : 에폭시
본 발명은 반도체 칩 스케일(Scale) 반도체 패키지 및 그 제조 방법에 관한 것이며, 더욱 상세하게는, 반도체 패키지의 면적이 반도체 칩의 면적과 비슷한 정도이면서도 그 성능의 저하가 없는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근, 가전제품, 통신기기, 컴퓨터등 모든 반도체 관련 전자제품들이 소형화되어가고 있는 실정인 바, 이와 같은 전자제품들의 소형화 추세에 따라 반도체 패키지에 있어서도 그 성능 저하 없는 소형화가 요청되고 있다.
그러나, 리이드가 반도체 패키지의 네 측면으로 부터 연장되는 종래의 쿼드 플랫(Quad Flat) 반도체 패키지에 있어서는 그 구조상 면적을 축소하기가 대단히 곤란하였으며, 이러한 문제를 해소하기 위한 종래의 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지는 쿼드 플랫 반도체 패키지에 비하여 그 면적이 20% 이상 작아지기는 하였으나, 반도체 패키지에 내장된 반도체 칩의 면적에 비하여 패키지의 면적이 여전히 몇배 이상 크기 때문에 전자제품들의 소형화에는 한계가 있었으며 충분히 만족스러운 것은 못되었다.
이러한 한계를 극복하기 위한 종래의 방안으로서, 제6도에 도시한 바와 같이, 반도체 칩(10)의 본드 패드(도시하지 않음)와 입출력 단자로서 사용되며 반도체 칩(10)으로 부터 일정 거리 이격(離隔)한 외곽부에 위치하는 솔더볼(30)을 구리 회로 패턴(203)을 통하여 전기적으로 접속시키기 위해 반도체 칩(10) 상면의 본드 패드에 범프(31)를 형성시킨 다음, 이를 뒤집어 솔더 마스크(202) 없이 노출된 인쇄회로기판(200)의 구리 패턴(203)상에 융착시키고 에폭시 수지를 충진시키는 플립 칩(Flip Chip) 실장 방법을 이용한 면적 축소형 반도체 패키지(100)가 제안되어 있으나, 이 역시 반도체 칩의 크기에 비하여 패키지의 면적이 여전히 훨씬 큰 문제가 있었다.
따라서, 본 발명의 목적은, 반도체 패키지의 면적을 패키지 내에 탑재된 반도체 칩 면적과 비슷한 정도, 특히 120% 를 초과하지 않는 범위내로 하면서도, 성능의 저하가 없는 반도체 칩 스케일 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
이러한 본 발명의 목적은, 입출력 단자로서 사용되는 솔더볼을 반도체 칩의 하부 영역에 위치시키며, 반도체 칩과 솔더볼을 전기적으로 접속시키기 위한 구리 회로 패턴(Pattern)을 이용하는 것에 의하여 가능하게 된다.
따라서, 본 발명의 첫 번째 양태(樣態)에 의하면, 신호 인출용 범프가 형성된 반도체 칩과; 상기한 반도체 칩과 전기적으로 접속되어 입출력 신호를 전달하기 위한 인쇄회로기판과; 상기한 반도체 칩의 하부 영역에 접착되는 상기한 인쇄회로기판의 저면에 형성되어 입출력 단자로서 사용되는 솔더볼 및; 상기한 반도체 칩을 상기한 인쇄회로기판상에 접착시키는 에폭시 수지층으로 구성되며; 상기한 인쇄회로기판이 중합수지층, 구리 회로 패턴 및, 솔더 마스크로 이루어지고, 상기한 구리 회로 패턴이 상기한 반도체 칩의 신호 인출용 범프와 상기한 솔더볼을 전기적으로 접속시키기 위한 칩 범프용 랜드 및 솔더볼 랜드를 포함하는, 반도체 칩 스케일(Scale) 반도체 패키지가 제공된다.
본 발명의 두 번째 양태(樣態)에 의하면, 첫 번째 양태에 의한 반도체 패키지에 있어서 인쇄회로기판은 적층된 다수의 중합 수지층과, 각각의 중합 수지층 상면에 형성되는 구리 회로 패턴 및, 최상면의 솔더 마스크로 구성되며, 다수의 솔더볼이 하나의 범프 접속에 의해 파워 시그널(Power Signal) 및/또는 그라운드(Ground)를 공유하도록, 상하로 이웃하는 구리 회로 패턴이 비아(Via)에 의해 상호 전기적으로 연결되는 반도체 패키지가 제공된다.
본 발명의 세 번째 양태(樣態)에 의하면, 중합 수지 기판(Substrate)상에 구리 회로 패턴을 형성시키는 단계와; 반도체 칩의 본드 패드에 융착된 범프가 상기한 구리 회로 패턴에 융착될 부분을 제외한 중합 수지 기판상에 솔더 마스크를 형성시켜 칩 범프용 안착 개구를 형성시키는 단계와; 상기한 중합 수지 기판상의 상기한 구리 회로 패턴이 형성된 면의 대향면에 솔더볼 안착 개구를 형성시키는 단계와; 상기한 반도체 칩의 본드 패드에 융착된 범프를 칩 범프용 안착 개구내에 융착시키는 단계와; 상기한 반도체 칩과 솔더 마스크 사이에 에폭시를 충진시켜 경화시키는 단계와; 상기한 솔더볼 안착 개구에 솔더볼을 융착시키는 단계로 이루어지는, 반도체 칩 스케일 반도체 패키지의 제조 방법이 제공된다.
이하, 본 발명을 첨부된 도면을 참조하여 더욱 상세히 설명하기로 한다.
제1도는 본 발명의 바람직한 일구체예에 따른 반도체 칩 스케일 반도체 패키지(1)의 측단면도로서, 신호 인출용 범프가 형성된 반도체 칩(10)과, 반도체 칩(10)과 전기적으로 접속되어 입출력 신호를 전달하기 위한 인쇄회로기판(20)과, 반도체 칩(10)의 하부 영역에 접착되는 인쇄회로기판(20)의 저면에 형성되어 입출력 단자로서 사용되는 솔더볼(30) 및; 반도체 칩(10)을 상기한 인쇄회로기판(20)상에 접착시키는 에폭시 수지층(40)으로 구성된다. 전기적 접속 수단으로서 구조상 취약한 본드 와이어가 존재하지 않으므로 종래와 같은 플라스틱 봉지부는 불필요하면, 이것은 반도체 패키지의 소형화에 기여하는 한 요소가 될 수 있다.
인쇄회로기판(20)은 통상적인 것과 마찬가지로 중합수지(21), 구리 회로 패턴(23) 및, 솔더 마스크(22)로 이루어진다.
중합 수지 (21)로서는 다양한 고분자 중합체가 사용될 수 있으나, 본 발명에 사용되는 바람직한 수지로서는 롤리이미드(Polyimide) 수지나 비스말레이미드트리아진(Bismaleimide triazine) 수지를 사용하는 것이며, 가장 바람직한 것은 폴리이미드 수지이다. 이러한 폴리이미드 수지는 단층 또는 다층으로 사용할 수 있다. 또한, 솔더 마스크(22) 역시, 다양한 종류의 절연성 중합 수지 박막으로 형성될 수 있으나, 에폭시 또는 폴리이미드 박막으로 형성하는 것이 바람직하다.
구리 회로 패턴(23)은 그 사용 목적 및 기능등에 따라 다양하게 형성 가능하나, 본 발명의 반도체 패키지(1)에 있어서는 구리 회로 패턴(23)이 반도체 칩(10)의 본드 패드(도시하지 않음)상에 융착된 범프(31)와 솔더볼(30)을 전기적으로 접속시키기 위한 칩 범프용 랜드(27) 및 솔더볼 랜드(26)를 포함하며, 이에 대해서는후술하는 제3, 4도에 대한 설명을 참조하기 바란다.
이러한 본 발명의 바람직한 일구체예에 따른 반도체 칩 스케일 반도체 패키지(1)의 제조 방법은, 폴리이미드 수지와 같은 중합 수지 기판(21)상에 구리 박막을 적층시키고, 구리 박막 상부에 포토 레지스트 드라이 필름(Photo-resist Dry Film)을 형성시킨 후, 그 상부에 포토 마스크(Photo Mask)를 올려 놓고, 구리 회로 패턴을 이미징(Imaging)시킨 다음, UV를 조사하고, 식각(Etching) 처리하는 통상적인 방법에 의하여 중합 수지 기판(21)상에 구리 회로 패턴(23)을 형성시키는 단계와; 반도체 칩(10)의 본드 패드(도시하지 않음)에 융착된 범프(31)가 상기한 구리 회로 패턴(23)에 융착될 부분을 제외한 중합 수지 기판(21)상에 솔더 마스크(22)를 형성시켜 범프 안착 개구(29)(제3, 4도 참조)를 형성시키는 단계와; 중합 수지 기판(21)상의 구리 회로 패턴(23)이 형성된 면의 대향면에 중합 수지를 제거한 솔더볼 안착 개구(28)(제3, 4도 참조)를 형성시키는 단계와; 칩 범프용 안착 개구(29) 저면의 구리 회로 패턴(23)에 송진 플럭스(Losin Flux)와 같은 활성재를 도포한 후, 반도체 칩(10)을 탑재하여 고온의 오븐(Oven), 또는 로(爐; Furnace)내로 통과시켜 반도체 칩(10)의 본드 패드에 융착된 범프(31)를 변형시켜 범프 안착 개구(29)내에 융착시키는 단계와; 디플럭스(Deflux) 처리에 의하여 잔존하는 활성재를 제거하는 활성재 제거 단계와; 반도체 칩(10)과, 기판(20)의 솔더 마스크(22) 사이의 갭(Gap)을 없애기 위해 에폭시(40)를 충진시킨 후, 100℃ 이상의 고온에서 경화시키는 에폭시(40) 충진 경화 단계와; 솔더볼 안착 개구(28)내에 솔더볼(30)을 융착시키는 단계로 이루어진다.
제2도는 제1도의 A부 확대도로서, 반도체 칩(10)과 입출력 단자로서 사용되는 솔더볼(30)을 전기적으로 접속시키기 위한 구리 회로 패턴(23) 및 범프(31)와 솔더볼(30)의 연결 접속 구조를 도시하고 있다.
인쇄회로기판(20)은 중합 수지층(21) 및 그 위에 형성된 구리 회로 패턴(23)과, 그 상층의 솔더 마스크(22)로 이루어지며, 반도체 칩(10)의 본드 패드(도시하지 않음)와 구리 회로 패턴(23)의 일측 상면은 범프(31)에 의해서 전기적으로 접속되며, 솔더볼(30)은 구리 회로 패턴(23)의 일측 저면에 전기적으로 접속되어 있으므로, 반도체 칩(10)의 신호 입출력은 솔더볼(30)을 통하여 수행될 수 있게 된다. 본 발명의 반도체 패키지(1)에 있어서는 입출력 단자로서 기능하는 솔더볼(30)이 반도체 칩(10)의 하부 영역에 위치하므로 반도체 패키지(1)의 면적을 축소시킬 수가 있다. 반도체 칩(10)의 본드 패드에 형성되는 범프(31)는 금(Au), Sn/Pb 솔더, 또는 금(Au)과 Sn/Pb 솔더의 혼합 구조이거나, 또는 웨이퍼 공정시 사용하는 통상의 범프일 수 있다. 이러한 범프(31)가 융착된 반도체 칩(10)은 범프(31)가 범프 안착 개구(29)(제3, 4도 참조)내의 구리 회로 패턴(23)상에 일치되도록 탑재된다. 한편, 솔더볼(30)은 통상적인 Sn/Pb 솔더이나, 필요에 따라서는 범프(31)의 경우에서와 같은 다양한 변화도 가능하다.
또한, 반도체 칩(10)과 솔더 마스크(22) 사이에는 에폭시 수지가 충진, 경화되어 반도체 칩(10)을 기판(20)상에 견고히 부착시키는 동시에, 범프(31)의 손상을 방지하는 역할을 하게 된다.
구리 회로 패턴(23)상의 범프(31) 및 솔더볼(30) 안착 부분에는 Ni 도금층(24)이 형성될 수 있으며, 그 상면에는 도전성을 향상시키기 위한 Au 도금층(25)이 형성될 수 있다. Au 도금층(25)의 두께는 0.2 미크론 이상, 바람직하게는 0.3 미크론 이상으로 하는 것이 양호한 도전성을 발휘할 수 있으므로 바람직하다. Ni 도금층(24)은 구리 회로 패턴(23)의 표면 보호를 위하여 도금되며, 그 두께는 1 미크론 이상, 바람직하게는 3 미크론 이상이다. 이러한 Ni 도금층 및 Au 도금층의 형성은 본 발명의 반도체 패키지 및 그 제조 방법에 있어서 선택적인 사항으로서, 어느 하나의 도금층만을 형성시킬 수도 있으며, 이러한 도금층의 존재는 절대적인 것이 아니다.
제3도 및 제4도의 (a)와 (b)는, 각각, 본 발명에 따른 반도체 패키지(1)에 있어서 반도체 칩(10)과 솔더볼(30)을 전기적으로 접속시키기 위한 바람직한 구체예들에 따른 칩 범프용 랜드(27) 및 솔더볼 랜드(26)가 형성된 구리 회로 패턴(23)의 평면도 및 측단면도이다.
제3도(a) 및 제4도(a)에 도시한 바와 같이, 반도체 칩(10)과 솔더볼(30)을 전기적으로 접속시키기 위한 구리 회로 패턴(23)이 그 일측 상면 및 타측 저면에 각각, 원형의 칩 범프용 랜드(27) 및 솔더볼 랜드(26)가 형성되어 그 평면이 전체적으로 아령 형상을 하고 있으나, 전기적 접속을 가능케 하는 것이라면 어떠한 형상이라도 무방하다.
또한, 제3도(b) 및 제4도(b)에 도시한 바와 같이, 범프 안착 개구(29)는 솔더 마스크(22)에 의해 한정, 형성되며, 솔더볼 안착 개구(28)는 합성 수지층(21)을 제거하여 형성된다. 솔더볼 안착 개구(28)는 식각 또는 레이저 광선을 이용하여 형성시키거나, 또는 구리 회로 패턴(23)을 형성시키기에 앞서 펀치를 이용하여 합성 수지층(21)을 미리 천공하여 형성시킬 수도 있다.
제3도(a)(b)에 나타낸 반도체 칩(10)과 솔더볼(30)을 전기적으로 접속시키기 위한 바람직한 일구체예에 따른 구리 회로 패턴(23)에 있어서는, 솔더 마스크(22)에 의해 형성되는 범프 안착 개구 (29) 저면의 칩 범프용 랜드(27)가 구리 회로 패턴(23)의 일측 상면에 형성되며, 범프 안착 개구(29)에 의해 한정되는 칩 범프용 랜드(27)가 구리 회로 패턴(23)의 외주연으로 부터 내측으로 0.05㎜ 이상 거리(α)를 둔 위치에 형성되고, 평활한 범프 안착 개구(29) 저면의 칩 범프용 랜드(27)에는 앞서 설명한 바와 같이, Ni 도금층(24) 및 그 상부의 Au 도금층(25)이 형성될 수 있다. 합성 수지층(21)을 제거하여 형성되는 솔더볼 안착 개구(28)는 구리 회로 패턴(23)의 타측 저면 영역내에 형성되며, 마찬가지로 Ni 도금층(24)이 구리 회로 패턴(23)에 형성된 다음, 다시 Au 도금층(25)이 형성될 수 있다. 이와 같이 하여, 범프 안착 개구(29)의 저면과 솔더볼 안착 개구(28)의 저면은 전기적으로 연결된다. 제4도(a)(b)에 나타낸 반도체 칩(10)과 솔더볼(30)을 전기적으로 접속시키기 위한 바람직한 다른 일구체예에 따른 구리 회로 패턴(23)에 있어서는, 솔더 마스크(22)에 의해 형성되는 범프 안착 개구(29) 저면의 칩 범프용 랜드(27)가 구리 회로 패턴(23)의 일측과 그 외주연을 따라 환상으로 노출된 합성 수지층(21)의 상면을 포함하며, 솔더 마스크(22)와 구리 회로 패턴(23)의 단부가 0.05㎜ 이상 이격(離隔)(α)하여 형성된다. 따라서, 범프 안착 개구(29)가 구리 회로 패턴(23)의 한 쪽 영역을 벗어나게 형성되므로, 그 저면중 구리 회로 패턴(23)이 존재하지 않는 고리상 영역에는 합성 수지(21)가 노출되며, 구리 회로 패턴(23)이 존재하는 부분에는 위에서 설명한 바와 같은 Ni/Au 도금층(24), (25)이 형성될 수 있다. 따라서, 그 저면은 2단으로 형성된다. 한편, 솔더볼 안착 개구(28)는 구리 회로 패턴(23)의 타측 저면 영역내에 형성되며, 제3도(b)의 경우와 같으며, 이와 같이 하여, 범프 안착 개구(29)의 저면과 솔더볼 안착 개구(28)의 저면은 전기적으로 연결된다.
제5도는 본 발녕의 바람직한 다른 일구체예에 따른 반도체 칩 스케일 반도체 패키지(1')의 측단면도로서, 중합 수지(21) 및 구리 회로 패턴(23)이 교호적으로 다층으로 적층되는 점을 제외하고는, 그 기본 구성은 제1도의 경우와 같으므로 차이점에 대해서만 설명하기로 한다.
본 발명의 반도체 패키지(1')에 있어서의 인쇄회로기판(20)은 적층된 다수의 중합 수지층(21)과, 각각의 중합 수지층(21) 상면에 형성되는 구리 회로 패턴(23) 및, 최상면의 솔더 마스크(22)로 구성되며, 상하로 이웃하는 구리 회로 패턴(23)은 버리드 비아(Buried Via)(23a) 및 블라인드 비아(Blind Via)(23b)에 의하여 전기적으로 접속된다. 이에 의하여, 다수의 솔더볼(30)이 하나의 범프(31) 접속에 의해 파워 시그널(Power Signal) 및/또는 그라운드(Ground)를 공유할 수 있게 된다.
위에서 설명한 바와 같이, 본 발명의 반도체 칩 스케일 반도체 패키지 및 그 제조 방법에 의하면, 그 성능의 저하가 전혀 없이도 반도체 패키지의 면적을 패키지 내에 탑재된 반도체 칩 면적과 비슷한 정도, 특히 120% 를 초과하지 않는 범위내로 할 수가 있다.

Claims (18)

  1. 신호 인출용 범프가 형성된 반도체 칩과; 상기한 반도체 칩과 전기적으로 접속되어 입출력 신호를 전달하기 위한 인쇄회로기판과; 상기한 반도체 칩의 하부 영역에 접착되는 상기한 인쇄회로기판의 저면에 형성되어 입출력 단자로서 사용되는 솔더볼 및; 상기한 반도체 칩을 상기한 인쇄회로기판상에 접착시키는 에폭시 수지층으로 구성되며; 상기한 인쇄회로기판이 중합수지층, 구리 회로 패턴 및, 솔더 마스크로 이루어지고, 상기한 구리 회로 패턴이 상기한 반도체 칩의 신호 인출용 범프와 상기한 솔더볼을 전기적으로 접속시키기 위한 칩 범프용 랜드 및 솔더볼 랜드를 포함하는, 반도체 칩 스케일(Scale) 반도체 패키지.
  2. 제1항에 있어서, 상기한 인쇄회로기판은 적층된 다수의 중합 수지층과, 각각의 중합 수지층 상면에 형성되는 구리 회로 패턴 및, 최상면의 솔더 마스크로 구성되며, 다수의 솔더볼이 하나의 범프 접속에 의해 파워 시그널(Power Signal) 및/또는 그라운드(Ground)를 공유하도록, 상하로 이웃하는 구리 회로 패턴이 비아(Via)에 의해 상호 전기적으로 연결되는 반도체 패키지.
  3. 제1항 또는 제2항에 있어서, 반도체 패키지의 면적이 실장될 반도체 칩 면적의 120% 를 초과하지 않는 반도체 패키지.
  4. 제 1항 또는 제2항에 있어서, 상기한 칩 범프용 랜드가 솔더 마스크에 의해 한정되는 범프 안착 개구 저면의 구리 회로 패턴으로 이루어지며, 상기한 솔더볼 랜드가 중합 수지층을 천공하여 형성되는 솔더볼 안착 개구 저면의 구리 회로 패턴으로 이루어지고, 상기한 칩 범프용 랜드 및 상기한 솔더볼 랜드가 하나의 구리 회로 패턴중에 형성되는 반도체 패키지.
  5. 제4항에 있어서, 상기한 칩 범프용 랜드 및 상기한 솔더볼 랜드상에 Ni 도금층 및 그 상부의 Au 도금층이 형성되는 반도체 패키지.
  6. 제5항에 있어서, 상기한 Ni 도금층의 두께가 3 미크론 이상이고, 상기한 Au 도금층의 두께가 0.3 미크론 이상인 반도체 패키지.
  7. 제4항에 있어서, 상기한 솔더 마스크에 의해 형성되는 범프 안착 개구 저면의 칩 범프용 랜드가 구리 회로 패턴의 일측 상면에 형성되며, 상기한 범프 안착 개구에 의해 한정되는 칩 범프용 랜드가 상기한 구리 회로 패턴의 외주연으로 부터 내측으로 0.05㎜ 이상 거리를 둔 위치에 형성되고, 상기한 솔더볼 안착 개구 저면의 솔더볼 랜드가 구리 회로 패턴의 타측 저면에 형성되는 반도체 패키지.
  8. 중합 수지 기판(Substrate)상에 구리 회로 패턴을 형성시키는 단계와; 반도체 칩의 본드 패드에 융착된 범프가 상기한 구리 회로 패턴에 융착될 부분을 제외한 중합 수지 기판상에 솔더 마스크를 형성시켜 범프 안착 개구를 형성시키는 단계와; 상기한 중합 수지 기판상의 상기한 구리 회로 패턴이 형성된 면의 대향면에 솔더볼 안착 개구를 형성시키는 단계와; 상기한 반도체 칩의 본드 패드에 융착된 범프를 범프 안착 개구내에 융착시키는 단계와; 상기한 반도체 칩과 솔더 마스크 사이에 에폭시를 충진시켜 경화시키는 단계와; 상기한 솔더볼 안착 개구에 솔더볼을 융착시키는 단계로 이루어지는, 반도체 칩 스케일 반도체 패키지의 제조 방법.
  9. 제8항에 있어서, 칩 범프용 안착 개구 형성 단계에 앞서, 구리 회로 패턴 형성 단계에서 형성된 다수의 중합 수지 기판을 적층시키고 중합 수지 기판 상호간의 구리 회로 패턴을 비아 (Via)에 의해 전기적으로 접속시켜서, 다수의 솔더볼이 하나의 범프 접속에 의해 파워 시그널 및/또는 그라운드를 공유하게 하는 제조 방법.
  10. 제8항 또는 제9항에 있어서, 반도체 패키지의 면적이 실장될 반도체 칩 면적의 120% 를 초과하지 않는 제조 방법.
  11. 제8항 또는 제9항에 있어서, 솔더볼 안착 개구 형성 단계에서의 솔더볼 안착 개구가 식각(Etching) 또는 레이저 광선 조사에 의해 수행되는 제조 방법.
  12. 제8항 또는 제9항에 있어서, 솔더볼 안착 개구 형성 단계가 펀치에 의해 중합 수지 기판을 천공시켜 수행되며, 구리 회로 패턴 형성 단계에 앞서 수행되는 제조 방법.
  13. 제8항 또는 제9항에 있어서, 범프 안착 개구 형성 단계 및 솔더볼 안착 개구 형성 단계에서 형성된 범프 안착 개구 및 솔더볼 안착 개구의 저면에 Ni 을 도금한 다음, 다시 Au 를 도금하여 칩 범프용 랜드 및 솔더볼 랜드를 형성시키는 제조 방법.
  14. 제13항에 있어서, Ni 를 두께 3 미크론 이상으로 도금하며, Au 를 두께가 0.3 미크론 이상으로 도금시키는 제조 방법.
  15. 제13항에 있어서, 솔더 마스크에 의해 형성되는 범프 안착 개구 저면의 칩 범프용 랜드를 구리 회로 패턴의 일측 상면에 형성시키되, 상기한 범프 안착 개구에 의해 한정되는 칩 범프용 랜드가 상기한 구리 회로 패턴의 외주연으로 부터 내측으로 0.05㎜ 이상 거리를 둔 위치에 형성되도록 하고, 솔더볼 안착 개구 저면의 솔더볼 랜드를 구리 회로 패턴의 타측 저면에 형성시키는 제조 방법.
  16. 제13항에 있어서, 솔더 마스크에 의해 형성되는 범프 안착 개구 저면의 칩 범프용 랜드가 구리 회로 패턴의 일측과 그 외주연을 따라 환상으로 노출된 합성 수지층의 상면을 포함하도록, 상기한 솔더 마스크와 구리 회로 패턴의 단부를 0.05㎜ 이상 이격(離隔)하여 형성시키고, 솔더볼 안착 개구 저면의 솔더볼 랜드를 구리 회로 패턴의 타측 저면에 형성시키는 제조 방법.
  17. 제4항에 있어서, 상기한 솔더 마스크에 의해 형성되는 범프 안착 개구 저면의 칩 범프용 랜드가 구리 회로 패턴의 일측과 그 외주연을 따라 환상으로 노출된 합성 수지층의 상면을 포함하며, 상기한 솔더 마스크와 구리 회로 패턴의 단부가 0.05㎜ 이상 이격(離隔)하여 형성되고, 상기한 솔더볼 안착 개구 저면의 솔더볼 랜드가 구리 회로 패턴의 타측 저면에 형성되는 반도체 패키지.
  18. 제1항 또는 제2항에 있어서, 범프가 Au, Sn/Pb 솔더, 또는 Au 와 Sn/Pb 솔더의 혼합체인 반도체 패키지.
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