KR0172331B1 - Mode selecting circuit of semiconductor memory device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야:1. The technical field to which the invention described in the claims belongs:
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 소정의 내부회로동작으로 모드변경이 가능한 반도체 메모리 장치의 모드 선택 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a mode selection circuit of a semiconductor memory device capable of changing modes by a predetermined internal circuit operation.
2. 발명이 해결하려고 하는 기술적 과제:2. The technical problem the invention is trying to solve:
종래 기술에 의한 모드 선택 방법에는 다음과 같은 다수의 문제점을 수반하게 된다. 첫째, 상기와 같은 모드 선택 방법은 반도체 제조 공정중 모드 선택 과정이 추가 되므로써 상기 반도체 메모리 장치의 제조 단가를 상승시키게 된다. 둘째, 상기 모드선택작업은 웨이퍼 상태에서만 가능한 것으로 패키지 조립 후에는 불가능 하다. 따라서 패키지 상태에서 모드의 변경은 불가능 하게 된다. 셋째, 모드 선택을 수행한 완료된 패키지는 더 이상의 조작이 불가능 하므로 재고의 위험이 항상 존재한다. 이와 같은 반도체 메모리장치에서 제1모드 예를 들면, 패스트페이지모드 동작을 실행하다가 제2모드 예를 들어, 익스텐디드 데이터아웃모드의 동작을 실행하고자 할 경우, 이러한 모드 전환은 불가능 하게 된다. 위와 같은 문제점을 해소하여 제조 단가를 줄이고, 패키지 상태에서 모드 전환이 가능한 반도체 메모리 장치를 구현하는 것이 본 발명의 과제이다.The mode selection method according to the prior art involves a number of problems as follows. First, the mode selection method as described above increases the manufacturing cost of the semiconductor memory device by adding a mode selection process during the semiconductor manufacturing process. Secondly, the mode selection operation is only possible in the wafer state and is not possible after package assembly. Therefore, mode change in package state is impossible. Third, there is always a risk of inventory because a completed package that has performed the mode selection cannot be further manipulated. In such a semiconductor memory device, when the first mode, for example, the fast page mode operation is executed, and the second mode, for example, the extended data out mode is to be executed, such a mode switching is impossible. It is an object of the present invention to solve the above problems, to reduce the manufacturing cost, and to implement a semiconductor memory device capable of mode switching in a package state.
3. 발명의 해결방법의 요지:3. Summary of the Solution of the Invention:
소정의 모드 동작을 실행하기 위한 입력신호를 입력하여 상기 소정의 모드에 해당하는 전압 레벨을 감지하는 전압 디텍터와, 상기 소망하는 모드를 나타내는 신호를 출력하는 타이밍 발생기와 상기 전압 디텍터의 출력과 타이밍 발생기의 출력을 논리 조합하여 소정의 모드를 지정하는 모드 선택신호를 출력하는 모드 선택기구를 구비하며, 소정의 모드 동작을 명령하는 신호 입력시 기존의 제1 모드 동작을 멈추고 상기 소망하는 제2모드를 선택할수 있음을 특징으로 하는 반도체 메모리 장치의 모드 선택회로를 발명하므로써 상기 과제를 달성하게 된다.A voltage detector for inputting an input signal for executing a predetermined mode operation to detect a voltage level corresponding to the predetermined mode, a timing generator for outputting a signal indicating the desired mode, and an output and timing generator of the voltage detector And a mode selection mechanism for outputting a mode selection signal for designating a predetermined mode by logically combining the outputs of the output signals, and stopping the existing first mode operation upon inputting a signal instructing a predetermined mode operation. The above object is achieved by inventing a mode selection circuit of a semiconductor memory device characterized by being selectable.
4. 발명의 중요한 용도:4. Important uses of the invention:
패키지 상태에서 모드 변경이 가능한 반도체 메모리 장치Semiconductor memory device with mode change in package state
Description
제1도는 본 발명의 실시예에 따른 수퍼전압 디텍터의 회로도.1 is a circuit diagram of a super voltage detector according to an embodiment of the present invention.
제2도는 본 발명의 실시예에 따른 타이밍 발생기의 회로도.2 is a circuit diagram of a timing generator according to an embodiment of the present invention.
제3도는 본 발명의 실시예에 따른 모드 선택기의 회로도.3 is a circuit diagram of a mode selector according to an embodiment of the present invention.
제4도는 제1도 내지 제3도에 따른 동작 타이밍도.4 is an operation timing diagram according to FIGS. 1 to 3;
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 소정의 내부 회로 동작으로 모드 변경이 가능한 반도체 메모리 장치의 모드 선택 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a mode selection circuit of a semiconductor memory device capable of changing modes by predetermined internal circuit operation.
반도체 메모리 장치가 점차 고집적화, 저전력화, 다기능화되어 가면서 시스템 사용자들의 요구도 다양해 지고 있다. 이러한 요구에 대응하기 위해서는 각 디바이스마다 각기 다른 모드로 동작하는 디바이스를 생산해야 하므로 생산성 및 재고 관리에 어려움이 따르게 된다. 이러한 어려움을 해결하기 위하여, 반도체 메모리 장치를 한 모드로 동작되도록 생산한 뒤 간단한 작업에 의해 여러 가지 다양한 모드로 전환될 수 있도록 설계하고, 이러한 모드 전환을 패키지 조립의 바로 앞 단계에서 고정 시키게 된다. 이에 따라 조립의 전단계에서 소망하는 하나의 모드 동작을 수행하는 반도체 메모리장치를 사용할수 있게 된다. 이와 같은 모드 선택 방법은 몇가지로 나눌수 있다. 대표적인 두가지 방법을 설명하면 다음과 같다. 반도체 제조 공정중에 메탈옵션(metal option)을 이용하여 각 모드마다 서로 다른 매스크를 사용하는 방법이 그 첫 번째 방법이다. 그 두 번째 방법은 특정 모드로 진입할 수 있도록 휴즈를 설치하여 필요한 모드의 경우에 따라 상기 휴즈를 컷팅하여 버리는 휴즈 블로잉(fuse blowing)방법이다.As semiconductor memory devices become more integrated, lower power, and more versatile, the demands of system users are diversified. To meet these demands, each device must produce a device that operates in a different mode, which leads to difficulties in productivity and inventory management. In order to solve this problem, the semiconductor memory device is manufactured to be operated in one mode and then designed to be switched to various various modes by a simple operation, and the mode switching is fixed at the very stage of package assembly. As a result, it is possible to use a semiconductor memory device which performs a desired one mode operation in the previous stage of assembly. The mode selection method can be divided into several ways. Two typical methods are described below. The first method is to use a different mask for each mode using a metal option during the semiconductor manufacturing process. The second method is a fuse blowing method in which a fuse is installed to enter a specific mode, and the fuse is cut according to a required mode.
그러나 상기와 같은 모드선택방법에는 다음과 같은 다수의 문제점을 수반하게 된다. 첫째, 상기와 같은 모드 선택 방법은 반도체 제조 공정중 모드 선택과정이 추가되므로써 상기 반도체 메모리 장치의 제조 단가를 상승시키게 된다. 둘째, 상기 모드선택작업은 웨이퍼상태에서만 가능한 것으로 패키지 조립후에는 불가능하다. 따라서 패키지 상태에서 모드의 변경은 불가능 하게 된다. 셋째, 모드 선택을 수행한 완료된 패키지는 더 이상의 조작이 불가능하므로 재고의 위험이 항상 존재한다. 이와 같은 반도체 메모리장치에서 제1모드 예를 들면, 패스터페이지모드 동작을 실행하다가 제2모드 예를 들어, 익스텐디드 데이터아웃모드의 동작을 실행하고자 할 경우, 이러한 모드전환은 불가능하게 된다.However, the above mode selection method involves a number of problems as follows. First, the mode selection method as described above increases the manufacturing cost of the semiconductor memory device by adding a mode selection process during the semiconductor manufacturing process. Secondly, the mode selection operation is possible only in the wafer state and is not possible after package assembly. Therefore, mode change in package state is impossible. Third, the completed package that has performed the mode selection is no longer possible to operate, so there is always a risk of inventory. In such a semiconductor memory device, when the first mode, for example, the faster page mode operation is executed, and the second mode, for example, the extended data out mode is to be executed, such a mode switching is impossible.
따라서 본 발명의 목적은 제조단가를 낮춘 반도체 메모리장치를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device having low manufacturing cost.
본 발명의 다른 목적은 테스트동작시 패키지상태에서 각 모드별 동작이 실행 가능한 반도체 메모리 장치의 모드선택회로를 제공하는데 있다.Another object of the present invention is to provide a mode selection circuit of a semiconductor memory device capable of performing operations for each mode in a package state during a test operation.
본 발명의 또 다른 목적은 다양한 테스터 동작에 따른 모드 선택을 회로 내부적으로 수행하므로써 시장변화에 탄력적으로 적응가능한 반도체 메모리장치의 모드선택회로를 제공하는데 있다.It is still another object of the present invention to provide a mode selection circuit of a semiconductor memory device that can flexibly adapt to market changes by performing mode selection according to various tester operations internally.
상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리 장치의 모드선택회로는,In order to achieve the above object of the present invention, a mode selection circuit of a semiconductor memory device according to the present invention,
소정의 모드동작을 실행하기 위한 입력신호를 입력하여 상기 소정의 모드에 해당하는 전압레벨을 감지하는 전압디텍터와,A voltage detector for inputting an input signal for executing a predetermined mode operation and detecting a voltage level corresponding to the predetermined mode;
상기 소망하는 모드를 나타내는 신호를 출력하는 타이밍 발생기와,A timing generator for outputting a signal indicative of the desired mode;
상기 전압디텍터의 출력과 타이밍발생기의 출력을 논리조합하여 소정의 모드를 지정하는 모드 선택신호를 출력하는 모드선택기를 구비하며,And a mode selector configured to logically combine the output of the voltage detector and the output of the timing generator to output a mode selection signal for designating a predetermined mode.
소정의 모드 동작을 명령하는 신호 입력시 기존의 제1모드 동작을 멈추고 상기 소망하는 제2모드를 선택할수 있음을 특징으로 한다.In the case of inputting a signal for commanding a predetermined mode operation, the existing first mode operation may be stopped and the desired second mode may be selected.
이하 첨부된도면을 사용하여 본 발명에 따른 반도체 메모리 장치의 모드 선택회로에 대한 바람직한 실시예를 설명하겠다.Hereinafter, a preferred embodiment of a mode selection circuit of a semiconductor memory device according to the present invention will be described using the accompanying drawings.
제1도는 본 발명의 실시예에 따른 슈퍼전압 디텍터의 회로도이다.1 is a circuit diagram of a super voltage detector according to an embodiment of the present invention.
제1도를 참조하면, 전원전압단자와 소정의 노드 N1사이에는 다이오드 접속된 엔모오스 트랜지스터(14)의 채널양단이 접속된다. 외부어드레스 단자 Ai와 상기 노드 N1 사이에는 다이오드 접속된 엔모오스 트랜지스터들(10, 12)이 직렬로 접속된다. 상기 소정의 노드 N1과 접지전압단자 사이에는 피모오스 트랜지스터(16)와 엔모오스 트랜지스터들(18, 20)이 직렬로 접속된다. 상기 피모오스 트랜지스터(16)와 엔모오스 트랜지스터들(18, 20)의 게이트들은 전원전압단자 VCC에 공통으로 접속된다. 피모오스 트랜지스터(16)와 엔모오스 트랜지스터(18)의 드레인접속점은 인버터(22)의 입력단과 접속된다. 상기 인버터(22)의 출력단은 인버터(24)의 입력단과 접속되고, 상기 인버터(24)의 출력단으로 수퍼 전압 øSVA이 출력된다.Referring to FIG. 1, the both ends of the channel of the diode-connected NMOS transistor 14 are connected between the power supply voltage terminal and the predetermined node N1. Diode-connected enMOS transistors 10 and 12 are connected in series between the external address terminal Ai and the node N1. The PMOS transistor 16 and the NMOS transistors 18 and 20 are connected in series between the predetermined node N1 and the ground voltage terminal. Gates of the PMOS transistor 16 and the NMOS transistors 18 and 20 are commonly connected to the power supply voltage terminal VCC. The drain connection point of the PMOS transistor 16 and the NMOS transistor 18 is connected to the input terminal of the inverter 22. The output terminal of the inverter 22 is connected to the input terminal of the inverter 24, and a super voltage? SVA is output to the output terminal of the inverter 24.
제2도는 본 발명의 실시예에 다른 타이밍 발생기의 회로도이다.2 is a circuit diagram of a timing generator according to an embodiment of the present invention.
제2도를 참조하면, 컬럼어드레스 스트로브 신호에 동기되는 매스터클럭 øC는 인버터(26)의 입력단과 낸드 게이트(30)의 제1입력단 및 낸드게이트(36)의 제2입력단에 공통으로 접속된다. 상기 인버터(26)의 출력단은 인버터(26)의 입력단과 접속되고, 상기 인버터(28)의 출력단은 상기 낸드게이트(36)의 제1입력단과 접속된다.. 라이트 인에이블 신호에 동기되는 라이트 신호 øEWDC는 낸드게이트(32)의 제2입력단에 접속된다. 로우어드레스 스트로브신호에 동기되는 매스터클럭 øR은 인버터(34)의 입력단에 접속된다. 상기 인버터(34)의 출력단은 상기 낸드게이트(32)의 제3입력단과 상기 낸드게이트(36)의 제4입력단에 공통으로 접속된다. 상기 낸드게이트(30)의 출력단은 상기 낸드게이트(36)의 제3입력단 및 상기 낸드게이트(32)의 제1입력단에 공통으로 접속된다. 상기 낸드게이트(32)의 출력단은 상기 낸드게이트(30)의 제2입력단과 접속된다. 상기 낸드게이트(36)의 출력단은 인버터(38)의 입력단과 접속되고, 상기 인버터(38)의 출력단에서는 øWBC가 출력된다.Referring to FIG. 2, the master clock? C synchronized with the column address strobe signal is commonly connected to the input terminal of the inverter 26, the first input terminal of the NAND gate 30, and the second input terminal of the NAND gate 36. The output terminal of the inverter 26 is connected to the input terminal of the inverter 26, and the output terminal of the inverter 28 is connected to the first input terminal of the NAND gate 36. A write signal synchronized with the write enable signal EWDC is connected to the second input terminal of the NAND gate 32. Master clock? R, which is synchronized with the low address strobe signal, is connected to the input terminal of the inverter 34. The output terminal of the inverter 34 is commonly connected to the third input terminal of the NAND gate 32 and the fourth input terminal of the NAND gate 36. The output terminal of the NAND gate 30 is commonly connected to the third input terminal of the NAND gate 36 and the first input terminal of the NAND gate 32. The output terminal of the NAND gate 32 is connected to the second input terminal of the NAND gate 30. The output terminal of the NAND gate 36 is connected to the input terminal of the inverter 38, and? WBC is output from the output terminal of the inverter 38.
제3도는 본 발명의 실시예에 따른 모드 선택기의 회로도이다.3 is a circuit diagram of a mode selector according to an embodiment of the present invention.
제3도를 참조하면, 제1도 및 제2도의 출력인 슈퍼전압 øSVA와 øWBC 는 낸드게이트(42)의 두 입력단에 접속된다. 상기 낸드게이트(42)의 출력단은 전송게이트(44)의 입력단과 접속되고, 상기 전송게이트(44)의 출력단은 인버터(46)의 입력단과 인버터(48)의 출력단에 공통으로 접속된다. 상기 인버터 (46)의 출력단은 상기 인버터(48)의 입력단 및 인버터(50)의 입력단에 공통으로 접속된다. 상기 인버터(50)의 출력단은 인버터(52)의 입력단과 접속된다. 상기 인버터(46)의 출력단과 상기 인버터(48)의 출력단은 상기 전송게이트(44)의 두 제어전극에 각각접속된다. 상기 전송게이트(44)의 출력단과 상기 인버터 (46)의 입력단사이의 노드에는 소오스가 전원전압단자 VCC에 접속되고, 게이트가 파워업전압 VCCH에 접속된 피모오스 트랜지스터(40)의 드레인이 접속된다. 상기 인버터(52)의 출력단에서는 모드선택신호 øMODE가 출력된다.Referring to FIG. 3, the super voltages? SVA and? WBC, which are the outputs of FIGS. 1 and 2, are connected to two input terminals of the NAND gate 42. The output terminal of the NAND gate 42 is connected to the input terminal of the transfer gate 44, and the output terminal of the transfer gate 44 is commonly connected to the input terminal of the inverter 46 and the output terminal of the inverter 48. The output terminal of the inverter 46 is commonly connected to the input terminal of the inverter 48 and the input terminal of the inverter 50. The output terminal of the inverter 50 is connected to the input terminal of the inverter 52. The output terminal of the inverter 46 and the output terminal of the inverter 48 are connected to two control electrodes of the transfer gate 44, respectively. A source is connected to the power supply voltage terminal VCC and a drain of the PMOS transistor 40 whose gate is connected to the power-up voltage VCCH is connected to a node between the output terminal of the transfer gate 44 and the input terminal of the inverter 46. . At the output terminal of the inverter 52, a mode selection signal? MODE is output.
제4도는 상기 제1도 내지 제3도에 따른 동작타이밍도이다.4 is an operation timing diagram according to FIGS. 1 to 3.
제1도의 경우, 초기상태에서 다이오드 접속된 엔모오스 트랜지스터(14)를 통하여 전달되는 전원전압에 의해 노드 N1은 소정의 전압레벨로 충전된다. 이때 전원전압단자가 게이트들에 접속된 피모오스 트랜지스터(16)과 엔모오스 트랜지스터들(18, 20)에 의해 상기 피모오스 트랜지스터(16)와 엔모오스 트랜지스터(18)의 드레인 접속점의 전압은 '로우' 상태가 된다. 이때 특정 핀(본 실시에에서는 어드레스입력핀을 사용하였다.)에 고전압을 외부에서 강제적으로 입력하여 상기 노드N1을 VCC+Vtp (여기서 Vtp 는 피모오스 트랜지스터(16)의 드레시홀드전압이다) 이상의 전압레벨로 충전시킨다. 따라서 상기 피모오스 트랜지스터(16)의 게이트-소오스전압 Vgs에 의해 상기 피모오스 트랜지스터(16)은 도통된다. 이렇게 되면, 상기 피모오스 트랜지스터(16)와 엔모오스 트랜지스터(18)의 드레인 접속점은 '하이' 상태가 된다. 따라서 수퍼전압 øSVA는 '하이' 상태가 된다. 제2도의 경우, 컬럼어드레스 스트로브신호에 의해 동기되는 매스터클럭 øC가 '하이' 상태이고, 라이트 언에이블신호에 의해 동기되는 신호 øEWDC가 '하이' 상태이고, 로우어드레스 스트로브신호에 의해 동기되는 매스터클럭 øR이 '로우' 상태가 된다. 이에따라 낸드게이트(30)과 낸드게이트(32)의 출력레벨은 각각 '하이' 및 '로우' 상태가 된다. 따라서 낸드게이트(36)의 출력레벨은 '로우'가 되고, 최종적인 제어신호 øWBC은 '하이' 상태가 된다. 제3도의 경우, 초기에 파워업전압 VCCH가 '로우' 상태이므로 피모오스 트랜지스터(40)을 통하여 전송게이트 (44)의 출력단은 '하이' 상태로 충전된다. 따라서 인버터 (46)의 출력단과 인버터(48)의 출력단은 각각 '로우' 및 '하이' 상태가 된다. 여기서 상기 제1도 및 제2도의 출력들 즉, øSVA와 øWBC가 각각 '하이' 상태이므로 낸드게이트(42)의 출력은 '로우'가 된다. 이 상태에서 상기 낸드게이트(420의 출력단과 전송게이트 (44)의 출력단은 각각 '로우' 및 '하이' 레벨로써 레벨간의 충돌이 이루어 진다. 그러나, 상기 낸드게이트 (42)의 출력이 상기 전송게이트(44)의 출력보다 더 강력하게 만들어 지도록 설게하여, 상기 전송게이트(44)의 출력을 '로우' 상태로 만들게 된다. 따라서 최종적인 출력단에서 출력되는 모드선택신호 øMODE는 '하이' 상태가 되어 소망하는 모드 동작을 실행할수 있게 된다.In the case of Fig. 1, the node N1 is charged to a predetermined voltage level by the power supply voltage transmitted through the diode-connected enmos transistor 14 in the initial state. At this time, the voltage of the drain connection point of the PMOS transistor 16 and the NMOS transistor 18 is low by the PMOS transistor 16 and the NMOS transistors 18 and 20 having the power supply voltage terminals connected to the gates. 'Status becomes. At this time, a high voltage is forcibly inputted to a specific pin (the address input pin is used in this embodiment) from outside, so that the node N1 is equal to or higher than VCC + Vtp (where Vtp is the threshold voltage of the PMOS transistor 16). Charge to level. Accordingly, the PMOS transistor 16 is turned on by the gate-source voltage Vgs of the PMOS transistor 16. In this case, the drain connection point of the PMOS transistor 16 and the NMOS transistor 18 is in a 'high' state. Therefore, the super voltage øSVA becomes 'high' state. In the case of FIG. 2, the master clock øC synchronized by the column address strobe signal is 'high' and the signal øEWDC synchronized by the write enable signal is 'high' and the master clock synchronized by the low address strobe signal. øR becomes 'low'. Accordingly, the output levels of the NAND gate 30 and the NAND gate 32 become 'high' and 'low' states, respectively. Therefore, the output level of the NAND gate 36 is 'low', and the final control signal? WBC is 'high'. In FIG. 3, since the power-up voltage VCCH is initially 'low', the output terminal of the transfer gate 44 is charged to the 'high' state through the PMOS transistor 40. Therefore, the output terminal of the inverter 46 and the output terminal of the inverter 48 are 'low' and 'high' state, respectively. Here, since the outputs of FIGS. 1 and 2, that is,? SVA and? WBC are 'high', respectively, the output of the NAND gate 42 is 'low'. In this state, the output terminal of the NAND gate 420 and the output terminal of the transmission gate 44 collide with each other at 'low' and 'high' levels, however, the output of the NAND gate 42 is the transmission gate. By making it more powerful than the output of (44), the output of the transmission gate 44 is made low, so the mode selection signal? MODE output from the final output stage is in a high state and is desired. Mode can be executed.
이상과 같은 회로에 의해 별도의 메탈옵션 및 휴즈옵션없이 모드동작이 실행가능한 반도체 메모리 장치가 구현된다. 따라서 상기 반도체 메모리장치의 제조단가는 낮출수 있게 된다. 또한, 패키지 상태에서 모드변경이 가능하므로써 시장변화에 탄력적으로 적응가능한 반도체 메모리 장치가 구현된다. 이러한 모드전환은 단순한 모드전환뿐 아니라 리프레시사이클을 가변적으로 변경하는 경우에도 적용할수 있음은 당분야에 통상의 지식을 가진 사람에게는 자명하다 할 것이다.As described above, a semiconductor memory device capable of performing a mode operation without a separate metal option and a fuse option is implemented. Therefore, the manufacturing cost of the semiconductor memory device can be lowered. In addition, since the mode can be changed in the package state, a semiconductor memory device that can flexibly adapt to market changes is realized. It will be apparent to those skilled in the art that such a mode change can be applied not only to a simple mode change but also to a variable change of the refresh cycle.
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| KR1019950061224A KR0172331B1 (en) | 1995-12-28 | 1995-12-28 | Mode selecting circuit of semiconductor memory device |
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