KR0152936B1 - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 반도체 기판 상의 소정영역에 격리막을 형성하는 공정과; 상기 격리막을 포함한 기판상에 펀치-쓰루 스톱 및 필드 이온주입을 실시하는 공정과; 상기 격리막을 제거하는 공정 및; 격리막이 제거된 영역의 기판 위에 트랜지스터를 형성하는 공정을 구비하여 소자 제조를 완료하므로써, 2-스텝의 이온주입 공정을 1-스텝화 할 수 있어 공정 단순화를 기할 수 있을 뿐 아니라 정션 감소를 통하여 트랜지스터의 특성을 향상시킬 수 있게 되고, 동시에 단차를 감소시킬 수 있어 소자의 평탄도를 높일 수 있는 고신뢰성의 소자 제조를 완료하게 된다.

Description

반도체 소자 제조방법

제1도는 종래 기술에 따른 모스 전계효과트랜지스터의 구조를 도시한 단면도.

제2(a)도 내지 제2(k)도는 본 발명에 따른 모스 전계효과트랜지스터의 제조공정을 도시한 공정수순도.

* 도면의 주요부분에 대한 부호의 설명

100 : 실리콘 기판 102 : 산화막

102' : 산화막 패턴 104 : 질화막

104' : 질화막 패턴 106 : 격리막

108 : 감광막 패턴 110 : 게이트 절연막

112 : 게이트 114 : 소오스/드레인 영역

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 트랜지스터의 펀치-쓰루 스톱 이온주입(punch-trougth stop implantation)과 필드 이온 주입(field implantation)을 한 스텝(step)으로 제어(control)하여 모스 전계효과트랜지스터(이하, MOSFET라 한다)를 제조하므로써 MOSFET의 단차 및 트랜지스터 특성을 향상시킬 수 있도록 한 반도체 소자 제조방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 상대적으로 트랜지스터의 채널 길이(channel length)와 소자분리(isolation)를 위한 폭(width)이 줄어들게 된다.

따라서, 트랜지스터의 정션 브레이크 다운 전압(junction break down voltage)과 소자분리(isolation)의 전기적인 특성이 감소되는 것을 막기 위하여 종래 MOSFET는 제1도에 도시된 단면 구조도에서 알 수 있듯이 격리막 형성 전이나 형성 후에 필드 이온주입(field implantation)을 실시하고 난 후, 다시 p형 액티브 영역의 채널에 트랜지스터의 BVDSS 특성을 향상시키기 위한 펀치-쓰루 스톱 이온주입을 실시하고, 이어 게이트를 형성한 뒤 n-영역 및, 게이트 측면의 측벽 스페이서(side-wall spacer)를 형성한 후, 다시 n⁺이온주입을 실시하는 공정을 통하여 LDD(lightly doped drain) MOSFET의 트랜지스터를 제조하고 있다.

이와 같이 펀치-쓰루 스톱 이온주입을 실시하는 것은 트랜지스터 동작시 스위칭 역할을 하는 게이트가 온(on) 되지 않은 상태(즉, 채널이 형성되지도 않은 상태)에서 소오스에서 드레인쪽으로 전류가 흐르는 BVDSS 현상이 야기되는 것을 방지하기 위하여 게이트가 제어할 수 있는 영역에서만 동작이 이루어지도록 하기 위함이다.

그러나 상기와 같은 제조공정을 거쳐 MOSFET를 제조할 경우에는 기 언급된 바와 같이 트랜지스터의 BVDSS 특성 및 소자분리의 전기적인 특성이 감소하는 것을 막기 위한 공정인 펀치-쓰루 스톱 이온주입과 필드 이온주입 공정을 두 단계로 분리하여 실시해 주어야 하는 번거로움이 따를 뿐 아니라 상기 공정 진행시 요구되는 각각의 열-사이클(heat-cycle)로 인해 정션(junction) 깊이가 증가하게 되어 소자의 특성이 저하되는 단점을 가지게 된다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, MOSFET 제조시 트랜지스터의 펀치-쓰루 스톱 이온주입 공정과 필드 이온주입 공정을 한 스텝으로 제어하므로써 트랜지스터의 특성 향상 및 공정 단순화를 기할 수 있도록 한 반도체 소자 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은 반도체 기판 상의 소정영역에 격리막을 형성하는 공정과; 상기 격리막을 포함한 기판 상에 펀치-쓰루 스톱 및 필드 이온주입을 실시하는 공정과; 상기 격리막을 제거하는 공정 및; 격리막이 제거된 영역의 기판 위에 트랜지스터를 형성하는 공정을 포함하여 형성되는 것을 특징으로 한다.

상기 공정 결과, MOSFET의 공정을 단순화시킬 수 있을 뿐 아니라 트랜지스터의 전기적 특성을 제어할 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

제2(a)도 내지 제2(k)도는 본 발명에 따른 MOSFET의 공정수순도를 나타낸 것으로, 이를 기초로하여 그 제조공정을 구체적으로 살펴보면 다음과 같다.

먼저, 제2(a)도에 도시된 바와 같이 반도체 기판인 실리콘 기판(100) 위에 제1절연막인 산화막(102)을 증착하고, 이어 제2(b)도에 도시된 바와 같이 상기 산화막(102) 위에 제2절연막인 질화막(104)을 증착한다.

이후, 상기 질화막(104)을 감광막 패턴을 마스크로 서로 소정 간격 이격되도록 식각처리하여 제2(c)도에 도시된 형태의 질화막 패턴(104')을 형성하고, 이를 마스크로 그 하부의 산화막(102)을 식각처리하여 제2(d)도에 도시된 형태의 산화막 패턴(102')을 형성한다.

그 다음, 상기 질화막 패턴(104') 및 산화막 패턴(102')을 마스크로 열공정을 실시하여 제2(e)도에서와 같이 격리막(106)을 형성하고, 제2(f)도에 도시된 바와 같이 상기 패턴 전면 상에 펀치-쓰루 스톱 이온 주입 및 필드 이온주입을 동시에 1-스텝 공정으로 실시한다.

이어서, 필드 이온주입이 한곳에 집중적으로 모이는 것을 방지하기 위하여 열처리를 실시한다. 그 결과, 필드 이온주입 부분(A)이 제2(g)도에 도시된 바와 같이 넓게(broad) 퍼지게 된다. 이때, 상기 열처리 공정은 전술된 바와 같이 필드 이온주입이 한곳에 집중적으로 모이지 않도록 하기 위하여 실시하는 것이므로 공정 진행시 생략할 수도 있다.

그후, 제2(h)도에 도시된 바와 같이 트랜지스터가 형성될 부분이 오픈(open)되도록 상기 패턴 위에 감광막 패턴(108)을 형성하고, 이를 마스크로 제2(i)도에 도시된 바와 같이 트랜지스터가 형성될 영역의 격리막(106)가 질화막(104') 및 산화막(102')을 순차적으로 제거한다.

계속해서, 제2(j)도에 도시된 바와 같이 트랜지스터 형성부에 얇은 두께의 게이트 절연막(110)을 형성하고, 격리막이 제거된 부분의 게이트 절연막(110) 상에 게이트(112)를 형성한다.

마지막으로, 게이트(112) 및 게이트 절연막(110) 상에 제2(k)도에 도시된 바와 같이 소오스/드레인 이온주입을 실시하여 소오스/드레인 영역(114)을 형성하므로써 본 발명에 의한 MOSFET 제조공정을 완료한다. 이후의 셀 형성 공정은 종래와 동일하게 실시한다.

상술한 바와 같이 본 발명에 의하면, 2-스텝의 이온주입 공정을 1-스텝화 할 수 있어 공정 단순화를 기할 수 있을 뿐 아니라 이로 인해 정션을 감소시킬 수 있게 되어 트랜지스터의 특성을 향상시킬 수 있고, 동시에 단차를 감소시킬 수 있어 소자의 평탄도를 높일 수 있게 된다.

Claims (3)

1. 반도체 기판 상의 소정영역에 격리막을 형성하는 공정과; 상기 격리막을 포함한 기판 상에 펀치-쓰루 스톱 및 필드 이온주입을 실시하는 공정과; 상기 격리막을 제거하는 공정 및; 격리막이 제거된 영역의 기판 위에 트랜지스터를 형성하는 공정을 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
2. 제1항에 있어서, 상기 반도체 소자는 펀치-쓰루 스톱 이온주입 및 필드 이온주입 공정 후 열처리하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
3. 제1항에 있어서, 상기 격리막을 형성하는 공정은 상기 기판 위에 산화막과 질화막을 순차적으로 증착하고, 격리영역의 질화막과 산화막을 제거한 뒤, 산화공정에 의해 격리막을 형성하는 공정을 구비하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.