KR0150068B1 - Data que module and its control method - Google Patents
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Abstract
본 발명은 펜디드 프로토콜 버스(Pended Protocol Bus) 상에서 캐쉬 블록 데이터를 전송할 때 발생할 수 있는 전송 에러를 극복하기 위한 전송을 다시 시도할 수 있는 데이터 큐 모듈(data queue module) 및 그 제어 방법에 관한 것으로서, 그 특징은, 데이터를 잠깐 저장해 두고 그 데이터의 입출력을 제어하는 캐쉬저장제어수단과 프로세서를 구비하고 있는 멀티프로세서 시스템에서의 데이터 큐 모듈에 있어서, 소정 크기의 저장 용량을 가지는 큐를 형성하며, 데이터 버스와 캐쉬저장수단이 사이에서 잠시 데이터를 보관하다가 명려에 따라 전송하거나 전송 받는 데이터 큐 저장수단과, 에러검사정보를 생성하여 사기 데이터 버스를 통하여 전송될 데이터에 상기 에러검사정보를 부가하거나 전송된 에러검사정보를 검사하는 데이터 에러처리수단 및 상기 프로세서의 요구에 따라 상기 데이터 큐 저장수단가 상기 캐쉬저장수단가 상기 데이터에러처리수단의 동작을 제어하여 전송에러를 극복하게 하는 데이터전송제어수단을 포함하는데에 있고, 그 다른 특징은, 캐쉬 저장수단가 데이터 큐와 데이터 버스 인터페이스를 구비한 멀티프로세서 시스템의 데이터 큐 제어수단의 제어 방법에 있어서, 상기 데이터 큐 제어수단을 초기화하는 제1과정과, 상기 데이터 큐 제어수단이 프로세서로부터 데이터 전송 요청을 받아 상기 요청에 따라 데이터를 읽거나 쓰는 제2과정과, 상기 데이터 큐 제어수단이 데이터의 전송을 프로세서에 요청하여 데이터를 읽거나 쓰는 제3과정 및 상기 제2과정으로 진행하는 제4과정을 포함하여 전소에러를 극복하게 하는 데에 있으며, 그 효과는 캐쉬 메모리에 되쓰기 위하여 버퍼가 메모리의 소자 속에 포함되어 있지 않고 데이터 큐 모듈 속에 포함되어 있어서 다시 시도할 경우에도 이 블록 데이터를 다시 사용할 수 있다는 데에 있다.The present invention relates to a data queue module that can retry transmission to overcome transmission errors that may occur when transmitting cache block data on a Pended Protocol Bus, and a method of controlling the same. A feature is a data queue module in a multiprocessor system having a processor and a cache storage control means for temporarily storing data and controlling the input / output of the data, and forming a queue having a storage capacity of a predetermined size. The data bus and the cache storage means store the data for a while, and then the data queue storage means which is transmitted or received according to the command and the error check information is generated to add or transmit the error check information to the data to be transmitted through the fraudulent data bus. Data error processing means for inspecting the error checking information and the process According to the request of the data queue storage means includes a data transmission control means for the cache storage means to control the operation of the data error processing means to overcome the transmission error, the other feature is that the cache storage means and the data queue A control method of a data queue control means of a multiprocessor system having a data bus interface, comprising: a first step of initializing the data queue control means, and the data queue control means receiving a data transmission request from a processor according to the request; A second process of reading or writing data, a third process of requesting transmission of data from the data queue control means to the processor to read or write data, and a fourth process of proceeding to the second process, thereby overcoming a burning error And the effect is that the buffer must be It is not contained in the device, but in the data queue module, so that the block data can be reused even if it tries again.
Description
제1도는 본 발명의 상세 구성도.1 is a detailed configuration diagram of the present invention.
제2도는 본발명의 제어회로의 상태 천이도.2 is a state transition diagram of a control circuit of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 데이터 큐 모듈(data queue module)1: data queue module
2 : 프로세서(processor)2 processor
3 : 캐쉬 메모리 및 제어기(cache memory and cache controller)3: cache memory and cache controller
11 : 데이터 큐 제어기 12 : 데이터 버스 인터페이스11: data queue controller 12: data bus interface
13 : 데이터 큐 14 : 데이터 패리티 생성 및 검사기13: data queue 14: data parity generation and checker
본 발명은 펜디드 프로토콜 버스(Pended Protocol Bus, 이하 P-bus라고 약칭함)상에서 캐쉬 블록 데이터를 전송할 때 발생할수 있는 전송 에러를 극복하기 위한 전송을 다시 시도할 수 있는 데이터 큐 모듈(data queue module) 및 그 제어 방업에 관한 것이다.The present invention provides a data queue module capable of retrying transmission to overcome transmission errors that may occur when transmitting cache block data on a Pended Protocol Bus (hereinafter referred to as P-bus). ) And its control industry.
P-bus란 멀티프로세서 시스템에서 효율적으로 데이터 전송을 하기 위해 사용되는 버스로서, 데이터 전송의 에러 방지를 위해 데이터 전송사에 데이터 패리티(data parity)를 같이 전송하는 방법을 제공한다.P-bus is a bus used for efficient data transmission in a multiprocessor system, and provides a method of transmitting data parity to a data carrier to prevent errors in data transmission.
이러한 프로토콜(protocol)을 가지는 버스에서는 캐쉬 블록 데이터를 전송하기 위하여 데이터 길이만큼 연속적으로 데이터 버스를 점유해야 한다.Buses with this protocol must occupy the data bus continuously for the data length in order to transfer cache block data.
그런데, 여러 개의 버스 요청기(bus requester) 중에서 한 개의 버스 요청기가 데이터 전송을 위해 메모리의 접근을 요청하고 나서 더 이상 버스를 점유하지 않기 때문에 다른 버스 요청기가 곧 버스를 사용할 수 있게 된다.However, since one bus requester of the multiple bus requesters requests access to memory for data transfer and no longer occupies the bus, another bus requester may use the bus soon.
이를 버스트 데이터 전송(burst data transfer)라고 하는데, 버스트 데이터 전송의 데이터 블록의 길이는 캐쉬 메모리의 구성과 P-bus이 폭과 버스 프로토콜의 특성에 의해 정해진다.This is called burst data transfer. The length of the data block of the burst data transfer is determined by the configuration of the cache memory, the width of the P-bus, and the characteristics of the bus protocol.
즉, 캐쉬 데이터 블록의 길이를 L, 데이터의 구동 회수를 N, 그리고 데이터 버스의 폭을 W라고 하면, 다음과 같다.In other words, if the length of the cache data block is L, the number of driving of data is N, and the width of the data bus is W, as follows.
L = X × W 예를 들어, 캐쉬 메모리 한 라인의 크기가 64바이트이고, 데이터 버스의 폭이 64비트이면, 데이터 구동 회수는 여덟 번이 된다.L = X × W For example, if the size of one line of cache memory is 64 bytes and the width of the data bus is 64 bits, the number of data driving times is eight.
P-bus를 통하여 전송되는 데이터 패리트를 가지고는 데이터 전송시의 에러만을 발견할 수 있으므로, 적극적 에러 방어를 위하여는 전송을 다시 시도하는 방법을 사용해야만 한다.Since the data parit transmitted through the P-bus can only detect errors in the data transmission, a method of retrying transmission must be used for active error protection.
이러한 재시도 방법을 적용함에 있어서는 데이터 전송이 정상적으로 완료될 때 까지 캐쉬 블록에 데이터를 저장해 두어야 한다.In applying this retry method, the data should be stored in the cache block until the data transmission is completed normally.
그러나, 상용인 캐쉬를 사용할 경우, 캐쉬 되쓰기를 위한 버퍼가 메모리 소자 속에 포함되어 있어, 다시 시도할 경우에는 이 블록 데이터를 다시 사용할 수 없다는 문제점이 있었다.However, when a commercial cache is used, a buffer for cache rewriting is included in the memory device, and this block data cannot be reused when it is tried again.
상기 문제점을 해결하기 위한 본 발명의 목적은, 데이터 폭과 데이터 블록의 길이에 따라 일반적으로 적용될 수 있는 데이터 큐의 형태를 가지고서 캐쉬의 라인 크기에 해당하는 큐를 사용하여, 데이터 전송 에러를 방어하기 위한 재시도를 지원하는 데이터 큐 모듈 및 그 제어 방법을 제공함에 있다.An object of the present invention for solving the above problems, using a queue corresponding to the line size of the cache in the form of a data queue that can be generally applied according to the data width and the length of the data block, to prevent data transmission errors The present invention provides a data queue module and a control method thereof for supporting retry.
상기 목적을 달성하기 위한 본 발명의 특징은, 데이터를 잠깐 저장해 두고 그 데이터의 입출력을 제어하는 캐쉬저장제어수단과 프로세서를 구비하고 있는 멀티프로세서 시스템에서의 데이터 큐 모듈에 있어서, 소정 크기의 저장 용량을 가지는 큐를 형성하며, 데이터 버스와 캐쉬저장수단의 사이에서 잠시 데이터를 보관하다가 명령에 따라 전송하거나 전송 받는 데이터 큐 저장수단과, 에러감사정보를 생성하여 상기 데이터 버스를 통하여 전송될 데이터에 상기 에러검사 정보를 부가하거나 전송된 데이터에 에러감사정보를 검사하는 데이터 에러처리수단 및 상기 프로세서의 요구에 따라 상기 데이터큐저장수단가 상기 캐쉬저장수단과 상기 데이터에러처리수단의 동작을 제어하여 전송에러를 극복하게 하는 데이터전송제어수단을 포함하는 데에 있다.A feature of the present invention for achieving the above object is a data queue module in a multiprocessor system having a processor and a cache storage control means for temporarily storing data and controlling the input / output of the data, wherein the storage capacity has a predetermined size. A data queue storage means for storing data temporarily between the data bus and the cache storage means, and transmitting or receiving the data according to a command, and generating error audit information to transmit the data to the data to be transmitted through the data bus. Data error processing means for adding error checking information or checking error audit information to the transmitted data, and the data queue storing means controls operations of the cache storing means and the data error processing means in response to a request of the processor to prevent transmission errors. Incorporating data transfer control means for overcoming All.
상기 목적을 달성하기 위한 본 발명의 다른 특징은, 캐쉬 저장수단과 데이터 큐와 데이터 버스 인터페이스를 구비한 멀티프로세서 시스템의 데이터 큐 제어수단의 제어 방법에 있어서, 상기 데이터 큐 제어수단을 초기화하는 제1 과정과, 상기 데이터 큐 제어수단이 프로세서로부터 데이터 전송 요청을 받아 상기 요청에 따라 데이터를 읽거나 쓰는 제2 과정과, 상기 데이터 큐 제어수단이 데이터의 전송을 프로세서에 요청하여 데이터를 읽거나 쓰는 제3 과정 및 상기 제2 과정으로 진행하는 제4 과정을 포함하여 전송에러를 극복하게 하는 데에 있다.Another aspect of the present invention for achieving the above object is a control method of a data queue control means of a multiprocessor system having a cache storage means, a data queue and a data bus interface, the first method of initializing the data queue control means; And a second process in which the data queue control means receives a data transmission request from a processor and reads or writes data in accordance with the request, and the data queue control means reads or writes data by requesting the processor to transmit data. Including the third step and the fourth step proceeding to the second step to overcome the transmission error.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명의 상세 구성도이다.1 is a detailed block diagram of the present invention.
제1도를 참조하면, 실시예로 든 멀티프로세서 시스템은 P-bus를 통하여 데이터를 송수신하고 관리하는 데이터 큐 모듈(data queue module 이하, DQM이라고 약칭함)(1)과 프로세서(2)와 데이터를 잠깐 저장해 두고 그 데이터의 입출력을 제어하는 캐쉬 메모리 및 제어기(3)로 구성되어 있다.Referring to FIG. 1, an exemplary multiprocessor system includes a data queue module (hereinafter, abbreviated as DQM) 1, a processor 2, and data for transmitting and receiving data through a P-bus. And a cache memory for controlling the input / output of the data and storing the data for a while.
상기 DQM은 queue_depth의 깊이와 queue_width의 폭을 가지는 큐를 형성하여 데이터를 보관하는 데이터 큐(data queue), 데이터 큐의 진행을 제어하는 데이터 큐 제어기(data queue controller 이하, DQC라고 약침함), P-bus를 통하여 전송되는 데이터의 패리터를 생성하고, 또한 전송딘 데이터 패리티를 검사하는 데이터 패리티 생성검사기, P-bus와 연결되어 데이터를 전송하거나 받을 수 있는 데이터 버스 인터페이스(DBIF), 데이터 블록의 크기는 현재 사용되는 캐쉬의 라인 크기에 의해 제한된다.The DQM forms a queue having a depth of queue_depth and a width of queue_width, and stores a data queue, a data queue controller for controlling the progress of the data queue (abbreviated as DQC), P Data parity generation checker that generates a parity of data transmitted through the bus, and also checks the transmitted data parity, a data bus interface (DBIF) connected to the P-bus to transmit or receive data, The size is limited by the line size of the cache currently used.
제2도는 본 발명의 제어회로의 상태 천이도이다.2 is a state transition diagram of the control circuit of the present invention.
제2도를 참조하여, DQC의 상태 흐름를 설명한다.Referring to FIG. 2, the state flow of the DQC will be described.
먼저, DQC를 초기화한다(S0).First, the DQC is initialized (S0).
프로세서에서 데이터의 읽기 요청이 있으면, S0 상태에서 S1 상태로 상태가 천이되고, 프로세서에서 데이터의 쓰기 요청이 있으면, S0 상태에서 S2 상태로 상태가 천이된다.If there is a request to read data from the processor, the state transitions from the S0 state to the S1 state. If there is a request to write data from the processor, the state transitions from the S0 state to the S2 state.
그리고, 프로세서에서 데이터의 아무런 전송요청도 없으면, S0 상태를 유지한다.If there is no request for data transmission from the processor, the processor maintains the S0 state.
S1 상태에서는 바로 S3 상태로 천이된다.In the S1 state, the state immediately changes to the S3 state.
S2 상태에서는 캐쉬 메모리에서 데이터를 데이터 큐의 깊이에 해당하는 카운터 수만큼 전송 받아서 데이터 큐에 보관한다.In the S2 state, data is transferred from the cache memory by the number of counters corresponding to the depth of the data queue and stored in the data queue.
따라서, DQC는 캐쉬 메모리로 데이터를 전송할 것을 요구하고, 캐쉬 메모리는 쓰기 데이터를 해당 수만캄 내보낸다.Thus, the DQC requires the transfer of data to cache memory, which sends out tens of thousands of write data.
여기서, 카운터 수는 캐쉬 데이터 전송 블록이 크기와 동일하다.Here, the number of counters is equal to the size of the cache data transport block.
S3 상태에서는 DBIF가 P-버스를 통하여 데이터 전송을 위한 요청을 한다.In the S3 state, the DBIF makes a request for data transmission through the P-bus.
여기서, 데이터 버스 사용이 허가되면 데이터 전송을 시작한다. 버스 허가가 읽기를 위한 것이면 S4 상태로 천이되고, 버스 허가가 쓰기를 위한 것이면 S6 상태로 천이된다.Here, data transfer starts when the data bus usage is permitted. If the bus permission is for reading, it is transitioned to S4 state. If the bus permission is for writing, it is transitioned to S6 state.
S4 상태는 요청한 데이터가 도착되기를 기다리는 상태이다. DBIF는 P-버스를 계속 보고 있다가 데이터가 자신의 것이면 MYD신호를 구동하고 S5 상태도 천이된다.The S4 state is a state waiting for the requested data to arrive. The DBIF keeps looking at the P-bus and, if the data is its own, drives the MYD signal and transitions to the S5 state.
S5 상태는 블록으로 전송되는 데이터를 P-버스에서 받아서 데이터 큐에 저장한다.The S5 state receives data sent to the block from the P-bus and stores it in the data queue.
이때에 DPGC는 각 데이터와 함께 전송되는 데이터 패리티를 가지고 데이터 전송의 에러 여부를 검사한다.At this time, the DPGC checks whether there is an error in data transmission with data parity transmitted with each data.
만약에 데이터에 에러가 발생한 것이 확인되면 데이터 전송을 다시 요구하기 위해서 S3 상태로 천이된다.If it is confirmed that an error has occurred in the data, it transitions to the S3 state to request data transmission again.
블록 데이터에 모두 에러가 없음이 확인되면 S8 상태로 천이된다. S6 상태는 데이터 큐에서 데이터를 읽어와 그 데이터를 P-버스로 전송한다.When all of the block data is confirmed that there is no error, the state transitions to S8. The S6 state reads data from the data queue and sends that data to the P-bus.
전송회수는 위에서 전의된 블록 수만큼이다.The number of transmissions is as many as the number of blocks mentioned above.
S7 상태에서는 전송된 데이터에 대한 전송 에러의 유무를 기다린다.In the S7 state, the presence of a transmission error for the transmitted data is waited.
전송된 데이터를 받은 메모리나 다른 프로세서 모듈은 그 전송된 데이터의 에러의 유무를 판단하고 에러가 없으면 에러가 없다는 DACK 산호를 구동한다.The memory or other processor module that receives the transmitted data determines whether there is an error in the transmitted data and drives a DACK coral that there is no error if there is no error.
만약에 DACK가 응답되지 않고 에러가 있다는 DERR가 응답되면 S3으로 상태가 천이된다. 만일 정상이면 S9 상태로 천이된다.If the DACK is not responded and a DERR is answered that there is an error, the state transitions to S3. If normal, transition to S9 state.
S8 상태는 데이터 큐에 저장된 데이터를 캐쉬 메모리로 전송한다. 이때, 전송되는 데이터의 수는 앞에서 정의된 회수만큼 반복한다.The S8 state transfers the data stored in the data queue to the cache memory. At this time, the number of data to be transmitted is repeated as many times as defined above.
즉, 이 상태에서는 데이터 큐가 데이터를 구동하고 캐쉬 메모리는 데이터를 쓴다.In this state, the data queue drives data and the cache memory writes data.
본 발명의 효과는, 캐쉬 메모리에 되쓰기 위하여 버퍼가 메모리의 소자 속에 포함되어 있지 않고 데이터 큐 모듈 속에 포함되어 있어서 다시 시도할 경우에도 이 블록 데이터를 다시 사용할 수 있다는 데에 있다.The effect of the present invention is that the buffer data is not included in the memory elements of the memory to be written back to the cache memory, but in the data queue module, so that the block data can be used again even if it tries again.
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