JPWO2011111290A1 - 不揮発性半導体記憶装置 - Google Patents

Abstract

各不揮発性メモリセル（１０２）に接続されているビット線（１０４，１０５）は、選択トランジスタ（１０７，１０８）によってそれぞれ選択される。選択トランジスタ（１０７）のゲートを駆動する第１の駆動回路（１１５）は、第１の電圧スイッチ（１２０）によって電圧が切り替えて供給される一方、選択トランジスタ（１０８）のゲートを駆動する第２の駆動回路（１１６）は、第２の電圧スイッチ（１２１）によって電圧が切り替えて供給される。第１の駆動回路（１１５）を構成するトランジスタは、第２の駆動回路（１１６）を構成するトランジスタと、構造が異なっている。

Description

本発明は、不揮発性メモリセルが仮想接地で配置されたメモリアレイを有する、不揮発性半導体記憶装置に関するものである。

電気的に一括消去可能な不揮発性半導体記憶装置は、電源が投入されていない状態でも記憶情報が失われないことを特長としている。不揮発性半導体記憶装置のメモリセルをアレイ化する方式として、様々な方式が提案されている。その１つとして、局所的に電荷を注入することによって情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリセルを仮想接地で配置して、メモリアレイを構成する方式がある。この方式は、レイアウト面積の削減に有利であること、構造が単純であり、加工が容易であることから、近年注目されている。

ＭＯＮＯＳ型メモリセルは、メモリセルに接続された２本のビット線の双方の近傍のＭＯＮＯＳ膜に局所的に電荷を注入することによって、１つのメモリセルに２ビットの情報を記憶することが可能である（特許文献１記載）。

図４はＭＯＮＯＳ型メモリセルの構成を示す断面図である。図４に示すＭＯＮＯＳ型メモリセルは、ワード線に接続されるゲート４０１と、ビット線に接続されるＮ型の拡散層４０２，４０３と、ゲート４０１とＰ型基板４０７間に設けられたＭＯＮＯＳ構造の薄膜４０４とを備えている。Ａ１，Ａ２は拡散層４０２，４０３のそれぞれの近傍のＭＯＮＯＳ構造の薄膜４０４の一部において、電荷を注入し情報を記憶するための電荷注入領域である。

図４のメモリセルは、電荷注入領域Ａ１，Ａ２を用いることによって２ビットの情報の記憶が可能である。拡散層４０２近傍の電荷注入領域Ａ１に電荷を注入する書き込み動作は、例えば次のように行われる。メモリセルのゲート４０１にワード線を介して９Ｖを印加し、拡散層４０２に第１のビット線を介して５Ｖを印加し、拡散層４０３を第２のビット線を介して接地電位に固定する。これにより、チャネルに流れる電流によって生じるホットエレクトロンが電荷注入領域Ａ１に注入される。同様に、拡散層４０３近傍の電荷注入領域Ａ２に電荷を注入する書き込み動作は、例えば、ゲート４０１に９Ｖを印加し、拡散層４０２を接地電位に固定し、拡散層４０３に５Ｖを印加する。すなわち、拡散層４０２，４０３の電圧状態を入れ替える。これにより、チャネルに流れる電流によって生じるホットエレクトロンが電荷注入領域Ａ２に注入される。

米国特許第５７６８１９２号

図４のメモリセルの拡散層４０２，４０３にそれぞれ接続される第１および第２のビット線の選択トランジスタについて考察する。

拡散層を５Ｖに印加する場合には、バックバイアス効果を考慮して、ビット線の選択トランジスタを１０Ｖ程度の高電圧で駆動する必要がある。一方、拡散層を接地電位とする場合には、バックバイアス効果は比較的小さいため、ビット線の選択トランジスタの駆動電圧は５Ｖ程度で十分である。ただし上述したとおり、１つのメモリセルに２ビットの情報の記憶を行うためには、拡散層４０２，４０３の電圧状態を入れ替えて書き込み動作を行う必要がある。したがって、メモリセルに接続された第１および第２のビット線の両方とも、その選択トランジスタを１０Ｖ程度の高電圧で駆動できるような、回路構成にしておかなければならない。すなわち、選択トランジスタの駆動回路は、第１および第２のビット線の両方ともについて、高い電圧耐性のトランジスタを用いて構成する必要がある。

ところで、メモリを高信頼性用途で使用する場合は、１つのメモリセルに１ビットの情報を記憶させる使用形態の方が有利である。なぜなら、１つのメモリセルに２ビットの情報の記憶を行った場合、１ビットの情報を記憶する場合に比べて、“０”状態と“１”状態のＶｔ差の縮小、リテンションなどによるＶｔ劣化量の増大により、誤読み出しの発生確率が高くなるというデメリットがあるからである。

１つのメモリセルに１ビットの情報を記憶させる場合は、書き込み動作において、拡散層４０２，４０３の電圧状態の入れ替えを行う必要がない。例えば、電荷注入領域Ａ１のみを用いる場合は、ゲート４０１は９Ｖとし、拡散層４０２を５Ｖに印加し、拡散層４０３を接地電位にして、書き込み動作を行えばよい。すなわち、拡散層４０２に接続されたビット線の選択トランジスタは１０Ｖ程度の高電圧で駆動するが、拡散層４０３に接続されたビット線の選択トランジスタは５Ｖ程度で駆動すればよい。このため、拡散層４０３に接続されたビット線の選択トランジスタの駆動回路は、電圧耐性の低い構造のトランジスタを用いることが可能になる。

一般に、トランジスタの電圧耐性の向上は、ゲート酸化膜厚を厚くしたり、ゲートとドレインコンタクトとの距離を大きくしたり、ゲート長を長くしたりすることによって実現している。ただしその一方で、レイアウト面積の増大や、トランジスタ能力の減少によるゲート幅の拡幅が必要となる。このため、回路面積は、電圧耐性の低いトランジスタを用いる方が、より小さくなる。

本発明は、不揮発性メモリセルが仮想接地で配置された不揮発性半導体記憶装置において、ビット線選択トランジスタの駆動回路を縮小して、回路面積をより小さくすることを目的とする。

本発明の一態様では、不揮発性半導体記憶装置は、複数の不揮発性メモリセルが仮想接地で配置されており、前記各不揮発性メモリセルはそれぞれ、ゲートを制御するためのワード線と、第１および第２のビット線とが接続されているメモリアレイと、前記第１のビット線を選択するための第１の選択トランジスタ群と、前記第１の選択トランジスタ群のゲートを駆動する第１の選択トランジスタ駆動回路と、前記第２のビット線を選択するための第２の選択トランジスタ群と、前記第２の選択トランジスタ群のゲートを駆動する第２の選択トランジスタ駆動回路と、前記第１の選択トランジスタ駆動回路に供給する電圧を前記メモリアレイの動作に応じて切り替える第１の電圧スイッチと、前記第２の選択トランジスタ駆動回路に供給する電圧を前記メモリアレイの動作に応じて切り替える第２の電圧スイッチとを備え、前記第１の選択トランジスタ駆動回路を構成するトランジスタは、前記第２の選択トランジスタ駆動回路を構成するトランジスタと構造が異なっている。

この態様によると、各不揮発性メモリセルに接続されている第１および第２のビット線は、第１の選択トランジスタ群と、第２の選択トランジスタ群とによって、それぞれ選択される。そして、第１の選択トランジスタ群のゲートを駆動する第１の選択トランジスタ駆動回路は、第１の電圧スイッチによって、電圧が切り替えて供給される一方、第２の選択トランジスタ群のゲートを駆動する第２の選択トランジスタ駆動回路は、第２の電圧スイッチによって、電圧が切り替えて供給される。すなわち、第１および第２の選択トランジスタ駆動回路は、供給される電圧が独立して切り替え可能になっている。このため、例えば、各不揮発性メモリセルを１ビットの情報を記憶するものとして用いる場合に、第１および第２の選択トランジスタ群のゲート駆動電圧をそれぞれ適正に設定できるので、第１および第２の選択トランジスタ駆動回路の一方について、他方よりも低い電圧耐性のトランジスタによって構成することが可能になる。すなわち、選択トランジスタ駆動回路の面積をより縮小できるので、回路面積の小さい不揮発性半導体記憶装置を実現することが可能になる。

本発明によると、ビット線選択トランジスタの駆動回路を縮小できるので、回路面積の小さい不揮発性半導体記憶装置が実現可能となる。

実施形態１に係る不揮発性半導体記憶装置の構成を示す図である。 図１の構成における各動作時の電圧状態の一例を示す図である。 実施形態２に係る不揮発性半導体記憶装置の構成を示す図である。 ＭＯＮＯＳ型メモリセルの構成を示す図である。 ゲートとドレインコンタクトとの距離が異なっているトランジスタの構造例を示す図である。

以下、本発明の実施形態について、図面を参照しながら説明する。

（実施形態１）
図１は実施形態１に係る不揮発性半導体記憶装置の構成を示す図である。図１において、メモリアレイ１０１は、ＸＹ方向にアレイ状に配置された複数の不揮発性のメモリセル１０２と、メモリセル１０２の配置領域においてＸ方向に延びるように配置された複数のワード線１０３（ＷＬ０〜ＷＬｎ）と、メモリセル１０２の配置領域においてＹ方向に延びるように配置された、複数の第１のビット線としてのビット線ａ１０４（ＢＬａ＿０〜ＢＬａ＿２ｎ＋１）および複数の第２のビット線としてのビット線ｂ１０５（ＢＬｂ＿０〜ＢＬｂ＿２ｎ）とを有している。メモリセル１０２、ワード線１０３、ビット線ａ１０４およびビット線ｂ１０５は、仮想接地で配置されている。

ここでは、各メモリセル１０２は、局所的に電荷を注入することによって情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型のメモリセルであるものとする。各メモリセル１０２はそれぞれ、ゲートを制御するためのワード線１０３と、ビット線ａ１０４およびビット線ｂ１０５とが接続されている。メモリセル１０２への情報の記憶は、当該メモリセル１０２に接続された２本のビット線ａ１０４およびビット線ｂ１０５のうち、ビット線ｂ１０５の近傍に局所的に電荷を注入することによって行う。

各ワード線１０３は、ＷＬ（ワード線）駆動回路１０６に接続されている。

各ビット線ａ１０４は、ＢＬ（ビット線）選択トランジスタａ１０７を介してメインビット線ａ１０９（ＭＢＬａ＿０〜ＭＢＬａ＿ｎ）に接続されており、各メインビット線ａ１０９は、ＭＢＬ（メインビット線）選択トランジスタａ１１１を介してＢＬ制御回路ａ１１３に接続される。また、各ビット線ｂ１０５は、ＢＬ選択トランジスタｂ１０８を介してメインビット線ｂ１１０（ＭＢＬｂ＿０〜ＭＢＬｂ＿ｎ）に接続されており、各メインビット線ｂ１１０は、ＭＢＬ選択トランジスタｂ１１２を介してＢＬ制御回路ｂ１１４に接続される。ＢＬ選択トランジスタａ１０７およびＭＢＬ選択トランジスタａ１１１によって、第１の選択トランジスタ群が構成されており、ＢＬ選択トランジスタｂ１０８およびＭＢＬ選択トランジスタｂ１１２によって、第２の選択トランジスタ群が構成されている。

ＢＬ選択トランジスタａ１０７のゲート（ＳＬａ＿０，ＳＬａ＿１）はＳＬ駆動回路ａ１１５に接続されており、ＭＢＬ選択トランジスタａ１１１のゲート（ＣＳａ＿０〜ＣＳａ＿ｎ）はＣＳ駆動回路ａ１１７に接続されている。同様に、ＢＬ選択トランジスタｂ１０８のゲート（ＳＬｂ＿０，ＳＬｂ＿１）はＳＬ駆動回路ｂ１１６に接続されており、ＭＢＬ選択トランジスタｂ１１２のゲート（ＣＳｂ＿０〜ＣＳｂ＿ｎ）はＣＳ駆動回路ｂ１１８に接続されている。ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７によって、第１の選択トランジスタ群のゲートを駆動する第１の選択トランジスタ駆動回路が構成されており、ＳＬ駆動回路ｂ１１６およびＣＳ駆動回路ｂ１１８によって、第２の選択トランジスタ群のゲートを駆動する第２の選択トランジスタ駆動回路が構成されている。

ＷＬ駆動回路１０６は、駆動電源（電圧ＶＷＬ）として、ＷＬ電圧スイッチ１１９が接続されている。ＷＬ電圧スイッチ１１９は、電源回路ｂ１２４から電圧レギュレート回路１２２を介して供給される電圧ＶＰＰと、電源回路ｆ１２８から供給される電圧ＶＲＤと、電源回路１２７から供給される電圧ＶＮＧとを、メモリアレイ１０１の動作状態に応じて切り替えてＷＬ駆動回路１０６に供給する。

ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７は、駆動電源（電圧ＶＳＥＬａ）として、第１の電圧スイッチとしてのＳＥＬ電圧スイッチａ１２０が接続されている。ＳＥＬ電圧スイッチａ１２０は、電源回路ａ１２３から供給される電圧ＶＰＣ１と、電源回路ｃ１２５から供給される電圧ＶＲＣ１とを、メモリアレイ１０１の動作状態に応じて切り替えて供給する。また、ＳＬ駆動回路ｂ１１６およびＣＳ駆動回路ｂ１１８は、駆動電源（電圧ＶＳＥＬｂ）として、第２の電圧スイッチとしてのＳＥＬ電圧スイッチｂ１２１が接続されている。ＳＥＬ電圧スイッチｂ１２１は、電源回路ｂ１２４から供給される電圧ＶＰＣ２と、電源回路ｄ１２６から供給される電圧ＶＲＣ２とを、メモリアレイ１０１の動作状態に応じて切り替えて供給する。

図１の不揮発性半導体記憶装置の読み出し、書き込みおよび消去動作について、図２を参照しながら説明する。図２は読み出し（Read）、書き込み（Program）および消去（Erase）動作を行う場合の各部の電圧値の一例である。ＶＳＥＬａ，ＶＳＥＬｂ，ＶＷＬはそれぞれＳＥＬ電圧スイッチａ１２０，ＳＥＬ電圧スイッチｂ１２１，ＷＬ電圧スイッチ１１９の供給電圧、ＣＳａ＿１，ＳＬａ＿０，ＣＳｂ＿０，ＳＬｂ＿１はそれぞれＭＢＬ選択トランジスタａ１１１，ＢＬ選択トランジスタａ１０７，ＭＢＬ選択トランジスタｂ１１２，ＢＬ選択トランジスタｂ１０８のゲート駆動電圧、ＷＬ１はワード線１０３の電圧、ＢＬａ＿２，ＢＬｂ＿１はそれぞれビット線ａ１０４，ビット線ｂ１０５の電圧である。

メモリセル１０２の読み出し動作は以下のように行われる。

ＷＬ電圧スイッチ１１９は電源回路ｆ１２８から供給される電圧ＶＲＤ（５Ｖ）を選択し、ＷＬ駆動回路１０６の電源電圧ＶＷＬとして供給する。ＳＥＬ電圧スイッチａ１２０は電源回路ｃ１２５から供給される電圧ＶＲＣ１（３Ｖ）を選択し、ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７の電源電圧ＶＳＥＬａとして供給する。ＳＥＬ電圧スイッチｂ１２１は電源回路ｄ１２６から供給される電圧ＶＲＣ２（３Ｖ）を選択し、ＳＬ駆動回路ｂ１１６およびＣＳ駆動回路ｂ１１８の電源電圧ＶＳＥＬｂとして供給する。

また、ＢＬ制御回路ａ１１３は読み出し時のドレイン電圧（１Ｖ）を供給し、ＢＬ制御回路ｂ１１４は読み出し時のソース電圧として接地電位を供給している。

上のような電圧スイッチ動作および電圧供給動作を実施した後、ＷＬ駆動回路１０６によって、ワード線ＷＬ１を電圧ＶＲＤ（５Ｖ）に駆動する。さらに、ＳＬ駆動回路ａ１１５によってゲートＳＬａ＿０を、ＣＳ駆動回路ａ１１７によってゲートＣＳａ＿１を、電圧ＶＳＥＬａ（＝ＶＲＣ１（３Ｖ））に駆動する。また、ＳＬ駆動回路ｂ１１６によってゲートＳＬｂ＿１を、ＣＳ駆動回路ｂ１１８によってゲートＣＳｂ＿０を、電圧ＶＳＥＬｂ（＝ＶＲＣ２（３Ｖ））に駆動する。

このような選択、電圧状態とすることによって、メモリセル１０２のビット線ＢＬａ＿２はＢＬ制御回路ａ１１３と接続され、供給電圧（１Ｖ）が印加され、ビット線ＢＬｂ＿１はＢＬ制御回路ｂ１１４と接続され、接地電位となる。この状態で、ビット線ＢＬｂ＿１の近傍に注入された電荷の有無によるメモリセル１０２のチャネルに流れる電流の多寡を検知することによって、メモリセル１０２に記憶された情報を読み出すことが可能となる。

メモリセル１０２の書き込み動作は以下のように行われる。

ＷＬ電圧スイッチ１１９は電源回路ｂ１２４から電圧レギュレート回路１２２を介して供給される電圧ＶＰＰ（９Ｖ）を選択し、ＷＬ駆動回路１０６の電源電圧ＶＷＬとして供給する。ＳＥＬ電圧スイッチａ１２０は電源回路ａ１２３から供給される電圧ＶＰＣ１（５Ｖ）を選択し、ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７の電源電圧ＶＳＥＬａとして供給する。ＳＥＬ電圧スイッチｂ１２１は電源回路ｄ１２６から供給される電圧ＶＰＣ２（１０Ｖ）を選択し、ＳＬ駆動回路ｂ１１６およびＣＳ駆動回路ｂ１１８の電源電圧ＶＳＥＬｂとして供給する。

また、ＢＬ制御回路ａ１１３は書き込み時のソース電圧として接地電位を供給しており、ＢＬ制御回路ｂ１１４は書き込み時のドレイン電圧としてビット線ｂ１０４に５Ｖを印加するため、ＢＬ選択トランジスタｂ１０８およびＭＢＬ選択トランジスタｂ１１２での電圧低下を考慮した電圧として、５Ｖ以上の電圧を供給している。

上のような電圧スイッチ動作および電圧供給動作を実施した後、ＷＬ駆動回路１０６によって、ワード線ＷＬ１を電圧ＶＰＰ（９Ｖ）に駆動する。さらに、ＳＬ駆動回路ａ１１５によってゲートＳＬａ＿０を、ＣＳ駆動回路ａ１１７によってゲートＣＳａ＿１を、電圧ＶＳＥＬａ（＝ＶＰＣ１（５Ｖ））に駆動する。また、ＳＬ駆動回路ｂ１１６によってゲートＳＬｂ＿１を、ＣＳ駆動回路ｂ１１８によってゲートＣＳｂ＿０を、電圧ＶＳＥＬｂ（＝ＶＰＣ２（１０Ｖ））に駆動する。

このような選択、電圧状態とすることによって、メモリセル１０２のビット線ＢＬａ＿２はＢＬ制御回路１１３と接続され、接地電位となり、ビット線ＢＬｂ＿１はＢＬ制御回路ｂ１１４と接続され、５Ｖが印加される。これにより、メモリセル１０２のチャネルに流れる電流により生じるホットエレクトロンがビット線ＢＬｂ＿１近傍に注入されることによって、書き込み動作がなされる。

ここで、ビット線ＢＬｂ＿１に５Ｖを印加するのに対して、ビット線ＢＬａ＿２は接地電位であり、バックバイアスの影響が小さいため、ゲートＳＬｂ＿１，ＣＳｂ＿０の電圧（１０Ｖ）に比べて、ゲートＳＬａ＿０，ＣＳ１＿ａは低い電圧（５Ｖ）である。ただしビット線ＢＬａ＿２を十分接地電位に近づけるために、読み出し時のゲート電圧（３Ｖ）に比べ、書き込み時の電流が大きいことを考慮した高い電圧（５Ｖ）を選択、印加している。

メモリセル１０２の消去動作は以下のように行われる。

ＷＬ電圧スイッチ１１９は電源回路ｅ１２７から供給される電圧ＶＮＧ（−５Ｖ）を選択し、ＷＬ駆動回路１０６の電源電圧ＶＷＬとして供給する。ＳＥＬ電圧スイッチａ１２０は電源回路ａ１２３から供給される電圧ＶＰＣ１（５Ｖ）を選択し、ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７の電源電圧ＶＳＥＬａとして供給する。ＳＥＬ電圧スイッチｂ１２１は電源回路ｂ１２４から供給される電圧ＶＰＣ２（１０Ｖ）を選択し、ＳＬ駆動回路ｂ１１６およびＣＳ駆動回路ｂ１１８の電源電圧ＶＳＥＬｂとして供給する。

また、ＢＬ制御回路ａ１１３は接地電位を供給しており、ＢＬ制御回路ｂ１１４は消去時の電圧としてビット線ｂ１０４に５Ｖを印加するため、ＢＬ選択トランジスタｂ１０８およびＭＢＬ選択トランジスタｂ１１２での電圧低下を考慮した電圧として、５Ｖ以上の電圧を供給している。

上のような電圧スイッチ動作および電圧供給動作を実施した後、ＷＬ駆動回路１０６によって、ワード線ＷＬ１を電圧ＶＮＧ（−５Ｖ）に駆動する。さらに、ＳＬ駆動回路ａ１１５によってゲートＳＬａ＿０を電圧ＶＳＥＬａ（＝ＶＰＣ１（５Ｖ））に駆動し、ＣＳ駆動回路ａ１１７は選択を行わず、ゲートＣＳａ＿０〜ＣＳａ＿ｎは全て接地電位にする。また、ＳＬ駆動回路ｂ１１６によってゲートＳＬｂ＿１を、ＣＳ駆動回路ｂ１１８によってゲートＣＳｂ＿０を、電圧ＶＳＥＬｂ（＝ＶＰＣ２（１０Ｖ））に駆動する。

このような選択、電圧状態とすることによって、メモリセル１０２のビット線ＢＬａ＿２はＨｉＺ状態となり、ビット線ＢＬｂ＿１はＢＬ制御回路ｂ１１４と接続され、５Ｖが印加される。これにより、メモリセル１０２のビット線ＢＬｂ＿１と基板間で流れるＢＴＢＴ（Band To Band Tunneling）電流により生じる正孔が、ビット線ＢＬｂ＿１近傍の電荷を中和することによって、消去動作がなされる。

消去動作は、複数のメモリセルを一括で実施してもよい。この場合、電圧状態を上述したものと同様にし、ワード線ＷＬ０〜ＷＬｎに−５Ｖを印加し、ビット線ＢＬｂ＿０〜ＢＬｂ＿２ｎに５Ｖを印加し、ＢＬａ＿０〜ＢＬａ＿（２ｎ＋１）がＨｉＺになるように、、ＷＬ駆動回路１０６、ＳＬ駆動回路ａ１１５、ＳＬ駆動回路ｂ１１６、ＣＳ駆動回路ａ１１７およびＣＳ駆動回路ｂ１１８の選択状態を設定すればよい。

以上説明したように、図１の回路構成とすることによって、ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７で駆動する最大の電圧値は５Ｖであり、ＳＬ駆動回路ｂ１１６およびＣＳ駆動回路ｂ１１８で駆動する電圧値である１０Ｖに対して、低い電圧での動作が可能である。このため、ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７を構成するトランジスタとして、低い電圧耐性のトランジスタを用いることができる。すなわち、ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７を構成するトランジスタは、ＳＬ駆動回路ｂ１１６およびＣＳ駆動回路ｂ１１８を構成するトランジスタと、構造が異なっている。例えば、ゲート酸化膜の厚さが異なっていてもよいし、ゲートとドレインコンタクトとの距離が異なっていてもよいし、ゲート長が異なっていてもよい。これにより、ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７の回路面積を縮小することができる。

図５はゲートとドレインコンタクトとの距離が異なっているトランジスタの構造例を示す図である。図５（ａ），（ｂ）においてそれぞれ、上側に平面図を、下側に断面図を示している。５０１，５０２はトランジスタ、５０３，５０８はゲート、５０４，５０９はソース領域、５０５，５１０はドレイン領域、５０６，５１１はソースコンタクト、５０７，５１２はドレインコンタクトである。図５（ｂ）に示すトランジスタ５０２は、ゲート５０８とドレインコンタクト５１２との距離が、図５（ａ）に示すトランジスタ５０１よりも長くなっている。例えば、ＳＬ駆動回路ａ１１５およびＣＳ駆動回路ａ１１７を図５（ａ）に示す構造のトランジスタ５０１によって構成し、ＳＬ駆動回路ｂ１１６およびＣＳ駆動回路ｂ１１８を図５（ｂ）に示す構造のトランジスタ５０２によって構成してもよい。なお、ゲートとドレインコンタクトとの距離が異なっているのに加えて、ゲートとソースコンタクトとの距離が異なっている構造としてもかまわない。

なお、本実施形態では、一例として、電源回路ｃ１２５と電源回路ｄ１２６は同じ電圧（３Ｖ）を発生しているが、メモリセルの特性を考慮して、異なる電圧を用いることも可能である。

（実施形態２）
図３は実施形態２に係る不揮発性半導体記憶装置の構成を示す図である。図３において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。

図３の構成では、ＳＥＬ電圧スイッチａ１２０、ＳＥＬ電圧スイッチｂ１２１に電圧を供給する電源回路の種類および接続が異なっている。すなわち、図１の構成では、ＳＥＬ電圧スイッチａ１２０には、電源回路ａ１２３から供給される電圧ＶＰＣ１と電源回路ｃ１２５から供給される電圧ＶＲＣ１とが供給されているのに対して、図３の構成では、電源回路ａ１２３が省かれており、ＳＥＬ電圧スイッチａ１２０は電圧ＶＰＣ１の代わりに、読み出し時のワード線電圧用の電源回路ｆ１２８から供給される電圧ＶＲＤを受けている。また、図１の構成では、ＳＥＬ電圧スイッチｂ１２１には、電源回路ｂ１２４から供給される電圧ＶＰＣ２と電源回路ｄ１２６から供給される電圧ＶＲＣ２とが供給されているのに対して、図３の構成では、電源回路ｄ１２６が省かれており、ＳＥＬ電圧スイッチｂ１２１は電圧ＶＲＣ２の代わりに、電源回路ｃ１２５から供給される電圧ＶＲＣ１を受けている。

その他の構成は図１と同様である。読み出し、書き込み、消去の各動作も、実施形態１と同様であり、例えば図２の電圧値によって実施される。

図３の構成では、書き込み動作時において、ＢＬ選択トランジスタａ１０７およびＭＢＬ選択トランジスタａ１１１のゲート電圧は読み出し時のワード線電圧に制限され、また、読み出し動作時において、ＢＬ選択トランジスタａ１０７、ＭＢＬ選択トランジスタａ１１１とＢＬ選択トランジスタｂ１０８、ＭＢＬ選択トランジスタｂ１１２のゲート電圧は同じ電圧にする必要がある。すなわち、図１の構成に比べて、電圧印加の自由度は低減する。ただし、図１の構成に比べて、電源回路数の削減が可能であり、面積の縮小が可能となる。

本発明では、ビット線選択トランジスタの駆動回路が縮小でき、回路面積の小さい不揮発性半導体記憶装置が実現可能となるので、例えば、メモリの小型化、低コスト化に有効である。

１０１ メモリアレイ
１０２ メモリセル
１０３ ワード線
１０４ ビット線ａ（第１のビット線）
１０５ ビット線ｂ（第２のビット線）
１０７ ＢＬ選択トランジスタａ
１０８ ＢＬ選択トランジスタｂ
１１１ ＭＢＬ選択トランジスタａ
１１２ ＭＢＬ選択トランジスタｂ
１１５ ＳＬ駆動回路ａ
１１６ ＳＬ駆動回路ｂ
１１７ ＣＳ駆動回路ａ
１１８ ＣＳ駆動回路ｂ
１２０ ＳＥＬ電圧スイッチａ（第１の電圧スイッチ）
１２１ ＳＥＬ電圧スイッチｂ（第２の電圧スイッチ）
１２３ 電源回路ａ
１２４ 電源回路ｂ
１２５ 電源回路ｃ
１２６ 電源回路ｄ
１２７ 電源回路ｅ
１２８ 電源回路ｆ
５０１，５０２ トランジスタ
５０３，５０８ ゲート
５０６，５１１ ソースコンタクト
５０７，５１２ ドレインコンタクト

Claims (10)

1. 複数の不揮発性メモリセルが仮想接地で配置されており、前記各不揮発性メモリセルはそれぞれ、ゲートを制御するためのワード線と、第１および第２のビット線とが接続されている、メモリアレイと、
   前記第１のビット線を選択するための第１の選択トランジスタ群と、
   前記第１の選択トランジスタ群のゲートを駆動する第１の選択トランジスタ駆動回路と、
   前記第２のビット線を選択するための第２の選択トランジスタ群と、
   前記第２の選択トランジスタ群のゲートを駆動する第２の選択トランジスタ駆動回路と、
   前記第１の選択トランジスタ駆動回路に供給する電圧を、前記メモリアレイの動作に応じて、切り替える第１の電圧スイッチと、
   前記第２の選択トランジスタ駆動回路に供給する電圧を、前記メモリアレイの動作に応じて、切り替える第２の電圧スイッチとを備え、
   前記第１の選択トランジスタ駆動回路を構成するトランジスタは、前記第２の選択トランジスタ駆動回路を構成するトランジスタと、構造が異なっている
   ことを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   前記メモリアレイの書き込み動作時に、
   前記第１の選択トランジスタ群は、前記第１の電圧スイッチから前記第１の選択トランジスタ駆動回路を介して、第１の電圧が印加されている一方、前記第２の選択トランジスタ群は、前記第２の電圧スイッチから前記第２の選択トランジスタ駆動回路を介して、第２の電圧が印加されており、
   前記メモリアレイの読み出し動作時に、
   前記第１の選択トランジスタ群は、前記第１の電圧スイッチから前記第１の選択トランジスタ駆動回路を介して、第３の電圧が印加されている一方、前記第２の選択トランジスタ群は、前記第２の電圧スイッチから前記第２の選択トランジスタ駆動回路を介して、第４の電圧が印加されている
   ことを特徴とする不揮発性半導体記憶装置。
3. 請求項２記載の不揮発性半導体記憶装置において、
   前記第１の電圧は、第１の電源回路から供給され、前記第２の電圧は、第２の電源回路から供給される
   ことを特徴とする不揮発性半導体記憶装置。
4. 請求項３記載の不揮発性半導体記憶装置において、
   前記第１の電源回路と前記第２の電源回路とは、異なる電圧を供給する
   ことを特徴とする不揮発性半導体記憶装置。
5. 請求項２記載の不揮発性半導体記憶装置において、
   前記第１および第２の電圧のうち低い方の電圧は、読み出し時にワード線に印加する電圧を供給する電源回路から、供給される
   ことを特徴とする不揮発性半導体記憶装置。
6. 請求項１記載の不揮発性半導体記憶装置において、
   前記第１の選択トランジスタ駆動回路を構成するトランジスタは、前記第２の選択トランジスタ駆動回路を構成するトランジスタと、ゲート酸化膜の厚さが異なっている
   ことを特徴とする不揮発性半導体記憶装置。
7. 請求項１記載の不揮発性半導体記憶装置において、
   前記第１の選択トランジスタ駆動回路を構成するトランジスタは、前記第２の選択トランジスタ駆動回路を構成するトランジスタと、ゲートとドレインコンタクトとの距離が異なっている
   ことを特徴とする不揮発性半導体記憶装置。
8. 請求項１記載の不揮発性半導体記憶装置において、
   前記第１の選択トランジスタ駆動回路を構成するトランジスタは、前記第２の選択トランジスタ駆動回路を構成するトランジスタと、ゲート長が異なっている
   ことを特徴とする不揮発性半導体記憶装置。
9. 請求項１記載の不揮発性半導体記憶装置において、
   前記不揮発性メモリセルは、ＭＯＮＯＳ型メモリセルである
   ことを特徴とする不揮発性半導体記憶装置。
10. 請求項９記載の不揮発性半導体記憶装置において、
    前記ＭＯＮＯＳ型メモリセルは、ビット線の近傍に局所的に電荷を注入することによって情報を記憶するものであり、かつ、接続された前記第１および第２のビット線のうち一方のビット線の近傍を用いて、１ビットの情報を記憶するものである
    ことを特徴とする不揮発性半導体記憶装置。

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