Nothing Special   »   [go: up one dir, main page]

JPWO2014024611A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2014024611A1
JPWO2014024611A1 JP2014529390A JP2014529390A JPWO2014024611A1 JP WO2014024611 A1 JPWO2014024611 A1 JP WO2014024611A1 JP 2014529390 A JP2014529390 A JP 2014529390A JP 2014529390 A JP2014529390 A JP 2014529390A JP WO2014024611 A1 JPWO2014024611 A1 JP WO2014024611A1
Authority
JP
Japan
Prior art keywords
semiconductor substrate
manufacturing
semiconductor device
semiconductor
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014529390A
Other languages
English (en)
Inventor
研一 井口
研一 井口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2014024611A1 publication Critical patent/JPWO2014024611A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Dicing (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

２枚の半導体基板（１１）が接合されてなる半導体装置を製造するにあたって、まず、接合する２枚の半導体基板（１１）のうち、少なくともいずれか一方の半導体基板（１１）の裏面側のスクライブ領域（１６）に溝パターン（１７）を形成する。このとき、溝パターン（１７）は、想定されるパーティクルの直径以上の深さまたは幅で形成する。次に、２枚の半導体基板（１１）の裏面同士を接合する。これにより、パーティクルの影響を溝パターン（１７）部分で緩和し、ボイド欠陥が隣接するチップ領域（１２）に延伸することを抑制できる。このため、ボイド欠陥が隣接するチップへ及ぼす影響を最小限にとどめ、良品率を向上させることができる。

Description

この発明は、半導体装置の製造方法に関する。
周波数や電圧を可変制御することができるＶＶＶＦ（Ｖａｒｉａｂｌｅ Ｖｏｌｔａｇｅ Ｖａｒｉａｂｌｅ Ｆｒｅｑｕｅｎｃｙ）インバータ装置がモータなどの駆動用に多用されている。通常、このインバータ装置は、商用周波数の交流を直流に変換するコンバータ部と、この直流を所定の周波数および電圧の交流に変換するインバータ部とから構成されている。このため、電力変換装置としてはコンバータ部とインバータ部、さらには電流を平滑化するための大きなインダクタ（Ｌ）や電圧の変動を抑制するための大きなコンデンサ（Ｃ）が必要となり、装置が大型となる。そこで、電力変換装置の小型化と高効率化を図るために、商用周波数の交流から直接、所定の交流に変換することができるマトリックスコンバータ装置が注目されている。
一般に、マトリックスコンバータ装置は、ＬＣフィルタと９個の双方向スイッチとで構成される。ここで、双方向スイッチは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのトランジスタとダイオードとを用いて構成することができる。例えば、１つの双方向スイッチは、ＩＧＢＴとその逆耐圧用ダイオードとを直列に接続した単方向スイッチを、順方向と逆方向とのそれぞれに配置することにより構成することができるが、合計４つの素子が必要となる。
この場合、デバイス面積は電流容量に概ね比例するため、電流容量が大きくなるとチップサイズが大きくなり、実装面積、ひいてはモジュールサイズが大きくなってしまう。そこで、ＩＧＢＴおよび逆耐圧用ダイオードの機能を併せ持った逆阻止ＩＧＢＴを単方向スイッチとして用いることで、素子数を２つに低減した双方向スイッチが実用化されている。また、更なる小型化のために、２つのＩＧＢＴの裏面同士を貼り合わせた両面デバイスを用いて、１つのチップで双方向スイッチを構成する構造が提案されている。
このような両面デバイスの作製（製造）方法として、おもて面素子構造を形成した後に裏面電極を形成した２つのデバイスを作製し、裏面電極まで形成したデバイスの裏面同士を接合する方法が提案されている（例えば、下記特許文献１，２参照。）。また、両面デバイスの別の作製方法として、２つのデバイスのドリフト層同士を接合することで、デバイス厚さを薄くして損失を低減する方法が提案されている（例えば、下記特許文献３参照。）。さらに、両面デバイスの別の作製方法として、材料同士を接合する場合、例えば接合面をＡｒ原子ビームなど高速粒子線やプラズマにより最表面のみエッチングし、エッチング面同士を接合する方法が提案されている（例えば、下記特許文献４〜７参照。）。
ここで、下記特許文献１〜７のいずれの方法においても、電極または半導体層などの材料同士を接合するためには、接合面は平坦に加工することが前提となっている。また、チップ単位で接合することは、生産性が乏しく実用的ではないことから、ウェハ等の大面積基板での接合が一般的である。このような接合例として、最表面をエッチングした接合面同士を接触させて接合する方法を用いた従来の半導体装置の製造方法について説明する。図５は、従来の半導体装置の貼り合せ工程における半導体基板の要部を示す断面図である。
初めに、２枚の半導体基板１１を用意し、それぞれの半導体基板１１のおもて面側のチップ領域１２に、デバイス構造を形成する。次に、半導体基板１１のおもて面側に形成したデバイス構造を機械的ダメージおよび化学的ダメージから保護するために、表面保護膜１３により半導体基板１１の表面を被覆する（図５（ａ））。次に、２枚の半導体基板１１のそれぞれについて、裏面側を研削・研磨して所望の厚さまで薄く（減厚）した後、平坦化する（図５（ｂ））。減厚工程の後、表面保護膜１３は除去する（図５（ｃ））。
次に、接合前処理として、２枚の半導体基板１１を真空装置（不図示）内に導入し、接合面となる研削後の裏面１４にＡｒ原子ビームなどの高速粒子線、またはプラズマを照射して、半導体基板１１の裏面１４の汚染物を除去して活性な表面を露出させる（図５（ｄ））。接合前処理後、直ちに２枚の半導体基板１１の裏面１４同士を接触させて半導体基板１１を接合することで（図５（ｅ））、両面デバイスが完成する。
特表２００２−５０７０５８号公報 特開２００９−２９５９６１号公報 特開２００１−３２００４９号公報 特開昭５４−１２４８５３号公報 特開２００３−３１８２１７号公報 特開２００５−１８７３２１号公報 特開２００６−２４８８９５号公報
半導体装置を従来の貼り合せ工程で作製した半導体基板１１を図６に示す。図６は、半導体基板の構成を示す説明図である。図６（ａ）は半導体基板１１の平面図であり、図６（ｂ）は半導体基板１１の側面図である。本明細書では、半導体基板１１をチップに切断する際の切断部をスクライブ領域１６と定義する。半導体基板１１のおもて面および裏面ともにスクライブ領域１６が存在している。図６において、破線の正方形はチップ領域１２であり、チップ領域１２間に挟まれた部分がスクライブ領域１６となる。このような大面積の半導体基板１１同士を接合する際に、両者の間にパーティクルが存在する場合、パーティクルが存在する部分とその周辺が接合されず、ボイド欠陥となる。
図７は、従来例の半導体装置の製造方法におけるパーティクルが侵入したときの半導体基板間の接合状態の要部を示す断面図である。図７には、図６のＡ−Ａ’線で切断した部分にパーティクル１８が存在する場合の半導体基板間の接合状態を示す。半導体基板１１間にパーティクル１８が存在した場合、パーティクル１８を中心にその周辺が接合されないため、ボイド欠陥１９となる。このボイド欠陥１９の領域は電気的に絶縁状態であるため、デバイスの接合面積が減少し、実装面積が減少することとなるため、オン抵抗の上昇を招く。
また、パーティクル１８を起点に半導体基板１１が割れたり、半導体基板１１に欠陥が生じたりするおそれがある。また、ボイド欠陥１９の領域と接合面１４の境界部には応力が集中するため、ここを起点として接合の剥離が生じやすくなる。なお、パーティクル１８の形状にもよるが、直径１μｍのパーティクル１８でさえ、直径数ｍｍのボイド欠陥１９が形成される。このため、ボイド欠陥１９は容易にチップ領域１２間を跨ぐように発生し、１つのボイド欠陥１９が複数のチップを不良にしてしまう。
本発明は、上述した従来技術による問題点を解消するため、半導体基板間にパーティクルが混入した場合でも隣接するチップの接合に悪影響の少ないウェハの貼り合せ工程を用いた半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１半導体基板および第２半導体基板のそれぞれのおもて面にデバイス構造を形成する第１工程を行う。次に、前記第１半導体基板および前記第２半導体基板のうち、少なくともいずれかの一方の半導体基板の裏面に複数の溝を形成する第２工程を行う。次に、前記第１半導体基板と前記第２半導体基板との裏面同士を接合する第３工程を行う。このとき、前記第２工程では、前記第１半導体基板または前記第２半導体基板の裏面に付着するパーティクルの直径以上の深さまたは幅の前記溝を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、スクライブラインに対応する位置に前記溝を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程と前記第２工程との間に、前記第１半導体基板および前記第２半導体基板のそれぞれを、裏面から一様に除去して所望の厚さにする減厚工程をさらに含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝の幅は、１００μｍ以上３００μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記溝は、当該溝が形成される半導体基板の裏面に対して４５度以上７５度以下の角度を為す側壁を有するテーパー形状を為すことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程は真空中で行われ、前記第３工程の際の前記第１半導体基板および前記第２半導体基板の温度は、室温以上４００℃以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程と前記第３工程との間に、前記第１半導体基板および前記第２半導体基板のそれぞれの裏面を、粒子線またはプラズマによりエッチングする工程を含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１半導体基板の材料の結晶方位と前記第２半導体基板の材料の結晶方位が同じであり、かつ前記第１半導体基板および前記第２半導体基板の材料はシリコンであることを特徴とする。
本発明によれば、半導体基板に溝パターンを形成することにより、パーティクルによるボイド欠陥が溝パターンで緩和され、ボイド欠陥が隣接するチップ領域に延伸することを抑制することができるため、良品率を向上させることができるという効果を奏する。
図１は、本発明の実施の形態１にかかる半導体装置の貼り合せ工程における半導体基板の要部を示す断面図である。 図２は、本発明の実施の形態１にかかる半導体装置の製造方法により製造した半導体装置の断面構造を示す断面図である。 図３は、本発明にかかる半導体装置の製造方法におけるパーティクルが侵入したときの半導体基板間の接合状態の要部を示す断面図である。 図４は、実施例にかかる半導体装置の溝パターンの溝幅を変えたときのボイド不良率、接合良品数およびチップ総数を示す特性図である。 図５は、従来の半導体装置の貼り合せ工程における半導体基板の要部を示す断面図である。 図６は、半導体基板の構成を示す説明図である。 図７は、従来例の半導体装置の製造方法におけるパーティクルが侵入したときの半導体基板間の接合状態の要部を示す断面図である。
以下、本発明にかかる半導体装置の製造方法の好適な実施の形態について、添付図面を用いて詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本発明は、その要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
（実施の形態１）
実施の形態１にかかる半導体装置の製造方法について、半導体装置として双方向ＩＧＢＴを作製（製造）する場合を例に説明する。半導体装置の製造途中の状態を図１に示す。半導体装置の製造方法により製造するデバイスの構造断面の一例を図２に示す。図１は、本発明の実施の形態１にかかる半導体装置の貼り合せ工程における半導体基板の要部を示す断面図である。図２は、本発明の実施の形態１にかかる半導体装置の製造方法により製造した半導体装置の断面構造を示す断面図である。
まず、半導体基板１１としてＦＺ−ｎ型シリコンウェハＡ，Ｂを用意し、それぞれのおもて面側のチップ領域１２に、主電流の流れる素子活性部３１としてＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造およびエミッタ電極２９を形成する。また、ＦＺ−ｎ型シリコンウェハＡ，Ｂそれぞれのおもて面側の素子活性部３１の外周に、素子活性部３１の周囲を囲む耐圧構造部３２を形成する。耐圧構造部３２の外周には、耐圧構造部３２の周囲を囲むバッファ領域３３が形成される。
ここで、ＦＺ−ｎ型シリコンウェハとは、フローティング・ゾーン法で製作されたｎ型ウェハのことである（以下、単にウェハとする）。また、ＭＯＳゲート構造は、ｐ+型ベース層２３、ｎ+型エミッタ層２４、ゲート絶縁膜２５、ゲート電極２６および層間絶縁膜２７を有するＭＯＳ型半導体装置の一般的な素子構造である。チップサイズ（チップ領域１２の大きさ）は例えば８ｍｍ×８ｍｍとしてもよい。また、チップ領域１２の外周にはチップ状に切断するときの切り代として例えば幅１００μｍのスクライブ領域１６を設けており、個々のチップのチップ領域１２は、例えば、図６の平面図のようにウェハＡ，Ｂのマトリクス状に配置される。半導体基板１１をチップに切断する際の切断部であるスクライブ領域１６は、例えば、ウェハＡ，Ｂのおもて面および裏面ともに存在している。
次に、ウェハＡ，Ｂのおもて面側に形成したデバイス構造（素子活性部３１および耐圧構造部３２）を機械的ダメージおよび化学的ダメージから保護するために、おもて面側を覆う表面保護膜１３としてフォトレジスト膜を形成する（図１（ａ））。表面保護膜１３は、後述のプロセスダメージからデバイス構造を保護することができる材料であればよく、他の材料を用いて形成されてもよい。
次に、ウェハＡ，Ｂのそれぞれについて、裏面側を研削して２００μｍの厚さにまで薄く（減厚）する。具体的には、まず、ウェハＡ，Ｂのおもて面、すなわち表面保護膜１３を形成した側の面に研削加工用のテープ（不図示）を貼り、ウェハＡ，Ｂの裏面側から所望の厚さ近傍になるまで研削する。さらに、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によりウェハＡ，Ｂの裏面の平坦化を行う（図１（ｂ））。
ここで、ウェハＡ，Ｂの平坦化した面が最終的な接合面１４となるため、接合面１４の平坦度の表面粗さＲａは１ｎｍより低いことが望ましい。また、ウェハＡ，Ｂの裏面平坦化加工は研磨やエッチングなどの任意の加工を用いることができる。また、ウェハＡ，Ｂの裏面平坦化加工は、裏面研削後からウェハＡ，Ｂの接合面１４同士を接合するまでの工程のいずれのタイミングで行ってもよい。このように、半導体基板１１として用意したウェハＡ，Ｂに対してそれぞれ、デバイス構造の形成、裏面研削、および裏面平坦化加工を行う。
次に、ウェハＡ，Ｂのうち少なくともいずれか一方のウェハについて、ウェハ裏面のスクライブ領域１６に溝パターン１７を形成する。例えば、具体的には、ウェハＡの裏面に溝パターン１７を形成する場合を例に説明する。まず、フォトリソグラフィプロセスにより、ウェハＡの裏面のスクライブ領域１６が露出されるように、幅２００μｍの開口部を有するレジスト開口パターン１５を形成する（図１（ｃ））。
次に、レジスト開口パターン１５をマスクとしてウェハＡを異方性エッチングすることで、ウェハＡの裏面に例えば深さ３０μｍの溝パターン１７を形成する（図１（ｄ））。溝パターン１７の深さまたは幅は、エッチング制御が可能な寸法で、かつ想定されるパーティクル１８の直径以上あればよい。例えば通常の半導体製造ラインの管理状態でクリーンルームや処理装置内の清浄度が確保されている場合、パーティクルの直径は０．２μｍから０．５μｍ程度であるので、溝パターン１７の深さまたは幅は５μｍ以上あれば十分である。また、溝パターン１７は、溝の深さを研削後の基板厚さの１／２以下とする、或いはパターン部の残り厚さが１００μｍ以上とすることにより、ウェハへの内部応力により基板が割れることを防止できる。
また、ウェハＡに溝パターン１７を形成するために用いるエッチング液には、例えばＴＭＡＨ（テトラメチルアンモニウムヒドロキシド）を用いてもよい。その理由は、ＴＭＡＨエッチング液ではシリコンの（１１１）面のエッチング速度が遅いため、ウェハ裏面である（１００）面に対して約５３度の角度を為す（１１１）面を側壁として露出するテーパー形状の溝パターン１７を形成することができるからである。以下、ウェハ裏面の溝パターン１７内への延長線と溝パターン１７の側壁との為す角度をテーパー角度とする。
また、溝パターン１７の溝幅は、スクライブ領域１６とその両隣にあるチップ領域１２のバッファ領域３３を含めた範囲内に収め、耐圧構造部３２にはかからないことが重要である。その理由は、溝パターン１７の溝幅が広く耐圧構造部３２にまでかかる場合、逆耐圧時に空乏層が溝パターン１７まで広がりリーク電流が増加するといった悪影響がでてくるためである。
また、溝パターン１７の側壁のテーパー角度は、ウェハ裏面に対して４５度以上７５度以下であることが好ましい。その理由は、次のとおりである。溝パターン１７の側壁のテーパー角度がウェハ裏面に対して７５度より大きい場合、溝パターン１７の側壁の上端の角部分がプロセス負荷により欠けやすくなるため、パーティクル源や接合不良箇所となりやすいからである。一方、溝パターン１７の側壁のテーパー角度がウェハ裏面に対して４５度より小さい場合、素子活性部３１が配置できない無効面積が増加（素子活性部３１の面積が減少）してしまうためウェハＡの利用効率が下がるという問題が生ずるからである。
ウェハＡに溝パターン１７を形成するためのエッチング後、ウェハおもて面の表面保護膜１３、および裏面のレジスト開口パターン１５を除去する（図１（ｅ））。ウェハＡに溝パターン１７を形成するためのエッチングは、必ずしもウェットエッチングである必要はなく、ドライエッチングなど、いずれの方法で行ってもよい。ここまでの工程により、ウェハＡの裏面に溝パターン１７が形成される。
次に、ウェハＡ，Ｂについて、接合面１４となる裏面に接合前処理として例えばＡｒ（アルゴン）原子ビームなど粒子線やプラズマを照射して、裏面の汚染物を除去する。具体的には、まず、ウェハＡ，Ｂを高真空チャンバー内に移動し、ウェハＡ，Ｂの接合面１４同士が対向するようにウェハＡ，Ｂを配置し、ウェハＡ，Ｂの位置合わせを行う。接合前処理における、チャンバーの真空度は例えば３×１０-5Ｐａである。そして、Ａｒイオンを加速した後、ウェハＡ，Ｂの裏面にそれぞれ中性化したＡｒ原子ビームを照射する。Ａｒ原子のビーム照射角度は、例えばウェハ中央位置で接合面１４に対して４５度の角度となるようにする。また、Ａｒ原子ビームガンの印加電圧を例えば１．２ｋＶとし、プラズマ電流を例えば２０ｍＡとしてもよい。このように、ウェハＡ，Ｂの接合面１４の最表面の汚染物をエッチングして、ウェハ材料の清浄面を露出させる（図１（ｆ））。
次に、Ａｒ原子ビーム照射後、直ちにウェハＡ，Ｂの接合面１４同士を接触させることでウェハＡ，Ｂの裏面同士を接合し、接合ウェハＡＢを形成する（図１（ｇ））。これにより、図２に示す半導体装置が完成する。
上述した実施の形態１にかかる半導体装置の製造方法にしたがい、接合ウェハＡＢからなる半導体装置を作製（製造）した結果、接合プロセス中、ウェハＡ，Ｂには意図的な加熱や冷却は行っていないが、ウェハ温度は１００℃までも達することなく、ほぼ室温（例えば２５℃）を維持していた。ここで、接合時のウェハ温度は室温以上４００℃以下であることが望ましい。その理由は、次のとおりである。ウェハ温度が４００℃以上の場合、ウェハおもて面側のデバイス構造に悪影響が出るため好ましくない。一方、接合時のウェハ温度を室温より下げることは、新たなウェハ冷却機構が必要となる分、製造装置が大型化するため現実的ではない。
また、ウェハ面内において均一な接合強度でウェハＡ，Ｂ同士を接合するために、ウェハＡ，Ｂの接合時にはウェハＡ，Ｂ同士を互いに押し付ける方向にウェハ全体に均一に荷重をかけることが望ましい。上述したように接合前処理としてウェハＡ，Ｂの接合面１４にそれぞれＡｒ原子ビームを照射する場合は、ウェハ全体に均一に荷重をかけることができればよく、ウェハにかける荷重の大きさはウェハの接合強度には関係しない。このため、デバイス構造へのダメージを避けるために、ウェハＡ，Ｂにかける荷重は２ＭＰａ以下が望ましい。また、Ａｒ原子ビーム照射によりウェハＡ，Ｂの接合面１４の清浄面を露出させてから接合するまでの時間は短いほうが好ましい。このため、Ａｒ原子ビーム照射はウェハＡ，Ｂ同時に行うほうが望ましく、そのためにＡｒ原子ビームガンを複数設置してもよい。また、ウェハＡ，Ｂの位置合わせは、Ａｒビーム照射後、ウェハＡ，Ｂの接合の直前に行ってもよい。
次に、実施の形態１にかかる半導体装置の製造方法によって作製された半導体装置の半導体基板１１間にパーティクルが存在したときの状態について説明する。図３は、本発明にかかる半導体装置の製造方法におけるパーティクルが侵入したときの半導体基板間の接合状態の要部を示す断面図である。図３には、図６のＡ−Ａ’線で切断した部分にパーティクル１８が存在する場合の半導体基板１１間の接合状態を示す。図３に示すように、半導体基板１１間にパーティクル１８が存在する場合であっても、パーティクル１８が存在するチップ領域１２を囲むようにパーティクル１８の直径以上の深さまたは幅の溝パターン１７を形成することにより、パーティクル１８によって半導体基板１１の裏面に生じる歪みを、当該パーティクル１８が存在するチップ領域１２内に抑えることができる。このため、パーティクル１８によって生じるボイド欠陥１９が隣接するチップ領域１２に延伸することを抑制することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２にかかる半導体装置の製造方法は、ウェハＡの裏面パターニングにおいて、溝パターン１７の溝幅を３０μｍ〜５００μｍと変えた以外は、実施の形態１にかかる半導体装置の製造方法と同様である。溝パターン１７の溝幅が１００μｍ以上の場合、スクライブ領域１６にバッファ領域３３を含めた部分の幅を溝パターン１７の溝幅と同等に広げることで、溝パターン１７をチップ領域１２のバッファ領域３３内に収めて、耐圧構造部３２にかからないように調整すればよい。
（実施例）
上述した実施の形態１に係る半導体装置の製造方法にしたがい、ウェハＡ，Ｂの接合面１４を平坦化し（図１（ｂ））、ウェハＡの接合面１４に溝パターン１７を形成した後に（図１（ｃ）〜１（ｅ））、接合前処理を経てウェハＡ，Ｂの接合面１４同士を接合する（図１（ｆ），１（ｇ））ことによって半導体装置を作製した（以下、実施例とする）。比較として、ウェハＡ，Ｂの裏面平坦化後、図１（ｃ），１（ｄ）に相当するウェハ裏面の溝パターン形成工程を行うことなく、ウェハＡ，Ｂの接合工程を行った半導体装置を作製した（以下、比較例とする）。比較例の製造方法は、溝パターン形成工程を行っていないこと以外は実施例と同様とした（図５）。そして、実施例の溝パターン１７の溝幅を変えたときのボイド不良率および接合良品数について検証した。その結果を図４に示す。図４には、溝パターン１７の溝幅＝０として比較例を図示する。
図４は、実施例にかかる半導体装置の溝パターンの溝幅を変えたときのボイド不良率、接合良品数およびチップ総数を示す特性図である。図４において、チップ総数とは、１枚の接合ウェハＡＢから切り出されるチップの総数である。図４に示す結果より、ボイド不良率は、溝パターン１７の溝幅が広がるとともに急激に減少し、溝パターン１７の溝幅が１００μｍ以上で飽和する傾向が見られた。また、溝パターン１７の溝幅が大きくなると、スクライブ領域１６にバッファ領域３３を含めた幅を広げたことに起因して接合ウェハＡＢから切り出せるチップ総数が減少した。このボイド不良率とチップ総数とのトレードオフのために、接合良品数は溝パターン１７の溝幅として１００μｍ以上２００μｍ以下の領域で最大となっている。これらの結果から溝パターン１７の溝幅は１００μｍ以上であるのがよい。ただし、溝パターン１７の溝幅が広くなると、チップ総数に対する接合良品数は高いものの、チップ総数自体が減少するため、接合良品数も減少する。したがって、溝パターン１７の溝幅は、設計上許容される範囲内で可能な限り小さい値であるのが望ましく、例えば３００μｍ以下であるとよい。
以上、説明したように、各実施の形態によれば、２枚のウェハの少なくともいずれか一方のウェハの裏面のスクライブ領域に、想定されるパーティクルの直径以上の深さまたは幅の溝パターンを形成した後に、ウェハの裏面同士を接合することにより、パーティクルによるボイド欠陥が溝パターンで緩和され、ボイド欠陥が隣接するチップ領域に延伸することを抑制することができるため、良品率を向上させることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、素子活性部として双方向ＩＧＢＴを作製する場合を例に説明したが、素子活性部３１に形成するデバイス構造は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、２枚のウェハのうち一方のウェハの裏面に溝パターンを形成する場合を例に説明しているが、２枚のウェハともに、ウェハ裏面のスクライブ領域にそれぞれ溝パターンを形成しても同様の効果が得られる。また、本発明は、導電型を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置に使用されるパワー半導体装置に関し、特に、双方向の電流を制御することができる双方向ＩＧＢＴなどのパワー半導体装置に有用である。
１１ 半導体基板
１２ チップ領域（素子活性部＋耐圧構造部）
１３ 表面保護膜
１４ 接合面
１５ レジスト開口パターン
１６ スクライブ領域
１７ 溝パターン
１８ パーティクル
１９ ボイド欠陥
２３ ｐ+型ベース層
２４ ｎ+型エミッタ層
２５ ゲート絶縁膜
２６ ゲート電極
２７ 層間絶縁膜
２９ エミッタ電極
３１ 素子活性部
３２ 耐圧構造部
３３ バッファ領域

Claims (8)

  1. 第１半導体基板および第２半導体基板のそれぞれのおもて面にデバイス構造を形成する第１工程と、
    前記第１工程後、前記第１半導体基板および前記第２半導体基板のうち、少なくともいずれか一方の半導体基板の裏面に複数の溝を形成する第２工程と、
    前記第２工程後、前記第１半導体基板と前記第２半導体基板との裏面同士を接合する第３工程と、
    を含み、
    前記第２工程では、前記第１半導体基板または前記第２半導体基板の裏面に付着するパーティクルの直径以上の深さまたは幅の前記溝を形成することを特徴とする半導体装置の製造方法。
  2. 前記第２工程では、スクライブラインに対応する位置に前記溝を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第１工程と前記第２工程との間に、前記第１半導体基板および前記第２半導体基板のそれぞれを、裏面から一様に除去して所望の厚さにする減厚工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記溝の幅は、１００μｍ以上３００μｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記溝は、当該溝が形成される半導体基板の裏面に対して４５度以上７５度以下の角度を為す側壁を有するテーパー形状を為すことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第３工程は真空中で行われ、
    前記第３工程の際の前記第１半導体基板および前記第２半導体基板の温度は、室温以上４００℃以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記第２工程と前記第３工程との間に、前記第１半導体基板および前記第２半導体基板のそれぞれの裏面を、粒子線またはプラズマによりエッチングする工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１半導体基板の材料の結晶方位と前記第２半導体基板の材料の結晶方位が同じであり、かつ前記第１半導体基板および前記第２半導体基板の材料はシリコンであることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
JP2014529390A 2012-08-09 2013-07-05 半導体装置の製造方法 Pending JPWO2014024611A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012177007 2012-08-09
JP2012177007 2012-08-09
PCT/JP2013/068562 WO2014024611A1 (ja) 2012-08-09 2013-07-05 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPWO2014024611A1 true JPWO2014024611A1 (ja) 2016-07-25

Family

ID=50067851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014529390A Pending JPWO2014024611A1 (ja) 2012-08-09 2013-07-05 半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JPWO2014024611A1 (ja)
WO (1) WO2014024611A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270980B2 (en) 2017-03-07 2022-03-08 Kioxia Corporation Memory device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6206786B2 (ja) * 2014-07-10 2017-10-04 株式会社サイコックス 半導体基板および半導体基板の製造方法
JP6471426B2 (ja) * 2014-08-08 2019-02-20 株式会社ニコン 基板
JP2021044498A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置の製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963912A (ja) * 1995-08-18 1997-03-07 Hoya Corp 貼り合わせ基板製造方法
JPH0992895A (ja) * 1995-07-19 1997-04-04 Matsushita Electric Ind Co Ltd 圧電素子とその製造方法
JPH1022184A (ja) * 1996-06-28 1998-01-23 Sony Corp 基板張り合わせ装置
JPH1092702A (ja) * 1996-09-18 1998-04-10 Agency Of Ind Science & Technol シリコンウェハーの常温接合法
WO1999046809A1 (en) * 1998-03-09 1999-09-16 Harris Corporation Devices formable by low temperature direct bonding
JP2001320049A (ja) * 2000-05-09 2001-11-16 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2004111521A (ja) * 2002-09-17 2004-04-08 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハおよびその製造方法
WO2005045908A1 (ja) * 2003-11-06 2005-05-19 Matsushita Electric Industrial Co., Ltd. 基板貼り合わせ方法、その貼り合わせ基板及び直接接合基板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0992895A (ja) * 1995-07-19 1997-04-04 Matsushita Electric Ind Co Ltd 圧電素子とその製造方法
JPH0963912A (ja) * 1995-08-18 1997-03-07 Hoya Corp 貼り合わせ基板製造方法
JPH1022184A (ja) * 1996-06-28 1998-01-23 Sony Corp 基板張り合わせ装置
JPH1092702A (ja) * 1996-09-18 1998-04-10 Agency Of Ind Science & Technol シリコンウェハーの常温接合法
WO1999046809A1 (en) * 1998-03-09 1999-09-16 Harris Corporation Devices formable by low temperature direct bonding
JP2001320049A (ja) * 2000-05-09 2001-11-16 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2004111521A (ja) * 2002-09-17 2004-04-08 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハおよびその製造方法
WO2005045908A1 (ja) * 2003-11-06 2005-05-19 Matsushita Electric Industrial Co., Ltd. 基板貼り合わせ方法、その貼り合わせ基板及び直接接合基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11270980B2 (en) 2017-03-07 2022-03-08 Kioxia Corporation Memory device
US11817428B2 (en) 2017-03-07 2023-11-14 Kioxia Corporation Memory device

Also Published As

Publication number Publication date
WO2014024611A1 (ja) 2014-02-13

Similar Documents

Publication Publication Date Title
US9972520B2 (en) Aluminum nitride electrostatic chuck used in high temperature and high plasma power density semiconductor manufacturing process
US7737531B2 (en) Wafer including a reinforcing flange formed upright at a periphery and method for manufacturing the same
US9779968B2 (en) Method for processing semiconductor substrate and method for manufacturing semiconductor device in which said processing method is used
WO2013058222A1 (ja) 固相接合ウエハの支持基板の剥離方法および半導体装置の製造方法
WO2013073042A1 (ja) 半導体装置および半導体装置の製造方法
JP2003332271A (ja) 半導体ウエハおよび半導体装置の製造方法
US9653412B1 (en) Method of manufacturing semiconductor device
WO2014024611A1 (ja) 半導体装置の製造方法
JP2009021285A (ja) 電力用半導体装置とその製造方法
US9870938B2 (en) Semiconductor element producing method by flattening protective tape
JP5668270B2 (ja) 半導体素子の製造方法
JP6708257B2 (ja) 半導体装置およびその製造方法
JP2006196710A (ja) 半導体素子の製造方法
JP2007036211A (ja) 半導体素子の製造方法
JP2017174877A (ja) 半導体装置及び半導体装置の製造方法
JP2007317964A (ja) 半導体素子の製造方法
JP5904276B2 (ja) 半導体装置
JPWO2016056124A1 (ja) 半導体装置の製造方法
WO2018070263A1 (ja) 半導体装置の製造方法
JP4572529B2 (ja) 半導体素子の製造方法
JP6832839B2 (ja) ＳｉＣ半導体装置、電力変換装置およびＳｉＣ半導体装置の製造方法
JP5265933B2 (ja) 半導体装置およびその製造方法
JP6708087B2 (ja) 半導体装置の製造方法
JP6762396B2 (ja) 半導体装置の製造方法
JP2008186922A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160712