JPWO2002095834A1 - 薄膜トランジスタ及びアクティブマトリクス型表示装置及びそれらの製造方法 - Google Patents

Abstract

ゲート絶縁膜（５）を貫通する第１コンタクトホール（６）を形成し、ゲート絶縁膜（５）上にゲート電極（７ｇ）を形成し、同時に第１コンタクトホール内には第１コンタクト（７ｓ、７ｄ）を形成する。層間絶縁（８）膜を貫通する第２コンタクトホール（９）を形成し、第２コンタクトホール（９）内に、第２コンタクト（１０）を形成する。平坦化膜（２６）を貫通する第３コンタクトホール（１１）を形成し、第３コンタクトホール（１１）内に電極（４０）を形成する。電極（４０）と半導体膜（３）とを電気的に接続するために複数のコンタクトホールを利用することで、各コンタクトホールはアスペクト比を小さくでき、歩留まり向上、コンタクトの上面と底面の面積差の低減による高集積化などを実現する。

Description

［技術分野］
本発明は薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下ＴＦＴという）及びこれを備えたアクティブマトリクス型表示装置、及びこれらの製造方法に関する。
［背景技術］
液晶表示装置や、また最近注目されている有機エレクトロルミネッセンス表示装置などにおいて、高精細な表示を実現するため各画素にスイッチ素子を形成したいわゆるアクティブマトリクス型の表示装置が知られている。
図１Ａ〜図１Ｉは、従来のアクティブマトリクス型液晶表示装置の製造工程断面図である。
工程Ａ（図１Ａ）：絶縁基板３１０上に、非晶質シリコン（ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ：以下、「ａ−Ｓｉ」と称する。）膜３２０を形成する。
工程Ｂ（図１Ｂ）：このａ−Ｓｉ膜３２０の表面にレーザーを照射することにより、ａ−Ｓｉを溶融再結晶化して、多結晶シリコン（ｐｏｌｙ Ｓｉｌｉｃｏｎ：以下、「ｐｏｌｙ−Ｓｉ」と称する。）膜を形成する。そして、フォトリソグラフィ及びエッチングを用いてｐｏｌｙ−Ｓｉ膜を島状にパターニングし、半導体膜３３０を形成する。
工程Ｃ（図１Ｃ）：絶縁基板３１０及び半導体膜３３０上に、第１の絶縁膜として、ＳｉＯ_２膜からなるゲート絶縁膜３４０を形成する。ゲート絶縁膜３４０上に、クロム（Ｃｒ）からなる金属膜を形成し、フォトリソグラフィ及びエッチングを用いて、ゲート絶縁膜３４０上の半導体膜３３０の中央部分に対応して重なる位置にゲート電極３５０を形成する。
工程Ｄ（図１Ｄ）：半導体膜３３０に対し、ゲート電極３５０をマスクとしてＰ型またはＮ型の不純物を注入する。その後、注入した不純物を活性化させるため、加熱処理を施し、半導体膜３３０にソース領域３３０ａ及びドレイン領域３３０ｂを形成する。
こうして、半導体素子であるｐｏｌｙ−ＳｉＴＦＴが形成される。
工程Ｅ（図１Ｅ）：ゲート絶縁膜３４０及びゲート電極３５０上に、第２の絶縁膜として、ＳｉＯ_２膜３６０ａ及びＳｉＮ膜３６０ｂの２層からなる層間絶縁膜３６０を形成する。
工程Ｆ（図１Ｆ）：ゲート絶縁膜３４０及び層間絶縁膜３６０を貫通し、ソース領域３３０ａ及びドレイン領域３３０ｂを露出するように、第１コンタクトホール３７０を形成する。ドレイン領域３３０ｂを露出する第１コンタクトホール３７０には、アルミニウム（Ａｌ）からなり、紙面垂直方向に延びる配線３８０を形成する。
工程Ｇ（図１Ｇ）：第１コンタクトホール３７０及び層間絶縁膜３６０、配線３８０の上に、有機系材料からなる平坦化膜３９０を形成して表面を平坦化する。
工程Ｈ（図１Ｈ）：平坦化膜３９０を貫通し、ソース領域３３０ａを露出する第２コンタクトホールを形成し、この第２コンタクトホールに、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：酸化インジウム錫）からなり、ソース領域３３０ａに接続されて平坦化膜３９０上に広がる画素電極４００を形成する。
工程Ｉ（図１Ｉ）：画素電極４００及び平坦化膜３９０上にポリイミド、ＳｉＯ_２等からなり、液晶を配向させる配向膜４１０を形成する。
このようにして、アクティブマトリクス型液晶表示装置のＴＦＴ基板が完成する。液晶表示装置はＴＦＴ基板と共通電極が形成された対向基板との間に液晶を挟んで構成される。
上記の製造方法では、ＴＦＴのソース領域３３０ａと画素電極４００とを接続する第２コンタクトホールは、平坦化膜３９０及び層間絶縁膜３６０を開口して形成されるため、開口直径に比べて深い、即ち、アスペクト比が大きいものとなる。そのため、第２コンタクトホール形成時に、ソース領域３３０ａに達するまで平坦化膜３９０が除去しきれないことがある。逆に、平坦化膜３９０を完全に除去するために、エッチングを行う時間を長く設定すると、平坦化膜３９０及び層間絶縁膜３６０と半導体膜３３０との間で、完全に選択的なエッチングができないため、半導体膜３３０上のソース領域３３０ａの表面を荒らしてしまうなど、エッチングの加減が難しく、コンタクトホールの深さや大きさにおいて誤差を生じやすくなり、歩留まりを下げる原因の一つとなっていた。
また、コンタクトホールは化学反応を利用したエッチングを用いて形成するため、コンタクトホールの上端の面積は、底面の面積よりも大きくなる。その差はコンタクトホールが深いほど大きくなるため、深いコンタクトホールを形成するためには、上端に広い面積を確保する必要があり、高集積化を阻害していた。
本発明は、上記課題を解決するためになされたものであり、コンタクトホールの容易かつ確実な形成を可能とし、歩留まりを向上させ、また一層の高集積化を図ることを目的とする。
本発明の他の目的は、薄膜トランジスタの製造に際して、不純物ドープの際のマスク材料の硬化を防止することである。
［発明の開示］
上記目的を達成するために本発明はなされ、以下のような特徴を備える。
即ち、本発明は、薄膜トランジスタの製造方法に関し、絶縁基板上に、島状の半導体膜を形成する工程と、前記絶縁基板及び前記半導体膜上に、前記半導体膜を覆って、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通し、前記半導体膜の一部を露出する少なくとも１つの第１コンタクトホールを形成する工程と、前記第１の絶縁膜上及び前記第１コンタクトホール内に、第１の導電体膜を形成し、該第１の導電体膜をエッチングして、前記半導体膜の一部に重なるゲート電極及び前記第１コンタクトホール内に前記半導体膜に電気的に接続された第１コンタクトを同時に形成する工程とを有する。
本発明の他の態様では、上記薄膜トランジスタの製造方法において、前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、少なくとも前記第２の絶縁膜を貫通し、前記第１コンタクトの一部を露出する第２コンタクトホールを形成する工程と、前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記第１コンタクトに電気的に接続された所定形状の配線及び第２コンタクトとを形成する工程とを有する。
本発明の他の態様では、上記薄膜トランジスタの製造方法において、前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、少なくとも前記第２の絶縁膜を貫通し、前記第１コンタクト及び前記半導体膜の一部を露出する少なくとも２つの第２コンタクトホールを形成する工程と、前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記半導体膜に電気的に接続された所定形状の配線及び第２コンタクトとを形成する工程とを更に有する。
本発明の他の態様は、薄膜トランジスタを用いたアクティブマトリクス型表示装置に関する。具体的には、薄膜トランジスタを有するアクティブマトリクス型表示装置の製造方法であって、絶縁基板上に、島状の半導体膜を形成する工程と、前記絶縁基板及び前記半導体膜上に、前記半導体膜を覆って、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通し、前記半導体膜の一部を露出する少なくとも１つの第１コンタクトホールを形成する工程と、前記第１の絶縁膜上及び前記第１コンタクトホール内に、第１の導電体膜を形成し、該第１の導電体膜をエッチングして、前記半導体膜の一部に重なるゲート電極及び前記第１コンタクトホール内に前記半導体膜に電気的に接続された第１コンタクトを同時に形成する工程と、を有する。
本発明の他の態様は、上記アクティブマトリクス型表示装置の製造方法において、前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、少なくとも前記第２の絶縁膜を貫通し、前記第１コンタクトの一部を露出する第２コンタクトホールを形成する工程と、前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記第１コンタクトに電気的に接続された所定形状の配線及び第２コンタクトとを形成する工程とを有する。
本発明の他の態様は、上記アクティブマトリクス型表示装置の製造方法において、前記第２の絶縁膜と前記第２コンタクトと前記配線の上に、下層の構造によって形成された凹凸を平坦化する平坦化膜を形成する工程と、前記平坦化膜を貫通し、前記第２コンタクトを露出する第３コンタクトホールを形成する工程と、前記平坦化膜上に、前記第３コンタクトホールを介して、前記第２コンタクトに電気的に接続される電極を形成する工程と、を有する。
本発明の他の態様は、上記アクティブマトリクス型表示装置の製造方法において、前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、少なくとも前記第２の絶縁膜を貫通し、前記第１コンタクト及び前記半導体膜の一部を露出する少なくとも２つの第２コンタクトホールを形成する工程と、前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記半導体膜に電気的に接続された所定形状の配線及び第２コンタクトとを形成する工程と、を有する。
本発明の他の態様は、上記アクティブマトリクス型表示装置の製造方法において、前記第２の絶縁膜と前記第２コンタクトと前記配線の上に、下層の構造によって形成された凹凸を平坦化する平坦化膜を形成する工程と、前記平坦化膜を貫通し、第２コンタクトを露出する第３コンタクトホールを形成する工程と、前記平坦化膜上に、前記第３コンタクトホールを介して、前記第２コンタクトに電気的に接続される電極を形成する工程と、を有する。
本発明の他の態様は、上記アクティブマトリクス型表示装置の製造方法において、前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、前記第２の絶縁膜を貫通し、前記第１コンタクトを露出する第２コンタクトホールを形成する工程と、前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記第１コンタクトに電気的に接続された所定形状の配線を形成する工程と、前記第２の絶縁膜と前記第２コンタクトと前記配線の上に、下層の構造によって形成された凹凸を平坦化する平坦化膜を形成する工程と、少なくとも前記平坦化膜を貫通する第３コンタクトホールを形成する工程と、前記平坦化膜上に、前記第３コンタクトホールを介して、前記半導体膜に電気的に接続される電極を形成する工程と、を有する。
本発明の他の態様では、上記アクティブマトリクス型表示装置の製造方法において、前記第３コンタクトホールは、前記平坦化膜及び前記第２の絶縁膜を貫通して前記第１コンタクトを露出し、前記電極は、前記第３コンタクトホールを介して、前記第１コンタクトに電気的に接続されている。
本発明の他の態様は、上記アクティブマトリクス型表示装置の製造方法において、前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、前記第２の絶縁膜を貫通し、前記第１コンタクトを露出する第２コンタクトホールと、前記第２の絶縁膜及び前記第１の絶縁膜とを貫通し、前記半導体膜を露出する第３コンタクトホールを形成する工程と、前記第２の絶縁膜上及び前記第２コンタクトホール内、前記第３コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記第１コンタクトに電気的に接続された第２コンタクトと、前記半導体膜に電気的に接続された所定形状の配線とを形成する工程と、前記第２の絶縁膜及び前記第２コンタクト、前記配線の上に、下層の構造によって形成された凹凸を平坦化する平坦化膜を形成する工程と、前記平坦化膜を貫通し、前記第２コンタクトを露出する第４コンタクトホールを形成する工程と、前記平坦化膜上に、前記第４コンタクトホールを介して、前記第２コンタクトに電気的に接続される電極を形成する工程とを有する。
本発明の他の態様では、チャネル領域、ソース領域及びドレイン領域を含む半導体膜からなる能動層と、ゲート絶縁膜、ゲート電極、ソース電極及びドレイン電極を備える薄膜トランジスタであって、前記半導体膜は、絶縁基板上に形成され、前記半導体膜を覆って前記ゲート絶縁膜が形成され、前記ゲート絶縁膜上のチャネル対応領域に前記ゲート電極が形成され、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域の少なくとも一方には第１コンタクトホールが形成され、前記ソース対応領域及びドレイン対応領域の少なくとも一方に形成された前記第１コンタクトホールには、前記ゲート電極と同一材料からなり、対応する前記半導体膜のソース領域又はドレイン領域に電気的に接続された第１コンタクトが埋め込まれ、前記ソース電極及び前記ドレイン電極の対応するいずれか又は両方が、前記第１コンタクトを介して対応する前記半導体膜の前記ソース領域又はドレイン領域に接続されている。
本発明の他の態様では、上記薄膜トランジスタにおいて、前記第１コンタクトホールは、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域のそれぞれに開口され、前記第１コンタクトホールのそれぞれには、前記第１コンタクトが埋め込まれ、前記ソース電極は対応する前記第１コンタクトを介して前記半導体膜のソース領域に接続され、前記ドレイン電極は対応する前記第１コンタクトを介して前記半導体膜のドレイン領域に接続されている。
本発明の他の態様では、上記薄膜トランジスタにおいて、前記ソース電極及び前記ドレイン電極は、前記第１コンタクト及び前記ゲート電極を覆った層間絶縁膜の前記第１コンタクト対応領域にそれぞれ開口された第２コンタクトホールにて対応する前記ソース領域と、前記ドレイン領域に接続される。
本発明の他の態様では、上記薄膜トランジスタにおいて、前記第１コンタクトホールは、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域のいずれか一方に開口され、前記第１コンタクトホールは、前記第１コンタクトが埋め込まれ、前記ソース電極及び前記ドレイン電極のいずれか一方が、前記第１コンタクトを介して対応する前記半導体膜のソース領域又はドレインに接続されている。
本発明の他の態様では、上記薄膜トランジスタにおいて、前記ソース電極及び前記ドレイン電極の他方は、前記ゲート電極及び前記ゲート絶縁膜を覆って形成された層間絶縁膜と、前記ゲート絶縁膜との対応領域に、前記半導体膜表面が底部に露出するよう開口された第２コンタクトホールを介して前記半導体膜の対応するドレイン領域又はソース領域に接続される。
本発明の他の態様では、上記薄膜トランジスタにおいて、前記ゲート電極及び前記第１コンタクトは、高融点金属材料である。
本発明の他の態様では、チャネル領域、ソース領域及びドレイン領域を含む半導体膜からなる能動層と、ゲート絶縁膜、ゲート電極、ソース電極及びドレイン電極を備える薄膜トランジスタが用いられたアクティブマトリクス型表示装置であって、前記半導体膜は、絶縁基板上に形成され、前記半導体膜を覆って前記ゲート絶縁膜が形成され、前記ゲート絶縁膜上のチャネル対応領域に前記ゲート電極が形成され、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域にはそれぞれ第１コンタクトホールが形成され、前記ソース対応領域及びドレイン対応領域に形成された前記第１コンタクトホールの少なくとも一方には、前記ゲート電極と同一材料からなり、対応する前記半導体膜のソース領域又はドレイン領域に電気的に接続された第１コンタクトが埋め込まれ、前記ソース電極及び前記ドレイン電極のいずれか又は両方が、前記第１コンタクトを介して対応する前記半導体膜の前記ソース領域又はドレイン領域に接続されている。
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記第１コンタクトホールは、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域のそれぞれに開口され、前記第１コンタクトホールのそれぞれには、前記第１コンタクトが埋め込まれ、前記ソース電極及び前記ドレイン電極は、前記第１コンタクト及び前記ゲート電極を覆った層間絶縁膜の前記第１コンタクト対応領域にそれぞれ開口された第２コンタクトホールにて対応する前記ソース領域と、前記ドレイン領域に接続される。
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記ソース電極及び前記ドレイン電極を覆って更に平坦化絶縁膜が形成され、前記平坦化絶縁膜の前記ソース電極及び前記ドレイン電極のいずれか一方の対応領域に第３コンタクトホールが形成され、前記第３コンタクトホールにて、対応する前記ソース電極及び前記ドレイン電極のいずれかと、画素電極と、が電気的に接続されている。
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記第１コンタクトホールは、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域のいずれか一方に開口され、前記第１コンタクトホールは、前記第１コンタクトが埋め込まれ、前記ソース電極及び前記ドレイン電極のいずれか一方が、前記第１コンタクトを介して対応する前記半導体膜のソース領域又はドレインに接続されている。
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記ソース電極及び前記ドレイン電極の他方は、前記ゲート電極及び前記ゲート絶縁膜を覆って形成された層間絶縁膜と、前記ゲート絶縁膜との対応領域に、前記半導体膜表面が底部に露出するよう開口された第２コンタクトホールを介して前記半導体膜の対応するドレイン領域又はソース領域に接続されている。
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記ソース電極及び前記ドレイン電極を覆って更に平坦化絶縁膜が形成され、前記平坦化絶縁膜の前記ソース電極及び前記ドレイン電極のいずれか一方の対応領域に第３コンタクトホールが形成され、前記第３コンタクトホールにて、対応する前記ソース電極及び前記ドレイン電極のいずれかと、画素電極と、が電気的に接続されている。
本発明の他の態様では、上記アクティブマトリクス型表示装置において、前記ゲート電極及び前記第１コンタクトは、高融点金属材料である。
以上のような本発明によれば、平坦化膜など、厚い膜の上に形成される画素電極と、薄膜トランジスタの能動層等に用いられる半導体膜との電気的接続を、例えば、段階的に形成された第１，第２，第３コンタクトホールをそれぞれ埋める第１コンタクト、第２コンタクト、第３コンタクトを介して行う。これにより各コンタクトホールはそれぞれ浅く、アスペクト比の小さいホールとすることができる。コンタクトホールが浅ければ、開口時、エッチングに要する時間が短く、形成が容易で、各コンタクトの上面及び底面の面積を小さくでき、また上面と底面の面積差を小さくして高集積化を図ることができる。
また、各コンタクトに用いる導電体は、コンタクトホール開口のためにエッチング除去される膜に対して選択比が大きいことが多く、選択的なエッチングができる。このため、エッチングによりホール底面に露出する膜の特性劣化を防止することも可能である。また、第１コンタクトはゲート電極と同時に形成され、第２コンタクトは配線と同時に形成されるため、工程数を増やすことなく、上記の効果を奏することができる。
本発明の他の態様は、能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタの製造方法であって、前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、該能動層の所望領域を選択的にレジストマスク材によって覆ってから該能動層に不純物を注入し、前記不純物注入後、前記レジストマスク材を除去してから前記能動層を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成する。
本発明の他の態様では、能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタの製造方法であって、前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、レジストマスク材によって該能動層のチャネル領域及び低濃度不純物注入領域となる領域を選択的に覆って、該能動層に不純物を高濃度に注入し、前記不純物の高濃度注入後、前記レジストマスク材を除去してから前記能動層を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート電極の形成後、該ゲート電極をマスクとして、前記能動層に不純物を低濃度に注入する。
また本発明の他の態様は、上記各トップゲート型トランジスタの製造方法において、前記能動層は、アモルファスシリコン層を形成後、該シリコン層を多結晶化して得た多結晶シリコン層である。
さらに本発明の他の態様では、上記各トップゲート型トランジスタの製造方法において、上記高濃度及び低濃度に注入する不純物は、ｎ型（ｎ導電型）不純物である。
このように、本発明の他の態様では、不純物注入（ドープ）工程、少なくとも高濃度不純物注入工程をゲート絶縁膜形成工程よりも前に実行して、トランジスタ能動層に直接不純物をドープする。このため、ドープする不純物の加速エネルギは、能動層の所定深さまで到達可能な程度の低いレベルとすることができる。不純物イオンの加速エネルギを小さくできれば、レジストマスクは、高濃度に不純物がドープされる環境におかれても硬化することが防止され、ドープ工程終了後において確実に除去することができる。
また、不純物の低濃度ドープについては、ゲート電極をマスクとして実行することとすれば、ゲート電極に対してチャネル及び低濃度不純物領域を自己整合的に形成でき、寄生容量の小さいトランジスタを形成することができる。
本発明の他の態様は、能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタであって、互いに導電型の異なるトランジスタの製造方法であって、前記能動層を形成し、前記能動層を覆ってゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料層を形成し、該ゲート電極材料層を第１導電型トランジスタの形成領域ではその能動層の全域を覆い、前記第２導電型トランジスタの形成領域ではゲート電極の形状にパターニングし、前記ゲート電極材料層のパターニング後、該ゲート電極材料層をマスクとして、前記第２導電型トランジスタの前記能動層に前記第２導電型不純物を選択的に注入する。この第２導電型不純物の注入後、前記第１導電型トランジスタの形成領域の前記ゲート電極材料層をゲート電極形状にパターニングする。
このように他の導電型不純物のドーピング時には、高エネルギによる不純物ドープ環境において硬化せず、除去時に剥離残りなどを生じない自己のゲート電極材料層によって能動層領域をマスクすることで、高濃度不純物をドープした後に、マスクとして用いたゲート電極材料層を、所望のゲート電極の形状に正確にパターニングすることができる。また、第１及び第２導電型のいずれのトランジスタにおいても、自己のゲート電極をマスクとして不純物をドープするので、ゲート電極とチャネル領域とが自己整合されるため、寄生容量の小さいトランジスタを形成することができる。
本発明の他の態様では、能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタであって、互いに導電型の異なるトランジスタの製造方法であって、前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、第１導電型トランジスタの形成領域ではその能動層のチャネル形成領域を覆い、かつ第２導電型トランジスタの形成領域ではその能動層の形成領域を覆うレジストマスクを形成してから、前記能動層に第１導電型不純物を注入する。第１導電型不純物の注入後、前記レジストマスクを除去し、前記能動層を覆うゲート絶縁膜を形成する。次に、このゲート絶縁膜上にゲート電極材料層を形成し、該ゲート電極材料層を前記第１導電型トランジスタの形成領域ではその能動層の全域を覆い、前記第２導電型トランジスタの形成領域ではゲート電極の形状にパターニングし、前記ゲート電極材料層のパターニング後、該ゲート電極材料層をマスクとして、前記能動層に前記第２導電型不純物を注入する。この第２導電型不純物の注入後、前記第１導電型トランジスタの形成領域の前記ゲート電極材料層をゲート電極形状にパターニングする。
本発明の他の態様では、能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタであって、互いに導電型の異なるトランジスタの製造方法であって、前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、第１導電型トランジスタの形成領域ではその能動層のチャネル形成領域及び該チャネル形成領域に隣接して形成される低濃度不純物注入領域を覆い、かつ第２導電型トランジスタの形成領域ではその能動層の形成領域を覆うレジストマスクを形成してから、前記能動層に第１導電型不純物を高濃度に注入する。前記第１導電型不純物の高濃度注入後、前記レジストマスク材を除去し、前記能動層を覆うゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料層を形成し、該ゲート電極材料層を前記第１導電型トランジスタの形成領域ではその能動層の全域を覆い、前記第２導電型トランジスタの形成領域ではゲート電極の形状にパターニングする。前記ゲート電極のパターニング後、該ゲート電極をマスクとして、前記能動層に前記第２導電型不純物を高濃度に注入し、前記第１導電型トランジスタの形成領域の前記ゲート電極材料層をゲート電極形状にパターニングした後、該ゲート電極をマスクとして前記能動層に低濃度に第１導電型不純物をドープする。
本発明の他の態様では、上記トップゲート型トランジスタの製造方法において、前記第１導電型不純物は、ｎ導電型不純物であり、前記第２導電型不純物は、ｐ導電型不純物である。
このように、第１導電型不純物の注入工程、特に高濃度注入工程をゲート絶縁膜形成工程よりも前に実行し、トランジスタ能動層に直接不純物をドープすることにより、ドープする不純物の加速エネルギを能動層の所定深さまで到達可能な程度の低いレベルとすることができる。不純物イオンの加速エネルギを小さくできれば、レジストマスクは、高濃度に不純物がドープされる環境におかれても硬化することが防止され、ドープ工程終了後において確実に除去することができる。更に、他の導電型不純物（第２導電型不純物）の注入工程に際しては、自己のゲート電極となる材料層で能動層をマスクしておく。上述のようにゲート電極材料層であれば、高エネルギでの高濃度不純物注入に曝されても、硬化して剥離しにくくなるという問題が発生しない。従って、レジストマスクは高エネルギでの不純物注入に曝されず、また、高エネルギ条件での不純物注入はゲート電極材料層をマスクとして用いるので、異なる導電型のトランジスタが同時に形成されるデバイスにおいて、マスクの剥離残りなく、各トランジスタを形成することができる。
更に、第１導電型不純物の低濃度注入は、第２導電型不純物の注入時にマスクとして用いたゲート電極材料層を所定ゲート電極の形状にパターニングしてからこのゲート電極をマスクとして実行することにより、第１導電型トランジスタにおいて、ゲート電極に対してチャネル及び低濃度不純物領域を自己整合的に形成でき、寄生容量の小さいトランジスタを形成することができる。
［発明を実施するための最良の形態］
以下、図面を用いてこの発明の最良の実施の形態（以下実施形態という）について説明する。
（実施形態１）
図２Ａ〜図２Ｍ、図３は、本発明の実施形態１に係るアクティブマトリクス型表示装置の製造方法を示している。
工程１（図２Ａ）：石英ガラス、無アルカリガラス等からなる絶縁基板１上の全面に、ＳＨ_４（シラン）やＳｉ_２Ｈ_６（ジシラン）を含むガスを用いたプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法を用いて、ａ−Ｓｉ膜２を形成する。
工程２（図２Ｂ）：ａ−Ｓｉ膜２の表面にレーザービームＬを照射してアニール処理を行い、ａ−Ｓｉを溶融再結晶化してｐｏｌｙ−Ｓｉからなる半導体膜３を形成する。ここで、レーザの照射エネルギー密度及び照射回数に応じてｐｏｌｙ−Ｓｉの粒径が変化するので、レーザービームＬは、粒径が最大となるようにそのエネルギー密度を最適化しておく。
工程３（図２Ｃ）：半導体膜３の上にフォトレジスト膜を形成し、露光を行う。フォトレジスト膜は感光した部分が除去され、マスクに遮光された部分のみが残り、島状にパターニングされる。エッチングにより、フォトレジスト膜で覆われていない領域の半導体膜３を除去し、半導体膜３及びフォトレジスト膜を島状にパターニングする。残ったフォトレジスト膜の両端が露出するように、マスキングを行って再度露光し、感光したフォトレジスト膜の両端部分を除去して、レジスト４を形成する。レジスト４に覆われていない半導体膜３に対し、不純物を注入する。注入する不純物は、形成すべきＴＦＴのタイプに応じてＰ型またはＮ型を選択すればよいが、以下、Ｎ型を例にして説明する。不純物注入後、レジスト４を除去する。半導体膜３のレジスト４に覆われていた部分がチャネル領域３ｃｈとなる。不純物が注入された半導体膜３に対して、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：急速熱アニール）法によるアニールを行う。ＲＴＡ法によるアニールにより、不純物が活性化してソース領域３ｓ及びドレイン領域３ｄができる。
工程４（図２Ｄ）：絶縁基板１及び半導体膜３上に、第１の絶縁膜として、ＳｉＯ２膜からなるゲート絶縁膜５を、プラズマＣＶＤ法を用いて、形成温度３５０℃、膜厚１０００Å形成する。
工程５（図２Ｅ）：フォトリソグラフィ及びエッチングを用いて、ゲート絶縁膜５を貫通し、ソース領域３ｓ及びドレイン領域３ｄを露出するように、第１コンタクトホール６（６ｓ及び６ｓ）を形成する。
工程６（図２Ｆ）：ゲート絶縁膜５及び第１コンタクトホール６上に、第１の導電体膜として、クロム（Ｃｒ）、モリブデン（Ｍｏ）等の高融点金属からなる金属膜を、スパッタリング法により２０００Å形成する。次に、フォトリソグラフィ及びエッチングを用いて、ゲート絶縁膜５のチャネル領域３ｃｈに対応して重なる領域にゲート電極７ｇを形成し、同時に第１コンタクトホール６（６ｓ及び６ｄ）にゲート電極７ｇと同一材料からなる第１コンタクト７ｓ及び７ｄを形成する。
工程７（図２Ｇ）：ゲート絶縁膜５とゲート電極７ｇ及び第１コンタクト７ｓ及び７ｄの上に、プラズマＣＶＤ法を用いて、ＳｉＯ_２膜８ａ及びＳｉＮ膜８ｂからなる層間絶縁膜８を形成する。なお、ＳｉＯ_２膜の厚みは２０００Å、ＳｉＮ膜の厚みは１０００Åである。
工程８（図２Ｈ）：フォトリソグラフィ及びエッチングを用いて、層間絶縁膜８を貫通し、第１コンタクト７ｓ、７ｄを露出するように、第２コンタクトホール９（９ｓ及び９ｄ）を形成する。このとき、第１コンタクト７ｓ及び７ｄは金属であるため、ＳｉＯ_２膜やＳｉＮ膜に対し、十分大きな比で選択的なエッチングを行うことができ、第１コンタクト７ｓ及び７ｄはエッチングストッパの役割を果たす。そのため、層間絶縁膜８をエッチングする時間を十分に確保して、第２コンタクトホール９内の層間絶縁膜８を完全に除去することができる。
工程９（図２Ｉ）：層間絶縁膜８及び第２コンタクトホール９上に、第２の導電体膜として、アルミニウム（Ａｌ）等からなる金属膜をスパッタリング法により３０００Å形成し、フォトリソグラフィ及びエッチングを用いて、第２コンタクトホール９ｓに第２コンタクト１３（ここではソース電極１３ｓ）を形成し、同時に、第２コンタクトホール９ｄに、紙面に垂直な方向に延びる第２コンタクト１３（配線、ここではドレン電極兼用配線１３ｄ）を形成する。
工程１０（図２Ｊ）：層間絶縁膜８及び第２コンタクト１３（１３ｓ、１３ｄ）の上に、有機系材料からなる平坦化絶縁膜２６を形成し、第２コンタクト１３による凸凹を埋めて表面を平坦化する。
工程１１（図２Ｋ）：さらに、フォトリソグラフィ及びエッチングを用いて、平坦化膜２６を貫通し、第２コンタクト１３ｓを露出するように、第３コンタクトホール１１を形成する。この場合も、コンタクトホール１１の底面にあたる第２コンタクト１３ｓが金属であるため、選択比が大きく、底面を荒らすことはほとんどない。また、平坦化膜２６のみを開口すればよいため、第３コンタクトホール１１をより浅く形成することができ、ホールの上端と底面の面積の差（径の差）はより小さくなる。
工程１２（図２Ｌ）：平坦化膜２６及び第３コンタクトホール１１の上に透明導電体膜、例えばＩＴＯを形成する。そして、フォトリソグラフィ及びエッチングを用いて、第３コンタクトホール１１に、第２コンタクト１３ｓに電気的に接続されて平坦化膜２６上に広がる画素電極４０を形成する。
工程１３（図２Ｍ）：平坦化膜２６及び画素電極４０の上に、ポリイミド、ＳｉＯ_２等からなり、液晶を配向させる配向膜１４を形成する。
こうして、ＴＦＴを備えたアクティブマトリクス型液晶表示装置の片側のＴＦＴ基板が完成する。
工程１４（図３）：石英ガラスまたは無アルカリガラスからなる絶縁基板である対向基板４１上に、順にＩＴＯ膜等の透明電極からなる対向電極４３を基板全面に形成した後、その上にポリイミド、ＳｉＯ_２等からなり、液晶を配向する配向膜４５を形成する。そして、上述のＴＦＴ基板に対向した位置に対向基板４１を配置し、ＴＦＴ基板と対向基板４１との間であり、かつ、それらの周辺の部分に、接着性を有する樹脂からなるシール剤４７を用いて両基板を接着し、両基板間に液晶３５を充填してアクティブマトリクス型の液晶表示装置が完成する。
本実施形態において、画素電極（第３コンタクト）４０と半導体膜３との電気的コンタクト構造は、第１コンタクト７ｓ、第２コンタクト１３（ここではソース電極１３ｓ）、更に第３コンタクト４０を介した段階的構造である。配線１３（ここではドレイン電極兼用）と半導体膜３との電気的コンタクト構造は、第１コンタクト７ｄ、第２コンタクト１３ｄを介した段階的構造である。これらのような段階的接続構造とすることで、各コンタクトホールは、深くする必要が無いため浅くすることができ、またこのコンタクトホールに埋め込むコンタクトは厚くする必要が無い。
例えば、工程４において、第１コンタクトホール６を形成するときに開口するのはゲート絶縁膜５のみであり、その厚さは１０００Åである。従って、エッチングを行う時間を、ゲート絶縁膜５が貫通されるように十分長い時間に設定しても、第１コンタクトホール６のアスペクト比が小さく、深さの誤差を小さく抑えることができ、半導体膜３の表面特性を大きく劣化させることもない。また、第１コンタクト７ｓ及び７ｄはゲート電極７ｇと同時に同一材料を用いて形成するため、工程数を増やすことがない。また、工程８において、第２コンタクトホール９を形成するときは層間絶縁膜８のみを開口し、その厚さは３０００Åである。第２コンタクト１３ｓは配線１３ｄと同時に形成されるため、ここでも工程数を増やすことはない。
従って、本実施形態では、各コンタクトホール６、９、１１は、全体の工程数を増やすことなく、従来のコンタクトホール３７０に比べてアスペクト比の小さい浅いホールとすることができ、各コンタクトの上面の面積を従来よりも小さくして、集積度を向上させることができる。
（実施形態２）
次に、実施形態２について説明する。図４は実施形態２にかかる製造工程により形成されたＴＦＴ基板の断面図である。図２Ａ〜図２Ｇに示した工程７までは実施形態１と同様であり説明を省略する。
工程８：フォトリソグラフィ及びエッチングを用いて、層間絶縁膜８を貫通し、第１コンタクト７ｄを露出するように、第２コンタクトホール９（９ｄ）を形成する。
工程９：層間絶縁膜８及び第２コンタクトホールの上に、スパッタリング法により、第２の導電体膜として金属膜を３０００Å形成し、フォトリソグラフィ及びエッチングを用いて、第２コンタクトホールに紙面に垂直な方向に延びる配線１３ｄを形成する。
工程１０：層間絶縁膜８及び配線１３ｄを覆って、平坦化絶縁膜２６を形成する。
工程１１：フォトリソグラフィ及びエッチングを用いて、平坦化膜２６及び層間絶縁膜８を貫通し、底部に第１コンタクト７ｓが露出するように、第３コンタクトホールを形成する。
工程１２：平坦化膜２６及び第３コンタクトホールの上に透明導電体膜を形成する。そして、フォトリソグラフィ及びエッチングを用いて、第３コンタクトホールに、第１コンタクト７ｓに電気的に接続されて平坦化膜２６上に広がる画素電極４０を形成する。
このようにして、図４に示すように、画素電極４０と第１コンタクト７ｓとを直接接続してもよい。しかし、上述の実施形態１のように層間絶縁膜８に第２コンタクトホール９を開口し、ここに第２コンタクトを形成すれば、工程１０において、第３コンタクトホールは層間絶縁膜を貫通させる必要がなく、その膜厚３０００Å分だけ浅く形成することができるので、本発明の効果を確実に得ることができる。
なお、実施形態１及び実施形態２において第１コンタクトはソース領域用とドレイン領域用として１つのＴＦＴあたり、２つ（７ｓ、７ｄ）形成されているが、本発明はこれに限定されず、第１コンタクトはソース領域用又はドレン領域用のいずれか１つだけでもよく、もちろん、２つより多くても構わない。
（実施形態３）
次に、１ＴＦＴ当たりの第１コンタクトの数が上記実施形態１及び実施形態２と異なる実施形態３について説明する。図５及び図６は実施形態３にかかる製造工程により形成されたＴＦＴ基板の断面図である。図２Ａ〜図２Ｄに示した工程４までは実施形態１と同様であるため、省略する。
工程５：フォトリソグラフィ及びエッチングを用い、図２Ｅにおいてゲート絶縁膜５を貫通し、ソース領域３ｓの一部が露出するように、第１コンタクトホール６ｓのみを形成する。
工程６：ゲート絶縁膜５及び第１コンタクトホール上に、スパッタリング法により、第１の導電体膜として金属膜を２０００Å形成し、フォトリソグラフィ及びエッチングを用いて、ゲート絶縁膜５のチャネル領域３ｃｈに対応して重なる領域にゲート電極７ｇを形成し、同時に第１コンタクトホール６ｓにゲート電極７ｇと同一材料からなる第１コンタクト７ｓを形成する（図２Ｆ参照）。
工程７：ゲート絶縁膜５及び第１コンタクト７ｓの上に、プラズマＣＶＤ法を用いて、ＳｉＯ２膜８ａ及びＳｉＮ膜８ｂの積層構造よりなる層間絶縁膜８を形成する。
工程８：フォトリソグラフィ及びエッチングを用いて、層間絶縁膜８を貫通し、図２Ｈの第１コンタクト７ｓのみを露出するように、第２コンタクトホール９ｓを形成する。また同時に、層間絶縁膜８の半導体膜３のドレイン領域３ｄに対応する領域に、層間絶縁膜８を貫通する第２コンタクトホール９ｄ_１を形成する。さらに、フォトリソグラフィ及びエッチングを用いて、ゲート絶縁膜５を貫通し、半導体膜３のドレイン領域３ｄを露出するように、第２コンタクトホール９ｄ_２を形成する（図５参照）。
工程９：層間絶縁膜８及び第２コンタクトホール９ｓ及び第２コンタクトホール９ｄ_１、９ｄ_２の上に、スパッタリング法により、第２の導電体膜として金属膜を３０００Å形成し、図５に示すように第２コンタクトホール９ｓを埋めるように第２コンタクト１３ｓを形成し、第２コンタクトホール９ｄ_１、９ｄ_２を埋めるように紙面に垂直な方向に延びる配線１３ｄを形成する。
工程１０：層間絶縁膜８と第２コンタクト１３ｓ及び配線１３ｄの上に、平坦化膜２６を形成する。
工程１１：フォトリソグラフィ法及びエッチングを用いて、平坦化膜２６を貫通し、第２コンタクト１３ｓを露出するように、第３コンタクトホール１１を形成する。
工程１２：平坦化膜２６及び第３コンタクトホール１１の上に透明導電体膜を形成する。そして、フォトリソグラフィ及びエッチングを用いて、第３コンタクトホール１１を埋め、かつ、第２コンタクト７ｓとコンタクトし平坦化膜２６上に広がる画素電極４０を形成する。
このようにして、図５に示すように、配線１３ｄとドレイン領域３ｄとを第２コンタクトホール９ｄ_１、９ｄ_２において直接接続してもよい。また、図５とは反対に図６に示すように、第２コンタクト１３ｓとソース領域３ｓとを第２コンタクトホール９ｄ_１、９ｄ_２において直接接続してもよい。
なお、以上の各実施形態ではアクティブマトリクス型液晶表示装置を例にしたが、本発明は他のＴＦＴを利用したアクティブマトリクス型の装置にも実施することができる。例えば、ＥＬ表示装置のような他のタイプのアクティブマトリクス型表示装置のＥＬ素子を動作させるためのＴＦＴ等にも適用することができる。さらに、上記表示装置以外にも、イメージセンサや指紋センサにも応用することができる。
また、以上の実施形態１〜３では、ソース領域がコンタクトを介して、画素電極４０に接続される例を説明したが、ドレイン領域がコンタクトを介して画素電極４０に接続される場合についても同様の段階的なコンタクト構造の採用によりアスペクト比の小さいコンタクトホールによって確実なコンタクトを実現できる。さらに、回路構成によっては画素電極に直接接続されないＴＦＴもあり、このようなＴＦＴでは、第２コンタクト１３は、それぞれ、ソース電極又は配線（１３ｓ）として、ドレイン電極又は配線（１３ｄ）としてそのまま用いられる。
（実施形態４）
次に本発明の実施形態４について説明する。上記実施形態１において、図２Ｃ及び図２Ｄに示したように、半導体膜３への不純物の注入は、ゲート絶縁膜５の形成前に行っている。本実施形態４においてもこの実施形態１のようにゲート絶縁膜を形成前にＴＦＴの能動層への不純物注入、特に高濃度不純物注入処理を実行する。このようにゲート絶縁膜の形成より先に不純物を注入することで、ゲート絶縁膜を貫通してその下層の能動層に不純物を到達させるために必要となる高い不純物加速エネルギを不要とし、不純物注入マスクであるレジスト層の必要以上の硬化を防ぐ。
アクティブマトリクス型の表示装置の各画素に形成されるスイッチ素子として、上述のようなＴＦＴがよく知られており、このＴＦＴの内、能動層にｐｏｌｙ−Ｓｉを採用したいわゆるｐｏｌｙ−ＳｉＴＦＴは、能動層に非晶質シリコン（ａ−Ｓｉ）を用いる場合より、高い導電率が実現されるので応答性がよく、またゲート電極を利用して能動層にチャネル、ソース及びドレイン領域を自己整合的に形成可能であるため、素子面積を小さくでき、さらに、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成することが容易である。このため、高精細なディスプレイ用のスイッチとして優れ、また、画素用ＴＦＴの形成される基板上に、同様のＴＦＴからなるＣＭＯＳ回路を構成し、表示部を駆動するドライバ回路を内蔵することが可能となる。
ｐｏｌｙ−Ｓｉは、単結晶Ｓｉと異なり半導体膜中（結晶内及び結晶粒界）に欠陥が多い。一方、不純物としてリン（Ｐ）等がドープされているｎチャネル（ｎ−ｃｈ）ＴＦＴは、ドライバ回路のＣＭＯＳ回路の一方に用いられると共に、画素用ＴＦＴに採用されることが多い。画素用ＴＦＴに採用されるｎ−ｃｈ型ＴＦＴでは、キャリアのトラップとなるｐｏｌｙ−Ｓｉ中の上記欠陥を介したリーク電流が問題となる。また、低温プロセスにて形成したｐｏｌｙ−ＳｉＴＦＴは、安価なガラス基板上に形成でき、低コストで大型化可能など非常に優れた特徴がある一方で、ゲート絶縁膜についても低温で形成するため、熱酸化膜のような緻密な膜とならない。このため、周辺のドライバ回路に用いられるｎ−ｃｈ型ＴＦＴでは、ホットキャリア（エレクトロン）によるＴＦＴの特性劣化が問題となる。以上のような理由から、低温ｐｏｌｙ−ＳｉＴＦＴは、ｎ−ｃｈ型については、ドレイン領域とチャネル領域との間に低濃度の不純物注入領域を有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が採用される。
図７Ａ〜図７Ｅは、ＬＣＤの画素ＴＦＴに採用されたＬＤＤ構造のｐｏｌｙ−ＳｉからなるＴＦＴの関連技術に係る製造工程を示している。まず、ガラス基板１０上にａ−Ｓｉ層１２を形成し、このａ−Ｓｉ層１２をレーザアニールによって多結晶化する。次に、得られたｐｏｌｙ−Ｓｉ層を各ＴＦＴの能動層１４０の形状にパターニングし、この能動層１４０を覆ってＳｉＯ_２等のゲート絶縁膜１６０を形成する（図７Ａ）。
ゲート絶縁膜１６０形成後、ゲート電極材料を形成し、図７Ｂのようにゲート電極１８０の形状にパターニングする。さらに、レジスト層２００を基板全体に形成した後、図７Ｃのようにゲート電極１８０の電極長（図の横方向）より一定距離だけ長く覆うようにこのレジスト層２００をフォトリソグラフィで選択的に残す。ドライバ回路が同一基板に内蔵される場合には、ＣＭＯＳ回路のｐチャネルＴＦＴの能動層についてもこのレジスト層２００によって覆う。残ったレジスト層２００をマスクとし、ゲート絶縁膜１６０を通過させてリン等の不純物を高濃度に能動層１４０にドーピング（注入）する。これにより、能動層１４０のマスクで覆われていない領域には、高濃度にｎ型不純物がドープされ、後にソース領域及びドレイン領域１４０ｓ、１４０ｄを構成する高濃度不純物領域（Ｎ^＋領域）が形成される。
次に、図７Ｄに示すように、マスクとしてのレジスト層２００を除去し、露出したゲート電極１８０をマスクとし、リン等の不純物を低濃度に能動層１４０にドーピングする。これにより、能動層１４０のゲート電極１８０の直下の不純物のドープされない真性領域の両側であって、最初の高濃度不純物ドープ工程において形成されたＮ^＋領域との間に、低濃度不純物（ＬＤ）領域（Ｎ⁻領域）が形成される。なお、能動層１４０にドープされた不純物は後にアニール処理によって活性化される。
活性化処理後、ゲート電極１８０を含む基板全体を覆うように層間絶縁膜２２を形成し、層間絶縁膜２２及びゲート絶縁膜１６０のソース、ドレイン領域１４０ｓ、１４０ｄの対応領域を貫通するようにコンタクトホールを形成し、電極・配線材料を形成してパターニングし、上記コンタクトホールにて、ソース領域１４０ｓと接続されるソース電極３０ｓと、ドレイン領域１４０ｄと接続されるドレイン電極３０ｄが形成される。
以上のような方法により、ＬＤＤ構造のトップゲート型ＴＦＴが得られ、高いオン電流を流す一方で、オフ電流が少なく、また特性の揃ったＴＦＴが得られる。
以上のような方法によりＬＤＤ構造のＴＦＴを製造した場合、高濃度不純物領域（１４０ｓ、１４０ｄ）を形成するには、図７Ｃに示すように、不純物がゲート絶縁膜１６０を通過して能動層１４０に到達できるようにするため、高いエネルギにて不純物を加速させる必要がある。
しかし、高加速にて高濃度の不純物をドープした場合、マスクとして用いたレジスト層２００にも不純物が多量かつ高加速されてドープされることにより、通常用いられるレジスト樹脂は、硬化してしまう。レジスト層２００が硬化すると、次のＬＤ領域形成のためにレジスト層２００を除去する際、剥離残りが発生しやすくなる。このレジスト剥離残りを低減するには剥離のための時間を要し、また、剥離残りが生ずると、デバイスの特性、信頼性及び歩留りに悪影響を及ぼしてしまうのである。
これに対して、以下に説明するような本実施形態４の方法によれば、不純物ドープの際のマスクとなる層の硬化を防止することができるのである。
本発明の実施形態４に係るＴＦＴは、アクティブマトリクス型表示装置（例えばＬＣＤや有機エレクトロルミネッセンス表示装置）において各画素に採用されるスイッチ素子としての画素ＴＦＴや、このスイッチ素子と同一基板に同時に形成されるドライバ回路のＣＭＯＳ構造とされるＴＦＴ、さらにこれらの両方に採用することができる。
図８は、アクティブマトリクス型ＬＣＤの画素スイッチ素子及びドライバ回路素子に本実施形態に係るＴＦＴを採用した場合における、ＬＣＤの回路構成を概略的に示している。ＬＣＤは、１対の基板間に液晶が封入されて構成され、一方の基板の表示部には、マトリクス状に複数の画素が配置され、画素毎に個別の画素電極が配置され、この画素電極に接続された画素スイッチとしてのｐｏｌｙ−Ｓｉが能動層に用いられたダブルゲート型のＴＦＴ１、このＴＦＴ１にデータ信号を供給するデータラインＤＬ２、ＴＦＴ１を選択して動作させるゲートラインＧＬ３を有する。また基板の表示部の外側には、ドライバ回路として、Ｈドライバ及びＶドライバが配置されている。両ドライバとも、画素部ＴＦＴと同じｐｏｌｙ−Ｓｉを能動層に用いたＴＦＴを備え、Ｈドライバは、所定タイミングで各データラインに表示データ信号を出力し、Ｖドライバは、ゲートラインＧＬ３に順次ゲート信号を出力する。ＬＣＤの他方の基板には対向電極が形成されており、この対向電極と各画素電極との間に画素容量（液晶容量）ＣＬＣが構成されている。また各画素には、１表示期間中において液晶容量ＣＬＣでの電荷保持を補助するため、画素ＴＦＴ１に対して液晶容量ＣＬＣと並列で補助容量Ｃｓが設けられている。
次に、上記図８のような画素スイッチ素子及びドライバ回路素子として用いられる本実施形態に係るＴＦＴの製造工程について、図９Ａ〜図９Ｃ及び図１０Ａ〜１０Ｃを用いて説明する。なお、これらの図面に示すＴＦＴは、アクティブマトリクス型ＬＣＤのドライバ領域に形成されるＣＭＯＳ構成のＴＦＴと、画素領域に形成される画素ＴＦＴである。
ガラス基板１０上には図示しないが例えばＳｉＮ_ｘ膜とＳｉＯ_２膜とからなるバッファ層が形成され、このバッファ層の上にａ−Ｓｉ層１２を形成し、このａ−Ｓｉ層１２にエキシマレーザのビームを照射して多結晶化アニールする。アニールによって得られたｐｏｌｙ−Ｓｉ層を次に各ＴＦＴの能動層１４の形状にパターニングする（図９Ａ）。
関連技術では、次に、能動層１４を覆ってＳｉＯ_２等のゲート絶縁膜を形成するが、本実施形態では、ゲート絶縁膜を成膜する前に、不純物ドープ時のマスクとして、図９Ｂに示すような能動層１４上の所定領域を覆うレジスト層２０を形成する。このレジスト層２０は、例えばノボラック樹脂系のポジレジストである。基板全体において、能動層１４を直接覆うようにレジスト材を配し、フォトレジストによって選択的にレジスト層を残すことで図９Ｂのようなパターンとする。本実施形態では、このレジスト層２０は、後にｎチャネルＴＦＴのチャネル、ＬＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ）領域となる領域、そしてｐチャネルＴＦＴの能動層１４全域を覆う。
レジスト層２０を形成・パターニングした後、このレジスト層２０をマスクとし、能動層１４にダイレクトに、リンなどのｎ導電型不純物を高濃度ドープし、後にソース及びドレイン領域１４ｓ、１４ｄを構成する高濃度不純物領域（Ｎ^＋領域）を形成する。ドープに際し、能動層１４のレジスト層２０に覆われていない領域では、この能動層１４の表面が露出しており、不純物は、この露出した能動層１４に直接打ち込むことができる。従って、不純物に与える加速エネルギは、能動層１４の所定深さまで到達するのに必要な大きさでよく、従来のようにゲート絶縁膜を通過させて注入する場合と比較して非常に小さくできる。
レジスト層２０をマスクとして高濃度に不純物を能動層１４にドープした後、このレジスト層２０は、例えばアッシングとウエット剥離によって除去する。上述のようにレジスト層２０をマスクとして高濃度に不純物をドープするが、本実施形態では、打ち込まれる不純物の加速エネルギを最小限とでき、このような条件のドーピング工程であれば、レジスト層２０の除去は、レジスト残り無く確実に行われる。なお、ｎチャネルＴＦＴについてそのチャネルに低濃度のｐ導電型不純物をドープする場合には、このレジスト層２０の形成前にドープを実行する。
能動層１４表面からレジスト層２０を除去した後、図９Ｃに示すように能動層１４を覆ってゲート絶縁膜１６を形成し、その後、図１０Ａに示すようにゲート絶縁膜１６の上に、ゲート電極材料を形成し、所望のゲート電極１８の形状にパターニングする。
ゲート電極１８のパターニング後、図１０Ｂに示すように、このゲート電極１８をマスクとし、能動層１４に対してゲート絶縁膜１６を通過させてリン等のｎ導電型不純物の低濃度ドーピングを行う。これにより、ゲート電極１８に覆われず、かつ高濃度ドープの際にレジスト層２０に覆われていた領域にのみ選択的に低濃度の不純物ドープが行われる。即ち、ゲート電極直下領域（チャネル領域）の両外側には、能動層１４のＮ^＋領域（１４ｓ、１４ｄ）との間に、ゲート電極１８に対して自己整合的に低濃度不純物（ＬＤ）領域（Ｎ⁻領域）が形成される。
このように本実施形態では、ＬＤ領域について、そのチャネル領域との境界をゲート電極１８に対して自己整合的に形成できるため、マスクレジスト層の位置ずれを考慮したアライメント余裕を従来のＬＤＤＴＦＴの製造方法と比較して特別大きくする必要はない。ゲート電極直下のチャネル領域端を基準としたＮ−領域の幅（ＬＤ距離）は、レジスト層２０とゲート電極１８との位置ずれによって変動する。しかし、例えば図１０Ｂにおいて、ゲート電極位置がソース側にずれることにより、チャネル領域とソース領域１４ｓとの間のＬＤ距離は、目標よりも小さくなるが、その分チャネル領域とドレイン領域１４ｄとの間のＬＤ距離が目標よりも大きくなる。従って、ソース−ドレイン距離は、位置ずれが起きても変動せず、ソース側とドレイン側でオン電流の変動がキャンセルされ、結果としてＴＦＴのオン電流は変化しない。また、ＬＤ距離は予めマスクの位置ずれを考慮して設定するため、オフ電流、即ちリーク電流についてはマスクずれが起きてもて十分小さい範囲に抑えることができ、ＴＦＴの信頼性確保を十分達成することができる。
ここで、同一基板上に形成されるｐ−ｃｈ型ＴＦＴの能動層中にリンイオン（Ｎ導電型）が存在していてもそれが少量であれば電気特性に大きな影響を与えないため、図１０Ｂに示すリンイオンの低濃度ドープ工程では、ｐ−ｃｈ型ＴＦＴを特にマスクせずにドープを行っている。しかし、このｐ−ｃｈ型ＴＦＴの形成領域をレジスト層で覆って実行していもよい。もし、ｐ−ｃｈ型ＴＦＴの形成領域をレジスト層で覆ってリンイオンの低濃度ドープを行った場合、このレジスト層は、ゲート絶縁膜１６を通過可能に加速されたイオンに曝されることとなる。しかし、高い加速エネルギが与えられていてもその濃度が低ければ、レジスト層に最終的に与える損傷（硬化）が少なくてすむ。このため、高濃度領域１４ｓ、１４ｄの形成時に用いたマスクレジスト層とほぼ同等の剥離性、即ち、残りなくこのレジスト層を除去することが可能である。
ｎ−ｃｈ型ＴＦＴの能動層１４にｎ導電型不純物をドープした後には、図では省略したが、ｎ−ｃｈ型ＴＦＴの形成領域をマスクして、ｐ−ｃｈ型ＴＦＴの能動層１４にボロン（Ｂ）等のｐ導電型不純物をドープする。このｐ導電型不純物のドープについても、もちろん、上述のようにゲート絶縁膜１６の形成前に実行すればより好ましい。しかし、例えば、質量分析をしてイオンを注入する、即ちイオンインプランテーションを用いてボロンイオンを注入すれば、該ボロンイオンは、リンイオンに比べて小さく、ボロンイオンがドープされるレジストマスクの受ける損傷の程度は比較的軽度ですむ。即ち、リンイオンが高濃度・高エネルギドープされたレジストマスクよりも、ボロンイオンの高濃度・高エネルギドープされたレジストマスクの方が硬化しにくい。またボロンイオンドープの後、更に不純物をドープするような工程を必要としないので、多少のレジスト硬化が発生しても後工程に与える影響が小さくて済む。従って、上記のようにｎ−ｃｈ型ＴＦＴの形成領域をマスクして、ｐ−ｃｈ型ＴＦＴの能動層１４にボロン（Ｂ）等のｐ導電型不純物をドープすることができる。
以上のようにして必要な領域に全て不純物をドープした後には、このドープされた不純物を活性化するための活性化アニール処理が行われる。不純物の活性化処理後、層間絶縁膜２２をゲート電極１８を含む基板全体を覆うように形成し、層間絶縁膜２２及びゲート絶縁膜１６のソース、ドレイン領域１４ｓ、１４ｄの対応領域を貫通するようにコンタクトホールを形成し、また、電極材料を形成してパターニングし、上記コンタクトホールにて、ソース領域１４ｓと接続されるソース電極３０ｓと、ドレイン領域１４ｄと接続されるドレイン電極３０ｄ或いはこれらと一体の信号配線を形成する。
ソース電極３０ｓ及びドレイン電極３０ｄ形成後には、図１１に示すように、基板全面を覆ってアクリル樹脂などの樹脂材料からなる平坦化絶縁膜２６を形成し、そのソース電極３０ｓの対応領域にコンタクトホールを形成する。そして、例えばＩＴＯ等の画素電極材料を形成し、各画素の形状にパターニングすることで画素電極４０を得る。最後に、基板全面を覆うように配向膜２８を形成し、第１基板が完成する。第１基板完成後、この第１基板を共通電極及び配向膜等の形成された第２基板と貼り合わせ、基板間に液晶を封入することで、ＬＣＤセルが完成する。
また、上述のＴＦＴは、表示素子として有機ＥＬ素子を採用したアクティブマトリクス型ＯＬＥＤの各画素ＴＦＴ及びドライバ回路ＴＦＴにも採用可能である。なお、図１２に示すように、有機ＥＬ素子５０は、陽極５２と、Ａｌなどの金属材料からなる陰極５６との間に、有機化合物の用いられた発光層を少なくとも有する有機層５４（例えば正孔輸送層／発光層／電子輸送層の積層体）が形成されて構成される。
ＯＬＥＤに適用する場合、ＴＦＴは、図９Ａ〜９Ｃ及び図１０Ａ〜１０Ｃと同様の工程で形成すればよく、その後図１１と同様、各ＴＦＴのソース電極３０ｓ及びドレイン電極３０ｄを含む基板全面を覆ってアクリル樹脂などの樹脂材料からなる平坦化絶縁膜２６を形成する。次に、有機ＥＬ素子５０に電流を供給するＴＦＴのソース又はドレイン電極の対応領域にコンタクトホールを形成し、陽極材料として例えばＩＴＯ等の透明導電性材料を形成し、各画素の形状にパターニングすることで各画素個別の陽極（画素電極）５２を得る。このように、本発明の実施形態４に係るＴＦＴは、アクティブマトリクス型のＯＬＥＤにも適用可能である。
次に、不純物のドーピング条件とマスクとなるレジスト層の剥離性の関係についてその一例を説明する。ｐｏｌｙ−Ｓｉ能動層１４に対し、５％濃度のＰＨ_３を材料として用いてイオンドープする場合、従来のようにゲート絶縁膜１６を介してＮ^＋領域を形成するには（以下スルー注入と示す）、９０ｋｅＶ程度の加速エネルギで、打ち込み側でのリンイオン濃度は６×１０^１４ｃｍ^−２程度に設定する必要がある。これに対し、本実施形態４のようにゲート絶縁膜１６を介在させずに能動層１４に直接注入する場合（以下ダイレクト注入と示す）、加速エネルギは最大でも１５ｋｅＶで足り、また打ち込み側でのリンイオン濃度は２×１０^１４ｃｍ^−２程度で足りる。
従来のスルー注入の条件（９０ｋｅＶ，６×１０^１４ｃｍ^−２）にさらされたレジスト層（図７Ｃ）は、アッシング及びウエット剥離を経ても完全に除去できずレジスト残りが生じた。これに対して、本実施形態４のようなダイレクト注入の条件（１５ｋｅＶ，２×１０^１４ｃｍ^−２）にさらされたレジスト層（図９Ｂ）は、アッシング及びウエット剥離を経てレジスト残りなく確実に除去できた。また、ダイレクト注入とすることで、加速エネルギも小さく、使用イオン濃度も低くてすむため、製造コストの低減も可能となった。
なお、上述のように、ＬＤ領域への低濃度不純物ドープは、本実施形態４においても従来と同様、ゲート絶縁膜１６を通過させて能動層１４にドープしているが、その注入条件は、加速エネルギ９０ｋｅＶ、Ｐイオン濃度３×１０^１３ｃｍ^−２程度であり、高濃度スルー注入と比較すると、加速エネルギは同等であるが、注入イオン濃度が１桁少ない。従って、このようなイオン注入環境に曝される例えばドライバ回路のｐ−ｃｈ型ＴＦＴ形成領域を覆うレジスト層などについて、このレジスト層はＮ^＋領域のダイレクト注入と場合とほぼ同等の剥離性が達成された。
本実施形態４では、ゲート絶縁膜１６形成前に高濃度不純物ドープを実行するため、ゲート絶縁膜１６のＮ^＋対応領域とＮ⁻対応領域においてイオンドープに曝される環境は同一となる。上記のダイレクト注入条件下では、能動層１４のＮ^＋領域での注入リン濃度は、１×１０^１９ｃｍ^−３程度、能動層１４のＮ⁻（ＬＤ）領域での注入リン濃度は１×１０^１８ｃｍ^−３程度であるが、一方、ゲート絶縁膜１６を介したドープ処理は低濃度ドープのみであるので、ゲート絶縁膜１６中のリン濃度は、ゲート絶縁膜１６のＮ^＋対応領域でもＮ⁻対応領域でも、両方の領域とも１×１０^１７ｃｍ^−３程度である。ゲート絶縁膜中のリン濃度は、概ね図１０Ｂに示す低濃度ドープに際して膜中で停止するリンイオンで決まる。一方、従来のようにゲート絶縁膜１６を介して高濃度ドープを実行した場合、ゲート絶縁膜１６のＮ^＋対応領域は、高濃度ドープと低濃度ドープの両方に曝されるため、ゲート絶縁膜１６のＮ⁻対応領域での膜中リン濃度よりも高く、例えばゲート絶縁膜１６のＮ^＋対応領域のリン濃度は１×１０^１８ｃｍ^−３程度以上になる。このように、従来のゲート絶縁膜１６は、その膜中のリン濃度が高く、ＴＦＴの耐圧の低下など、ダメージの低下が懸念されるが、本実施形態４の方法によればこれを防止できる。
（実施形態５）
実施形態５は、上記実施形態４と同様に、高濃度不純物ドープに際してドーピングマスク層が硬化してしまうことを防止する。さらに、実施形態５では、ｐｏｌｙ−ＳｉＴＦＴを用いて同一基板上にｎ−ｃｈ型ＴＦＴとｐ−ｃｈ型ＴＦＴの両方を形成するデバイスにおいて、ｎ−ｃｈ型ＴＦＴだけでなく、ｐ−ｃｈ型ＴＦＴに対しても、イオンドーピングに用いられるマスクに除去を困難とさせる硬化が発生することを防止する方法を提案する。なお、以下図面を参照して実施形態５について説明するが、上記実施形態４等において既に説明した構成と対応する部分には同一符号を付す。
ｐｏｌｙ−ＳｉＴＦＴは、上述のようにＣＭＯＳ回路を構成することが容易である。このため、ｐｏｌｙ−ＳｉＴＦＴは、高精細なディスプレイ用の画素スイッチ（画素用ＴＦＴ）の他、この画素用ＴＦＴと同一の基板上に、同様のＴＦＴからなるＣＭＯＳ回路を構成し、表示部を駆動するドライバ回路を内蔵する表示装置などに利用される。
図１３Ａ〜図１３Ｄは、このようなドライバ内蔵型ＬＣＤ用の画素ＴＦＴと、ドライバ回路中のＣＭＯＳ構造のＴＦＴの関連技術に係る製造工程を示している。まず、ガラス基板上にａ−Ｓｉ層を形成し、このａ−Ｓｉ層をレーザアニールによって多結晶化する。次に得られたｐｏｌｙ−Ｓｉ層を各ＴＦＴの能動層１４０の形状にパターニングし、この能動層１４０を覆ってＳｉＯ_２等のゲート絶縁膜１６０を形成する。ゲート絶縁膜１６０の形成後、ゲート電極材料を形成し、図１３Ａのように、ゲート電極１８０の形状にパターニングする。
ｎ−ｃｈ型ＴＦＴは、ドライバ回路のＣＭＯＳ回路の一方に用いられると共に、画素用ＴＦＴに採用される。そして、実施形態４において説明したように、ドライバ回路のｎ−ｃｈ型ＴＦＴでは、低温で成膜されたゲート絶縁膜は膜の緻密性が低いことに起因するホットキャリア（エレクトロン）によるＴＦＴの特性劣化を防止する必要があり、画素用のｎ−ｃｈＴＦＴでは、ｐｏｌｙ−Ｓｉ中に多い結晶欠陥に起因したリーク電流を低減する必要がある。このため、低温ｐｏｌｙ−Ｓｉを用いたｎ−ｃｈ型ＴＦＴは、ドレイン領域とチャネル領域との間に低濃度の不純物領域を有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が採用される。
ｎ−ｃｈ型ＴＦＴについては、このようなＬＤＤ構造とするため、ゲート電極１８０のパターニング後、レジスト層２００をｎ−ｃｈ型ＴＦＴ領域のゲート電極１８０の電極長（図１３Ｂ横方向）を一定距離だけ長く覆い、また、ｐ−ｃｈ型ＴＦＴ領域は全域を覆うようにマスクとなるレジスト層２００ｎを選択的に残す。その後、ゲート絶縁膜１６０を通過させて高濃度にリンなどｎ導電型の不純物をドーピングする。これにより、レジスト層２００ｎに覆われていない領域、即ち、後にソース領域１４０ｓ、ドレイン領域１４０ｄとなる高濃度不純物領域（Ｎ^＋領域）が形成される。
次に、このレジスト層２００ｎを除去し、図１３Ｃに示すように露出したゲート電極１８０をマスクとし、ゲート絶縁膜１６０を通過させて、能動層１４０にｎ導電型不純物を低濃度にドーピングする。これにより、能動層１４０のゲート電極１８０の直下の真性領域とＮ^＋領域との間に低濃度不純物（ＬＤ）領域（Ｎ⁻領域）が形成される。
ｎ−ｃｈ型ＴＦＴの能動層１４０への不純物ドープ後、今度は、図１３Ｄに示すように、このｎ−ｃｈ型ＴＦＴの形成領域を選択的に覆うレジスト層２００ｐを形成する。そして、ｐ−ｃｈ型ＴＦＴの能動層１４０にゲート電極１８０をマスクとし、ゲート絶縁膜１６０を通過させてボロン等のｐ導電型不純物を高濃度にドーピングする。
ｎ−ｃｈ型ＴＦＴ、ｐ−ｃｈ型ＴＦＴの各能動層１４０にそれぞれ不純物をドーピングした後、ゲート電極１８０を含む基板全面を覆うように層間絶縁膜２２を形成し、不純物の活性化アニールを行う。また、上記層間絶縁膜２２及びゲート絶縁膜１６０を貫通するように必要な領域にコンタクトホールを形成し、電極・配線材料を形成してパターニングし、上記コンタクトホールにて、ソース領域１４０ｓと接続されるソース電極、ドレイン領域１４０ｄと接続されるドレイン電極を形成する。
以上のような工程を経て、同一基板上にトップゲート型のｎ−ｃｈ型及びｐ−ｃｈ型ＴＦＴをそれぞれ形成することができる。
ｎ−ｃｈ型及びｐ−ｃｈ型ＴＦＴの能動層１４０にそれぞれ高濃度に不純物をドーピングする場合には、不純物がゲート絶縁膜１６０を通過して能動層１４０に到達するように高いエネルギにて不純物を加速させる。しかし、このように高加速での高濃度の不純物に曝されることにより、レジスト層２００（２００ｎ、２００ｐ）として通常用いられるレジスト樹脂には、過度の硬化が発生してしまう。
このようなレジスト層の硬化は、図１３Ｂに示すように、ｎ−ｃｈ型ＴＦＴのソース領域１４０ｓ、ドレイン領域１４０ｄに高濃度不純物ドープを行う際に形成されるレジスト層２００ｎだけでなく、図１３Ｄに示すように、ｐ−ｃｈ型ＴＦＴのソース領域１４０ｓ、ドレイン領域１４０ｄにｐ導電型不純物を高濃度不純物ドープする際、ｎ−ｃｈ型ＴＦＴを覆って形成されるレジスト層２００ｐにも発生する。
上述のように同一基板上にｎ−ｃｈ型ＴＦＴとｐ−ｃｈ型ＴＦＴの両方を形成する装置では、特に、一方の導電型のＴＦＴ形成のための高濃度不純物ドープ時には、レジストマスクにより他の導電型のＴＦＴを覆う必要があるため、従来の製造方法では、上記のようなレジスト層の硬化による悪影響が避けられなかった。
これに対して、本実施形態５では、導電型の異なる複数種類のトップゲート型のトランジスタを製造する場合、自己の導電型と異なる不純物を高いエネルギでドープする際に、自己のゲート電極となる層をパターニングせずに、能動層を覆うマスク層として用いる。このような方法により、不純物ドープの際のマスクとなる層の硬化を確実に防止することができ、本実施形態５は、アクティブマトリクス型表示装置の各画素ＴＦＴ、及びこの画素ＴＦＴと同一基板に同時に形成されるドライバ回路のＣＭＯＳＴＦＴなどの製造方法として非常に優れている。なお、アクティブマトリクス型ＬＣＤの画素スイッチ素子及びドライバ回路素子に本実施形態５に係るＴＦＴを採用した場合におけるＬＣＤの概略回路構成は、上述の図８の通りとなる。
以下、本実施形態５に係る画素ＴＦＴ及びドライバ回路用ＴＦＴとして用いられる複数の導電型のＴＦＴの製造方法について図１４Ａ〜図１４Ｄ及び図１５Ａ〜図１５Ｄを参照して説明する。なお、図１４Ａ〜図１５Ｄに示すＴＦＴは、アクティブマトリクス型ＬＣＤのドライバ領域に形成されるＣＭＯＳ構成のＴＦＴと、画素領域に形成される画素ＴＦＴである。
ガラス基板１０上には図示しないが例えばＳｉＮ_ｘ膜とＳｉＯ_２膜とからなるバッファ層が形成され、このバッファ層の上にａ−Ｓｉ層１２を形成し、このａ−Ｓｉ層１２にエキシマレーザのビームを照射して多結晶化アニールする。アニールによって得られたｐｏｌｙ−Ｓｉ層を次に各ＴＦＴの能動層１４の形状にパターニングする（図１４Ａ）。
関連技術では、次に、能動層１４を覆ってＳｉＯ_２等のゲート絶縁膜を形成するが、本実施形態５では、ゲート絶縁膜を成膜する前に、不純物ドープ時のマスクとして、図１４Ｂに示すような能動層１４上の所定領域を覆うレジスト層２０を形成する。このレジスト層２０は、例えばノボラック樹脂系のポジレジストである。基板全体において、能動層１４を直接覆うようにレジスト材を配し、フォトレジストによって選択的にレジスト層を残すことで図１４Ｂのようなパターンとする。本実施形態では、このレジスト層２０は、後にｎチャネルＴＦＴのチャネル、及びこのチャネルに隣接してＬＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ）領域となる領域、そしてｐチャネルＴＦＴの能動層１４全域を覆う。
レジスト層２０を形成・パターニングした後、このレジスト層２０をマスクとし、能動層１４にダイレクトに、リンなどのｎ導電型不純物を高濃度ドープし、後にソース及びドレイン領域１４ｓ、１４ｄを構成する高濃度不純物領域（Ｎ^＋領域）を形成する。ドープに際し、能動層１４のレジスト層２０に覆われていない領域では、この能動層１４の表面が露出しており、不純物は、この露出した能動層１４に直接打ち込まれる。従って、実施形態４でも説明したように、不純物に与える加速エネルギは、能動層１４の所定深さまで到達するのに必要な大きさでよく、ゲート絶縁膜を通過させて注入する場合と比較して非常に小さくできる。
レジスト層２０をマスクとして高濃度に不純物を能動層１４にドープした後、このレジスト層２０は、例えばアッシングとウエット剥離によって除去する。上述のようにレジスト層２０をマスクとして高濃度に不純物をドープするが、本実施形態５では、打ち込まれる不純物の加速エネルギを最小限とでき、このような条件のドーピング工程であれば、レジスト層２０の除去は、レジスト残り無く確実に行われる。なお、ｎチャネルＴＦＴについてそのチャネルに低濃度のｐ導電型不純物をドープする場合には、このレジスト層２０の形成前にドープを実行する。
能動層１４表面からレジスト層２０を除去した後、図１４Ｃに示すように能動層１４を覆ってＣＶＤによりゲート絶縁膜１６を形成する。
ゲート絶縁膜１６の上には、ＭｏやＣｒなどの高融点金属からなるゲート電極材料層を形成する。図１４Ｄに示すように、このゲート電極材料層は、ｎ−ｃｈ型ＴＦＴの形成領域では、マスク層１８_ＭＡとして機能するように該ＴＦＴの少なくとも能動層１４全域を覆い、かつ、ｐ−ｃｈ型ＴＦＴの形成領域では、ゲート電極１８ｐの形状にパターニングする（ゲート電極第１パターニング）。なお、画素ＴＦＴの全てがｎ−ｃｈ型ＴＦＴで構成される場合、島状に配置される各画素ＴＦＴをマスク層１８_ＭＡが個別に覆う形状としてもよいが、上記マスク層１８_ＭＡを画素領域全域を共通して覆うようにパターニングすれば、マスク層１８_ＭＡのパターニング精度緩和等が可能となり、製造プロセス簡略化の観点から好ましい。
ゲート電極第１パターニング後、図１５Ａに示すように、ｎ−ｃｈ型ＴＦＴ形成領域のマスク層１８_ＭＡとｐ−ｃｈ型ＴＦＴ形成領域のゲート電極１８ｐとマスクとし、能動層１４に対してゲート絶縁膜１６を通過させてボロン等のｐ導電型不純物の高能動ドーピングを行う。これにより、ｐ−ｃｈ型ＴＦＴの形成領域では、能動層１４中に選択的にｐ導電型不純物がドープされ、ゲート電極１８ｐに対し、自己整合的にソース・ドレイン領域１４ｓ、１４ｄを構成するｐ導電型不純物注入領域（Ｐ^＋）が形成される。なお、ｎ−ｃｈ型ＴＦＴの形成領域は能動層１４がゲート電極材料層よりなるマスク層１８_ＭＡによって覆われ、ｐ導電型不純物がドープされることが防止されている。
ｐ導電型不純物のドーピング後、次に、ｎ−ｃｈ型ＴＦＴの能動層１４を覆うマスク層（ゲート電極材料層）１８_ＭＡをｎ−ｃｈ型ＴＦＴのゲート電極の形状にパターニングする（ゲート第２パターニング）。具体的には、例えば、基板全面に感光性レジスト層を形成し、フォトリソグラフィにより、図１５Ｂに示すように、ｎ−ｃｈ型ＴＦＴの形成領域を覆うマスク層１８_ＭＡのうち、除去すべき領域（ゲート電極・配線以外の領域）にのみ、レジスト層１９を残す。そして、このレジスト層１９に対して選択エッチング性のあるエッチングガスを用いてドライエッチングを行い、レジスト層１９及びレジスト層１９に覆われたマスク層１８_ＭＡを選択的にエッチング除去する。このようなエッチング処理により、ｎ−ｃｈ型ＴＦＴの形成領域においても、所望のパターンのゲート電極１８ｎが形成される。なお、アライメント余裕のため、このレジスト層１９は、実際にマスク層１８_ＭＡを除去すべき領域より少々大きめに形成される。従って、ゲート電極第２パターニング後には、図１５Ｃに示すように、ｎ−ｃｈ型ＴＦＴの能動層１４の周囲の領域でゲート絶縁膜１６の表面が多少エッチングされる。なお、ウエットエッチングによってマスク層１８_ＭＡをエッチングし、所望のゲート電極１８ｎのパターンを形成してもよい。
ｎ−ｃｈ型ＴＦＴのゲート電極１８ｎのパターニング終了後、次に、図１５Ｄに示すように、ゲート電極１８ｎをマスクとして、ｎ導電型不純物の低濃度ドープを行う。このドーピング処理により、ｎ−ｃｈ型ＴＦＴ領域では、ゲート電極１８ｎに覆われず、かつｎ導電型不純物の高濃度ドープの際にレジスト層２０に覆われていた領域にのみ選択的に低濃度の不純物が注入される。即ち、ゲート電極直下領域（チャネル領域）の両外側には、能動層１４のＮ^＋領域（１４ｓ、１４ｄ）との間に、ゲート電極１８ｎに対して自己整合的に低濃度不純物（ＬＤ）領域（Ｎ⁻領域）が形成される。このように、ＬＤ領域について、そのチャネル領域との境界をゲート電極１８ｎに対して自己整合的に形成できるため、マスクレジスト層の位置ずれを考慮したアライメント余裕を関連技術の製造方法と比較して特別大きくする必要はない。ゲート電極１８ｎ直下のチャネル領域端を基準としたＮ−領域の幅（ＬＤ距離）は、レジスト層２０とゲート電極１８ｎとの位置ずれによって変動し、例えば図１５Ｄにおいて、ゲート電極１８ｎの形成位置がソース側にずれると、チャネル領域とソース領域１４ｓとの間のＬＤ距離は、目標よりも小さくなる。しかし、その分チャネル領域とドレイン領域１４ｄとの間のＬＤ距離が目標よりも大きくなる。従って、ソース−ドレイン距離は位置ずれが起きても変動せず、ソース側とドレイン側でオン電流の変動がキャンセルされ、結果としてＴＦＴのオン電流は変化しない。また、ＬＤ距離は予めマスクの位置ずれを考慮して設定するため、オフ電流、即ちリーク電流についてはマスクずれが起きてもて十分小さい範囲に抑えることができ、ＴＦＴの信頼性確保を十分達成することができる。
なお、ｐ−ｃｈ型ＴＦＴの能動層中にｎ導電型不純物（例えばリンイオン）が存在していてもそれが少量であれば電気特性に大きな影響を与えない。このため本実施形態５では、ｎ導電型不純物の低濃度ドーピングに際しては、図１５Ｃに示すように、ｐ−ｃｈ型ＴＦＴを特にマスクせずにドープを行っている。なお、このｐ−ｃｈ型ＴＦＴの形成領域をレジスト層で覆って実行していもよい。このレジスト層は、ゲート絶縁膜１６を通過可能に加速されたイオンに曝されるが、注入濃度が低く、レジスト層が受ける損傷（硬化）は小さいためレジスト層を確実に除去することが可能である。
以上のようにしてｎ−ｃｈ型ＴＦＴ、ｐ−ｃｈ型ＴＦＴの必要な領域にそれぞれ不純物をドープした後には、層間絶縁膜２２をゲート電極１８ｎ、１８ｐを含む基板全体を覆うように形成する。次に、ドープされた不純物を活性化するための活性化アニール処理を行う。なお、本実施形態では、ゲート絶縁膜１６及び層間絶縁膜２２に含まれる水素をｐｏｌｙ−Ｓｉ能動層に導入して能動層中の結晶欠陥を終端するための水素化アニールを、この活性化アニール処理と同時に行っている。
これらのアニール処理後、層間絶縁膜２２及びゲート絶縁膜１６のソース、ドレイン領域１４ｓ、１４ｄの対応領域を貫通するようにコンタクトホールを形成し、また、Ａｌなどの電極材料を形成してパターニングし、図１５Ｄに示すように、）上記コンタクトホールにて、ソース領域１４ｓと接続されるソース電極３０ｓと、ドレイン領域１４ｄと接続されるドレイン電極３０ｄ或いはこれらと一体の信号配線を形成する。
ソース電極３０ｓ及びドレイン電極３０ｄ形成後には、上述の図１１に示すように、基板全面を覆ってアクリル樹脂などの樹脂材料からなる平坦化絶縁膜２６を形成し、ソース電極３０ｓの対応領域にコンタクトホールを形成する。次に、例えばＩＴＯ等の画素電極材料を形成して各画素の形状にパターニングすることで画素電極４０を得る。最後に、基板全面を覆うように配向膜２８を形成し、ＬＣＤの第１基板が完成する。第１基板完成後、この第１基板を共通電極及び配向膜等の形成された第２基板と貼り合わせ、基板間に液晶を封入することで、ＬＣＤセルが完成する。
また、本実施形態５に係るＴＦＴは、実施形態４と同様、表示素子として有機ＥＬ素子を採用したアクティブマトリクス型ＯＬＥＤの各画素ＴＦＴ及びドライバ回路ＴＦＴにも採用可能である。なお、上述の図１２に示すように、この有機ＥＬ素子５０は、陽極５２と陰極５６の間に、有機発光層を少なくとも有する有機層５４が形成されて構成される。
このようなＯＬＥＤに適用するＴＦＴは、本実施形態５の図１４Ａ〜図１５Ｄと同様の手順で形成すればよく、その後、図１１と同様、各ＴＦＴのソース電極３０ｓ及びドレイン電極３０ｄを含む基板全面を覆ってアクリル樹脂などの樹脂材料からなる平坦化絶縁膜２６を形成する。次に、有機ＥＬ素子５０に電流を供給するＴＦＴのソース又はドレイン電極の対応領域にコンタクトホールを形成し、陽極材料として例えばＩＴＯ等の透明導電性材料を形成し、各画素の形状にパターニングすることで各画素個別の陽極（画素電極）５２を得る。
次に、不純物のドーピング条件とマスクとなるレジスト層の剥離性の関係について説明する。ｐｏｌｙ−Ｓｉ能動層１４に対し、５％濃度のＰＨ_３を材料として用いてイオンドープする場合、従来のスルー注入条件は、実施形態４において説明したように、９０ｋｅＶ程度の加速エネルギで、打ち込み側でのリンイオン濃度は６×１０^１４ｃｍ^−２程度に設定する必要がある。これに対し、本実施形態５においても採用するゲート絶縁膜１６を介在させないダイレクト注入によれば、加速エネルギは最大でも１５ｋｅＶで足り、また打ち込み側でのリンイオン濃度は２×１０^１４ｃｍ^−２程度で足りる。
また、実施形態４において説明したように、スルー注入（９０ｋｅＶ，６×１０^１４ｃｍ^−２）にさらされたレジスト層（図１３Ｂ）は、アッシング及びウエット剥離を経ても完全に除去できずレジスト残りが生ずる。しかし、本実施形態５においても、ｎ導電型不純物の高濃度注入に当たってはダイレクト注入（１５ｋｅＶ，２×１０^１４ｃｍ^−２）が採用され、レジスト層（図１４Ｂ）は、アッシング及びウエット剥離を経てレジスト残りなく確実に除去できた。
さらに本実施形態５では、ｐ導電型不純物の高濃度注入に際し、ｎ−ｃｈ型ＴＦＴ領域をゲート電極材料層（１８_ＭＡ）によってマスクする（図１５Ａ）。このｐ導電型不純物の注入に際し、このｐ導電型不純物は、既に形成されているゲート絶縁膜１６を通過させるため高いエネルギで加速した。しかし、このようなスルー注入条件下に置かれてもレジスト材料と異なりゲート電極材料層（１８_ＭＡ）は、硬化せず、後のパターニング処理に際し、剥離残りなどは生じなかった。このことからも、自己の導電型と異なる不純物を高いエネルギでドープする際には、自己のゲート電極となる層をパターニングに能動層を覆うマスクとして用いることで、マスクの剥離残りの問題を簡単に解消することができることが確認された。
なお、ＬＤ領域への低濃度不純物ドープは、本実施形態５においてゲート絶縁膜１６を通過するような注入条件で行い、例えば加速エネルギ９０ｋｅＶ、Ｐイオン濃度３×１０^１３ｃｍ^−２程度である。高濃度スルー注入と比較すると、加速エネルギは同等であるが、注入イオン濃度が１桁少ない。従って、このｎ導電型不純物の低濃度ドープに際し、ドライバ回路のｐ−ｃｈ型ＴＦＴ形成領域をレジストマスクで覆ったとしても、上述のように低濃度の不純物に曝されるだけであり、このようなレジスト層の硬化は少なく十分な剥離性を達成できる。また、本実施形態５では、図１５Ｃに示すように、ＬＤ領域形成のための低濃度不純物ドーピング工程の前に、既にｐ−ｃｈ型ＴＦＴのソースドレイン領域にはｐ導電型不純物の高濃度ドープが実行されており（図１５Ａ）、このようなｐ導電型ソース・ドレイン領域に対し、低濃度にｎ導電型不純物がドープされてもＴＦＴ特性に大きな影響を及ぼさない。従って、ｎ導電型不純物の低濃度ドーピングに際しては、ｐ−ｃｈ型ＴＦＴについても、ｎ−ｃｈ型ＴＦＴと同様、ソースドレイン領域は特にマスクせず、パターニングされたゲート電極１８ｐ、１８ｎをそれぞれチャネル領域に対するマスクとして実行する。従って、本実施形態５の方法によれば、低濃度不純物ドープに際し、多少なりとも硬化する可能性のあるレジストマスクを形成する必要がない。
ところで、本実施形態５においても、実施形態４と同様に、ゲート絶縁膜１６形成前に高濃度不純物ドープを実行するため、ゲート絶縁膜１６のＮ^＋対応領域とＮ⁻対応領域は、リンの低濃度ドープに曝されるのみで、イオンドープに曝される環境は同一となる。従って、能動層１４では、そのＮ^＋領域に注入されるリン濃度は１×１０^１９ｃｍ^−３程度、Ｎ⁻領域に注入されるリン濃度は１×１０^１８ｃｍ^−３程度であるのに対し、ゲート絶縁膜１６におけるリン濃度は、Ｎ^＋対応領域でもＮ⁻対応領域でも、両領域とも１×１０^１７ｃｍ^−３程度である。このため、膜中のリン能動が高いゲート絶縁膜１６では、ＴＦＴの耐圧低下など、ダメージの低下が懸念されるが、本実施形態５ではこのような不具合を防止できる。なお、ｎ−ｃｈ型ＴＦＴ形成領域は、ｐ導電型不純物ドープ時にゲート電極材料層でマスクされるので、ｎ−ｃｈ型ＴＦＴのゲート絶縁膜１６中にはｐ導電型不純物が含まれていない。反対に、ｐ−ｃｈ型ＴＦＴのゲート絶縁膜１６は、上述のようにｎ導電型不純物の低濃度ドーピングに曝される場合、膜中にはｐ導電型不純物とｎ導電型不純物が少量存在する。
（発明の効果）
本発明によれば、平坦化膜など、厚い膜の上に形成される画素電極と、ＴＦＴ能動層等に用いられる半導体膜との電気的接続を、段階的に形成された複数のコンタクトホール、及びこれをそれぞれ埋めるコンタクト材料によって行う。従って、これにより上記画素電極と半導体膜との層間距離が大きくても、各コンタクトホールはそれぞれアスペクト比の小さいホールとでき、コンタクトホールは短時間のエッチングで形成でき、各コンタクトの上面及び底面の面積を小さくでき、また上面と底面の面積差を小さくして高集積化を図ることができる。
また、各コンタクトに用いる導電体は、その上に形成されるコンタクトホール開口のためにエッチング除去される膜に対して選択比が大きいことが多く、選択的なエッチングができる。従って、エッチングによりホール底面に露出する膜の特性劣化を防止することも可能である。また、第１コンタクトをゲート電極と同時に形成することで、また、第２コンタクトは配線と同時に形成することで、工程数を増やすことなく、信頼性の高いコンタクトを形成することができる。
また、本発明の他の態様によれば、不純物ドープの際に用いたレジストマスクの剥離残りを防止できる。またゲート電極に対してチャネル領域及び低濃度不純物領域を自己整合的に形成できるので、小面積で信頼性の高いトランジスタを効率的に製造することができる。
本発明の他の態様によれば、ＣＭＯＳ構造など、導電型の異なる２種類のＴＦＴを同一基板上に形成する場合に、一方の導電型不純物のドープはゲート絶縁膜形成前に行い、他方の導電型不純物ドープは、ゲート絶縁膜形成後であっても、マスクとしてゲート電極材料を用いることで、異なる導電型不純物のいずれのドーピング処理に対しても、ドーピングマスク材料の剥離残りの問題を完全に解消できる。また、ゲート電極に対してチャネル領域及び低濃度不純物領域を自己整合的に形成でき、小面積で信頼性の高いトランジスタを効率的に製造することができる。
［産業上の利用可能性］
この発明は、例えばカラー液晶表示装置や、カラーＥＬ表示装置などのカラー表示装置や、その他半導体デバイスのＴＦＴに適している。
【図面の簡単な説明】
図１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ及び１Ｉは、従来のアクティブマトリクス型表示装置のＴＦＴ基板の製造工程断面図である。
図２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ，２Ｉ，２Ｊ，２Ｋ，２Ｌ及び２Ｍは、本発明の実施形態１に係るアクティブマトリクス型表示装置のＴＦＴ基板の製造工程断面図である。
図３は、本発明の実施形態１に係るアクティブマトリクス型表示装置の断面図である。
図４は、本発明の実施形態２に係るアクティブマトリクス型表示装置のＴＦＴ基板の断面図である。
図５及び図６は、本発明の実施形態３に係るアクティブマトリクス型表示装置のＴＦＴ基板の断面図である。
図７Ａ，７Ｂ，７Ｃ，７Ｄ，７Ｅは、関連技術に係るＴＦＴの製造工程を示す図である。
図８は、本発明の実施形態４に係るアクティブマトリクス型ＬＣＤの概略回路構成を示す図である。
図９Ａ，９Ｂ，９Ｃは、本発明の実施形態４に係るＴＦＴの製造工程を示す図である。
図１０Ａ，１０Ｂ，１０Ｃは、図９Ｃに続く本発明の実施形態４に係るＴＦＴの製造工程を示す図である。
図１１及び図１２は、本発明の実施形態４及び５に係るＴＦＴのアクティブマトリクス型表示装置における適用例を示す図である。
図１３Ａ，１３Ｂ，１３Ｃ，１３Ｄは、同一基板上に形成されるｎ−ｃｈ型及びｐ−ｃｈ型ＴＦＴの関連技術に係る製造工程を説明する図である。
図１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、本発明の実施形態５に係るＴＦＴの製造工程を示す図である。
図１５Ａ，１５Ｂ，１５Ｃ，１５Ｄは、図１４Ｄに続く本発明の実施形態５に係るＴＦＴの製造工程を示す図である。

Claims (37)

1. 薄膜トランジスタの製造方法であって、
   絶縁基板上に、島状の半導体膜を形成する工程と、
   前記絶縁基板及び前記半導体膜上に、前記半導体膜を覆って、第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜を貫通し、前記半導体膜の一部を露出する少なくとも１つの第１コンタクトホールを形成する工程と、
   前記第１の絶縁膜上及び前記第１コンタクトホール内に、第１の導電体膜を形成し、該第１の導電体膜をエッチングして、前記半導体膜の一部に重なるゲート電極及び前記第１コンタクトホール内に前記半導体膜に電気的に接続された第１コンタクトを同時に形成する工程と、
   を有することを特徴とする薄膜トランジスタの製造方法。
2. 請求の範囲第１項に記載の薄膜トランジスタの製造方法において、
   前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、
   少なくとも前記第２の絶縁膜を貫通し、前記第１コンタクトの一部を露出する第２コンタクトホールを形成する工程と、
   前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記第１コンタクトに電気的に接続された、所定形状の配線及び第２コンタクトを形成する工程と、を
   更に有することを特徴とする薄膜トランジスタの製造方法。
3. 請求の範囲第１項に記載の薄膜トランジスタの製造方法において、
   前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、
   少なくとも前記第２の絶縁膜を貫通し、前記第１コンタクト及び前記半導体膜の一部を露出する少なくとも２つの第２コンタクトホールを形成する工程と、
   前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記半導体膜に電気的に接続された、所定形状の配線及び第２コンタクトとを形成する工程とを
   更に有することを特徴とする薄膜トランジスタの製造方法。
4. アクティブマトリクス型表示装置の製造方法において、
   絶縁基板上に、島状の半導体膜を形成する工程と、
   前記絶縁基板及び前記半導体膜上に、前記半導体膜を覆って、第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜を貫通し、前記半導体膜の一部を露出する少なくとも一つの第１コンタクトホールを形成する工程と、
   前記第１の絶縁膜上及び前記第１コンタクトホール内に、第１の導電体膜を形成し、該第１の導電体膜をエッチングして、前記半導体膜の一部に重なるゲート電極及び前記第１コンタクトホール内に前記半導体膜に電気的に接続された第１コンタクトを同時に形成する工程と、
   を有することを特徴とするアクティブマトリクス型表示装置の製造方法。
5. 請求の範囲第４項に記載のアクティブマトリクス型表示装置の製造方法において、
   前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、
   少なくとも前記第２の絶縁膜を貫通し、前記第１コンタクトの一部を露出する第２コンタクトホールを形成する工程と、
   前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記第１コンタクトに電気的に接続された、所定形状の配線及び第２コンタクトを形成する工程と、
   を更に有することを特徴とするアクティブマトリクス型表示装置の製造方法。
6. 請求の範囲第５項に記載のアクティブマトリクス型表示装置の製造方法において、
   前記第２の絶縁膜と前記第２コンタクトと前記配線の上に、下層の構造によって形成された凹凸を平坦化する平坦化膜を形成する工程と、
   前記平坦化膜を貫通し、前記第２コンタクトを露出する第３コンタクトホールを形成する工程と、
   前記平坦化膜上に、前記第３コンタクトホールを介して、前記第２コンタクトに電気的に接続される電極を形成する工程と、
   を更に有することを特徴とするアクティブマトリクス型表示装置の製造方法。
7. 請求の範囲第４項に記載のアクティブマトリクス型表示装置の製造方法において、
   前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、
   少なくとも前記第２の絶縁膜を貫通し、前記第１コンタクト及び前記半導体膜の一部を露出する少なくとも２つの第２コンタクトホールを形成する工程と、
   前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記半導体膜に電気的に接続された所定形状の配線及び第２コンタクトとを形成する工程と、
   を更に有することを特徴とするアクティブマトリクス型表示装置の製造方法。
8. 請求の範囲第７項に記載のアクティブマトリクス型表示装置の製造方法において、
   前記第２の絶縁膜と前記第２コンタクトと前記配線の上に、下層の構造によって形成された凹凸を平坦化する平坦化膜を形成する工程と、
   前記平坦化膜を貫通し、第２コンタクトを露出する第３コンタクトホールを形成する工程と、
   前記平坦化膜上に、前記第３コンタクトホールを介して、前記第２コンタクトに電気的に接続される電極を形成する工程と、
   を更に有することを特徴とするアクティブマトリクス型表示装置の製造方法。
9. 請求の範囲第４項に記載のアクティブマトリクス型表示装置の製造方法において、
   前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜を貫通し、前記第１コンタクトを露出する第２コンタクトホールを形成する工程と、
   前記第２の絶縁膜上及び前記第２コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記第１コンタクトに電気的に接続された所定形状の配線を形成する工程と、
   前記第２の絶縁膜と前記第２コンタクトと前記配線の上に、下層の構造によって形成された凹凸を平坦化する平坦化膜を形成する工程と、
   少なくとも前記平坦化膜を貫通する第３コンタクトホールを形成する工程と、前記平坦化膜上に、前記第３コンタクトホールを介して、前記半導体膜に電気的に接続される電極を形成する工程と、
   を有することを特徴とするアクティブマトリクス型表示装置の製造方法。
10. 請求の範囲第９項に記載のアクティブマトリクス型表示装置の製造方法において、
    前記第３コンタクトホールは、前記平坦化膜及び前記第２の絶縁膜を貫通して前記第１コンタクトを露出し、
    前記電極は、前記第３コンタクトホールを介して、前記第１コンタクトに電気的に接続されていることを特徴とするアクティブマトリクス型表示装置の製造方法。
11. 請求の範囲第４項に記載のアクティブマトリクス型表示装置の製造方法において、
    前記第１の絶縁膜と前記ゲート電極と前記第１コンタクトを覆って、第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜を貫通し、前記第１コンタクトを露出する第２コンタクトホールと、前記第２の絶縁膜及び前記第１の絶縁膜とを貫通し、前記半導体膜を露出する第３コンタクトホールを形成する工程と、
    前記第２の絶縁膜上及び前記第２コンタクトホール内、前記第３コンタクトホール内に、第２の導電体膜を形成し、所定領域をエッチングして、前記第１コンタクトに電気的に接続された第２コンタクトと、前記半導体膜に電気的に接続された所定形状の配線とを形成する工程と、
    前記第２の絶縁膜及び前記第２コンタクト、前記配線の上に、下層の構造によって形成された凹凸を平坦化する平坦化膜を形成する工程と、
    前記平坦化膜を貫通し、前記第２コンタクトを露出する第４コンタクトホールを形成する工程と、
    前記平坦化膜上に、前記第４コンタクトホールを介して、前記第２コンタクトに電気的に接続される電極を形成する工程と、を有することを特徴とするアクティブマトリクス型表示装置の製造方法。
12. チャネル領域、ソース領域及びドレイン領域を含む半導体膜からなる能動層と、ゲート絶縁膜、ゲート電極、ソース電極及びドレイン電極を備える薄膜トランジスタであって、
    前記半導体膜は、絶縁基板上に形成され、
    前記半導体膜を覆って前記ゲート絶縁膜が形成され、
    前記ゲート絶縁膜上のチャネル対応領域に前記ゲート電極が形成され、
    前記ゲート絶縁膜のソース対応領域及びドレイン対応領域の少なくとも一方には第１コンタクトホールが形成され、
    前記ソース対応領域及びドレイン対応領域の少なくとも一方に形成された前記第１コンタクトホールには、前記ゲート電極と同一材料からなり、対応する前記半導体膜のソース領域又はドレイン領域に電気的に接続された第１コンタクトが埋め込まれ、
    前記ソース電極及び前記ドレイン電極の対応するいずれか又は両方が、前記第１コンタクトを介して対応する前記半導体膜の前記ソース領域又はドレイン領域に接続されていることを特徴とする薄膜トランジスタ。
13. 請求の範囲第１２項に記載の薄膜トランジスタにおいて、
    前記第１コンタクトホールは、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域のそれぞれに開口され、
    前記第１コンタクトホールのそれぞれには、前記第１コンタクトが埋め込まれ、
    前記ソース電極は対応する前記第１コンタクトを介して前記半導体膜のソース領域に接続され、前記ドレイン電極は対応する前記第１コンタクトを介して前記半導体膜のドレイン領域に接続されていることを特徴とする薄膜トランジスタ。
14. 請求の範囲第１３項に記載の薄膜トランジスタにおいて、
    前記ソース電極及び前記ドレイン電極は、前記第１コンタクト及び前記ゲート電極を覆った層間絶縁膜の前記第１コンタクト対応領域にそれぞれ開口された第２コンタクトホールにて対応する前記ソース領域と、前記ドレイン領域に接続されることを特徴とする薄膜トランジスタ。
15. 請求の範囲第１２項に記載の薄膜トランジスタにおいて、
    前記第１コンタクトホールは、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域のいずれか一方に開口され、
    前記第１コンタクトホールは、前記第１コンタクトが埋め込まれ、
    前記ソース電極及び前記ドレイン電極のいずれか一方が、前記第１コンタクトを介して対応する前記半導体膜のソース領域又はドレインに接続されていることを特徴とする薄膜トランジスタ。
16. 請求の範囲第１５項に記載の薄膜トランジスタにおいて、
    前記ソース電極及び前記ドレイン電極の他方は、
    前記ゲート電極及び前記ゲート絶縁膜を覆って形成された層間絶縁膜と、前記ゲート絶縁膜との対応領域に、前記半導体膜表面が底部に露出するよう開口された第２コンタクトホールを介して前記半導体膜の対応するドレイン領域又はソース領域に接続されることを特徴とする薄膜トランジスタ。
17. 請求の範囲第１２項に記載の薄膜トランジスタにおいて、
    前記ゲート電極及び前記第１コンタクトは、高融点金属材料であることを特徴とする薄膜トランジスタ。
18. チャネル領域、ソース領域及びドレイン領域を含む半導体膜からなる能動層と、ゲート絶縁膜、ゲート電極、ソース電極及びドレイン電極を備える薄膜トランジスタが用いられたアクティブマトリクス型表示装置であって、
    前記半導体膜は、絶縁基板上に形成され、
    前記半導体膜を覆って前記ゲート絶縁膜が形成され、
    前記ゲート絶縁膜上のチャネル対応領域に前記ゲート電極が形成され、
    前記ゲート絶縁膜のソース対応領域及びドレイン対応領域にはそれぞれ第１コンタクトホールが形成され、
    前記ソース対応領域及びドレイン対応領域に形成された前記第１コンタクトホールの少なくとも一方には、前記ゲート電極と同一材料からなり、対応する前記半導体膜のソース領域又はドレイン領域に電気的に接続された第１コンタクトが埋め込まれ、
    前記ソース電極及び前記ドレイン電極のいずれか又は両方が、前記第１コンタクトを介して対応する前記半導体膜の前記ソース領域又はドレイン領域に接続されていることを特徴とするアクティブマトリクス型表示装置。
19. 請求の範囲第１８項に記載のアクティブマトリクス型表示装置において、
    前記第１コンタクトホールは、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域のそれぞれに開口され、
    前記第１コンタクトホールのそれぞれには、前記第１コンタクトが埋め込まれ、
    前記ソース電極及び前記ドレイン電極は、前記第１コンタクト及び前記ゲート電極を覆った層間絶縁膜の前記第１コンタクト対応領域にそれぞれ開口された第２コンタクトホールにて対応する前記ソース領域と、前記ドレイン領域に接続されることを特徴とするアクティブマトリクス型表示装置。
20. 請求の範囲第１９項に記載のアクティブマトリクス型表示装置において、
    前記ソース電極及び前記ドレイン電極を覆って更に平坦化絶縁膜が形成され、
    前記平坦化絶縁膜の前記ソース電極及び前記ドレイン電極のいずれか一方の対応領域に第３コンタクトホールが形成され、
    前記第３コンタクトホールにて、対応する前記ソース電極及び前記ドレイン電極のいずれかと、画素電極と、が電気的に接続されていることを特徴とするアクティブマトリクス型表示装置。
21. 請求の範囲第１８項に記載のアクティブマトリクス型表示装置において、
    前記第１コンタクトホールは、前記ゲート絶縁膜のソース対応領域及びドレイン対応領域のいずれか一方に開口され、
    前記第１コンタクトホールは、前記第１コンタクトが埋め込まれ、
    前記ソース電極及び前記ドレイン電極のいずれか一方が、前記第１コンタクトを介して対応する前記半導体膜のソース領域又はドレインに接続されていることを特徴とするアクティブマトリクス型表示装置。
22. 請求の範囲第２１項に記載のアクティブマトリクス型表示装置において、
    前記ソース電極及び前記ドレイン電極の他方は、
    前記ゲート電極及び前記ゲート絶縁膜を覆って形成された層間絶縁膜と、前記ゲート絶縁膜との対応領域に、前記半導体膜表面が底部に露出するよう開口された第２コンタクトホールを介して前記半導体膜の対応するドレイン領域又はソース領域に接続されていることを特徴とするアクティブマトリクス型表示装置。
23. 請求の範囲第２２項に記載のアクティブマトリクス型表示装置において、
    前記ソース電極及び前記ドレイン電極を覆って更に平坦化絶縁膜が形成され、
    前記平坦化絶縁膜の前記ソース電極及び前記ドレイン電極のいずれか一方の対応領域に第３コンタクトホールが形成され、
    前記第３コンタクトホールにて、対応する前記ソース電極及び前記ドレイン電極のいずれかと、画素電極と、が電気的に接続されていることを特徴とするアクティブマトリクス型表示装置。
24. 請求の範囲第１８項に記載のアクティブマトリクス型表示装置において、
    前記ゲート電極及び前記第１コンタクトは、高融点金属材料であることを特徴とするアクティブマトリクス型表示装置。
25. 能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタの製造方法であって、
    前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、該能動層の所望領域を選択的にレジストマスク材によって覆ってから該能動層に不純物を注入し、
    前記不純物注入後、前記レジストマスク材を除去してから前記能動層を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成することを特徴とするトップゲート型トランジスタの製造方法。
26. 請求の範囲第２５項に記載のトップゲート型トランジスタの製造方法において、
    前記能動層は、アモルファスシリコン層を形成後、該シリコン層を多結晶化して得た多結晶シリコン層であるトップゲート型トランジスタの製造方法。
27. 能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタの製造方法であって、
    前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、レジストマスク材によって該能動層のチャネル領域及び低濃度不純物注入領域となる領域を選択的に覆って、該能動層に不純物を高濃度に注入し、
    前記不純物の高濃度注入後、前記レジストマスク材を除去してから前記能動層を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極の形成後、該ゲート電極をマスクとして、前記能動層に不純物を低濃度に注入することを特徴とするトップゲート型トランジスタの製造方法。
28. 請求の範囲第２７項に記載のトップゲート型トランジスタの製造方法において、
    前記能動層は、アモルファスシリコン層を形成後、該シリコン層を多結晶化して得た多結晶シリコン層であるトップゲート型トランジスタの製造方法。
29. 能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタの製造方法であって、
    前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、レジストマスク材によって該能動層のチャネル領域及び低濃度不純物注入領域となる領域を選択的に覆って、該能動層にｎ型不純物を高濃度に注入し、
    前記ｎ型不純物の高濃度注入後、前記レジストマスク材を除去してから前記能動層を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成し、
    前記ゲート電極の形成後、該ゲート電極をマスクとして、前記能動層に前記ｎ型不純物を低濃度に注入することを特徴とするトップゲート型トランジスタの製造方法。
30. 請求の範囲第２９項に記載のトップゲート型トランジスタの製造方法において、
    前記能動層は、アモルファスシリコン層を形成後、該シリコン層を多結晶化して得た多結晶シリコン層であるトップゲート型トランジスタの製造方法。
31. 請求の範囲第３０項に記載のトップゲート型トランジスタの製造方法において、
    １つの基板には、前記ｎ型不純物の注入される前記能動層の多結晶化処理と同時に多結晶化処理して得られた多結晶シリコン層からなる能動層を形成し、
    この能動層に、前記ｎ型不純物の注入処理とは別にｐ型不純物を注入することを特徴とするトップゲート型トランジスタの製造方法。
32. 能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタであって、互いに導電型の異なるトランジスタの製造方法であって、
    前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、第１導電型トランジスタの形成領域ではその能動層のチャネル形成領域を覆い、かつ第２導電型トランジスタの形成領域ではその能動層の形成領域を覆うレジストマスクを形成してから、前記能動層に第１導電型不純物を注入し、
    前記第１導電型不純物の注入後、前記レジストマスクを除去し、前記能動層を覆うゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極材料層を形成し、該ゲート電極材料層を前記第１導電型トランジスタの形成領域ではその能動層の全域を覆い、前記第２導電型トランジスタの形成領域ではゲート電極の形状にパターニングし、
    前記ゲート電極材料層のパターニング後、該ゲート電極材料層をマスクとして、前記能動層に前記第２導電型不純物を注入し、
    前記第２導電型不純物の注入後、前記第１導電型トランジスタの形成領域の前記ゲート電極材料層をゲート電極形状にパターニングすることを特徴とするトップゲート型トランジスタの製造方法。
33. 請求の範囲第３２項に記載のトップゲート型トランジスタの製造方法において、
    前記第１導電型不純物は、ｎ導電型不純物であり、
    前記第２導電型不純物は、ｐ導電型不純物であることを特徴とするトップゲート型トランジスタの製造方法。
34. 能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタであって、互いに導電型の異なるトランジスタの製造方法であって、
    前記能動層を形成した後、該能動層を覆うゲート絶縁膜の形成前に、第１導電型トランジスタの形成領域ではその能動層のチャネル形成領域及び該チャネル形成領域に隣接して形成される低濃度不純物注入領域を覆い、かつ第２導電型トランジスタの形成領域ではその能動層の形成領域を覆うレジストマスクを形成してから、前記能動層に第１導電型不純物を高濃度に注入し、
    前記第１導電型不純物の高濃度注入後、前記レジストマスク材を除去し、前記能動層を覆うゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極材料層を形成し、該ゲート電極材料層を前記第１導電型トランジスタの形成領域ではその能動層の全域を覆い、前記第２導電型トランジスタの形成領域ではゲート電極の形状にパターニングし、
    前記ゲート電極のパターニング後、該ゲート電極をマスクとして、前記能動層に前記第２導電型不純物を高濃度に注入し、
    前記第１導電型トランジスタの形成領域の前記ゲート電極材料層をゲート電極形状にパターニングした後、該ゲート電極をマスクとして前記能動層に低濃度に第１導電型不純物をドープすることを特徴とするトップゲート型トランジスタの製造方法。
35. 請求の範囲第３４項に記載のトップゲート型トランジスタの製造方法において、
    前記第１導電型不純物は、ｎ導電型不純物であり、
    前記第２導電型不純物は、ｐ導電型不純物であることを特徴とするトップゲート型トランジスタの製造方法。
36. 能動層よりゲート電極が上層に形成されるトップゲート型のトランジスタであって、互いに導電型の異なるトランジスタの製造方法であって、
    前記能動層を形成し、
    前記能動層を覆ってゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極材料層を形成し、該ゲート電極材料層を第１導電型トランジスタの形成領域ではその能動層の全域を覆い、前記第２導電型トランジスタの形成領域ではゲート電極の形状にパターニングし、
    前記ゲート電極材料層のパターニング後、該ゲート電極材料層をマスクとして、前記第２導電型トランジスタの前記能動層に前記第２導電型不純物を選択的に注入し、
    前記第２導電型不純物の注入後、前記第１導電型トランジスタの形成領域の前記ゲート電極材料層をゲート電極形状にパターニングすることを特徴とするトップゲート型トランジスタの製造方法。
37. 請求の範囲第３６項に記載のトップゲート型トランジスタの製造方法において、
    前記能動層は、アモルファスシリコン層を形成後、該シリコン層を多結晶化して得た多結晶シリコン層であるトップゲート型トランジスタの製造方法。

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